JPS634211B2 - - Google Patents
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- JPS634211B2 JPS634211B2 JP55072247A JP7224780A JPS634211B2 JP S634211 B2 JPS634211 B2 JP S634211B2 JP 55072247 A JP55072247 A JP 55072247A JP 7224780 A JP7224780 A JP 7224780A JP S634211 B2 JPS634211 B2 JP S634211B2
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- scan
- memory
- circuit
- register
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/04—Detection or location of defective memory elements, e.g. cell constructio details, timing of test signals
- G11C29/08—Functional testing, e.g. testing during refresh, power-on self testing [POST] or distributed testing
Landscapes
- Techniques For Improving Reliability Of Storages (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Description
【発明の詳細な説明】
本発明は論理回路とメモリー回路が混在した電
子回路の試験を効率よく行なうことができるよう
構成した論理装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a logic device configured to efficiently test an electronic circuit in which logic circuits and memory circuits are mixed.
半導体集積回路技術の進展に伴い、同一LSI内
またはプリント板内に論理回路とメモリー回路の
混在が一般的になつて来た。 With the advancement of semiconductor integrated circuit technology, it has become common for logic circuits and memory circuits to coexist within the same LSI or printed board.
このような電子回路の試験を効率よく行なうこ
とは従来技術では難しく、一般にはメモリー回路
部分を除いて論理回路のみ試験するか、またはメ
モリー回路関連ピンを外部からアクセス可能とな
るよう外へ出して、メモリー回路専用の試験を行
なう方法を採つていた。 It is difficult to efficiently test such electronic circuits using conventional techniques; generally, only the logic circuit is tested, excluding the memory circuit portion, or the memory circuit-related pins are placed outside so that they can be accessed from the outside. , had adopted a method of conducting tests specifically for memory circuits.
この場合前者では試験率の低下をまねき、後者
は試験の為の余分なピンを相当数必要とし、また
このための配線量も増加するという問題点があ
る。 In this case, the former method results in a decrease in the test rate, while the latter method requires a considerable number of extra pins for testing, and the amount of wiring for this purpose also increases.
本発明の目的は以上の如き問題点を解消し、メ
モリー回路の混在したLSIやプリント板を効率良
く試験する方法を提供するもので、本発明の目的
は電子回路における多数の状態記憶回路をシフト
レジスタチエーンに構成して、テストデータのス
キヤンイン／アウトを可能にした論理装置におい
て、メモリー回路周辺のレジスタをシフトレジス
タチエーンの連続した位置に固めて配置し、かつ
外部からの切替信号によりメモリー回路周辺のレ
ジスタのみを抜き出して、他と独立に別途外部か
ら別途テストデータのスキヤンイン／アウトを可
能なマイナーループとして構成した事により達成
される。 The purpose of the present invention is to solve the above-mentioned problems and provide a method for efficiently testing LSIs and printed circuit boards in which memory circuits are mixed. In a logic device configured in a register chain to enable scan-in/out of test data, the registers around the memory circuit are arranged in continuous positions in the shift register chain, and the registers around the memory circuit are arranged in a continuous position in the shift register chain, and the registers around the memory circuit are arranged in a continuous position in the shift register chain. This is achieved by extracting only the registers and configuring them as a minor loop that allows test data to be scanned in/out separately from the outside independently of the others.
次に図面を使用し、本発明の詳細について説明
する。 Next, details of the present invention will be explained using the drawings.
従来LSI等の高密度論理回路の試験方法とし
て、内部のフリツプフロツプを直接外部から与え
る信号で任意の状態にセツトしたり、またフリツ
プフロツプの状態を直接外部端子へ読出すことの
できる、いわゆるスキヤンイン／アウト手法が良
く知られている。 Conventionally, as a testing method for high-density logic circuits such as LSIs, the so-called scan-in/out method allows the internal flip-flop to be set to any desired state using a signal directly applied from the outside, and the state of the flip-flop can be read directly to an external terminal. The method is well known.
この方法によれば、全ての順序回路を組合せ回
路へ置換することが可能となり、この結果テスト
データパターンの発生が容易となる。 According to this method, all sequential circuits can be replaced with combinational circuits, and as a result, test data patterns can be easily generated.
本発明は通常論理回路の試験に使用するスキヤ
ンイン／アウト方式をメモリー回路の試験領域へ
拡張しようとするものである。 The present invention aims to extend the scan-in/out method normally used for testing logic circuits to the area of testing memory circuits.
なおこのようなスキヤン方式には各フリツプフ
ロツプへ１ビツトずつアドレスをわりふるアドレ
ス方式と、全フリツプフロツプを１本のシフトレ
ジスタチエーンで連結し、ビツト単位のアドレス
認識を行わないシフトレジスタ方式に大別され
る。 These scan methods can be roughly divided into two types: an address method in which each flip-flop is assigned an address one bit at a time, and a shift register method in which all flip-flops are connected in one shift register chain, in which addresses are not recognized on a bit-by-bit basis. Ru.
本発明はシフトレジスタ方式のスキヤンイン／
アウトを適用し、シフトレジスタ構成されたメモ
リー回路周辺のレジスタ（入力レジスタ、アドレ
スレジスタ、出力レジスタ）を一連のシフトレジ
スタチエーンの一部に固めて配置すること、及び
メモリー専用のマイナーチエーンを一連のシフト
レジスタチエーンから抜き出して、他と独立なス
キヤンイン／アウトを可能としたものである。 The present invention is a shift register type scan-in/
Applying the out-of-box method, registers (input registers, address registers, output registers) surrounding a memory circuit configured with shift registers are consolidated and arranged as part of a series of shift register chains, and a minor chain dedicated to memory is arranged as a part of a series of shift register chains. It is extracted from the shift register chain and can be scanned in/out independently of the others.
第１図は本発明の実施例による論理装置内シフ
トレジスタチエーン概略結線図、第２図は第１図
の詳細図、第３図はシフトレジスタチエーンビツ
ト配列図を示す。 FIG. 1 is a schematic connection diagram of a shift register chain in a logic device according to an embodiment of the present invention, FIG. 2 is a detailed diagram of FIG. 1, and FIG. 3 is a diagram of a shift register chain bit arrangement.
なお第１図では説明を簡単にするためスキヤン
インSiおよびスキヤンアウトSoライン以外のス
キヤン系ラインは省略してある。 In FIG. 1, scan lines other than the scan-in Si and scan-out So lines are omitted to simplify the explanation.
第２図に示すように論理装置内の回路は主とし
てゲート回路から構成される組合せ回路７と、フ
リツプフロツプ、レジスタ等の状態を記憶する順
序回路から構成されるが、スキヤンイン／アウト
機能を導入して回路の試験をするため、本発明で
はシフト機能をもたせたロジツク系フリツプフロ
ツプ２とメモリー回路周辺レジスタ１を１本のシ
フトレジスタチエーンで連結し、さらにメモリー
周辺レジスタ１は一連のシフトレジスタチエーン
の中で第３図に示すように固めて配置している。 As shown in FIG. 2, the circuit in the logic device mainly consists of a combinational circuit 7 consisting of gate circuits and sequential circuits that memorize the states of flip-flops, registers, etc., but a scan-in/out function is introduced. In order to test the circuit, in the present invention, a logic flip-flop 2 with a shift function and a memory circuit peripheral register 1 are connected by one shift register chain, and the memory peripheral register 1 is connected in a series of shift register chains. They are arranged in a compact manner as shown in Figure 3.
このためメモリー回路の試験はスキヤンイン端
子Siからスキヤンアウト端子Soに至るメインル
ープからバイパスされたSiM端子からSoM端子
へ至るマイナーループによりスキヤンイン／アウ
トすることが可能になる。 Therefore, when testing a memory circuit, it is possible to perform scan-in/out using a main loop from the scan-in terminal Si to the scan-out terminal So, and a minor loop from the bypassed SiM terminal to the SoM terminal.
またメインループからマイナーループを分岐
し、Si端子とSiM端子を切り分けるマルチプレク
サー３を設置し、このマルチプレクサー３を外部
からコントロールする端子CMPXを置く。 In addition, a multiplexer 3 is installed to branch a minor loop from the main loop and separate the Si terminal and the SiM terminal, and a terminal CMPX is installed to control this multiplexer 3 from the outside.
次に本実施例である第２図の回路によりメモリ
セル部の試験手順を説明する。 Next, a test procedure for the memory cell section will be explained using the circuit shown in FIG. 2, which is the present embodiment.
(1) CMPX端から信号を送りマルチプレクサー
３への入力をSiM端子側へ切替える。(1) Send a signal from the CMPX end and switch the input to multiplexer 3 to the SiM terminal side.
次にSM端子に信号を送りスキヤンモードに
する。そしてSiM端子から書き込みデータおよ
びアドレスデータを入力し、順次シフトクロツ
クφA′，φBによつてシフトさせ、所定のメモ
リセル８の入力レジスタ５に書き込みデータ
を、アドレスレジスタ４にアドレスデータをセ
ツトする。ここでスキヤンモードを解除する。 Next, send a signal to the SM terminal to set it to scan mode. Then, write data and address data are inputted from the SiM terminal and shifted sequentially by shift clocks φA' and φB, and the write data and address data are set in the input register 5 and address register 4 of a predetermined memory cell 8, respectively. Now cancel scan mode.
(2) WE端子からライトイネーブル信号を印加し
て入力レジスタ５の内容をメモリセル８に書込
む。(2) Write the contents of input register 5 to memory cell 8 by applying a write enable signal from the WE terminal.
(3) 次にシステムクロツクを印加して、メモリセ
ル８からの出力を出力レジスタ６にセツトす
る。(3) Next, apply the system clock and set the output from the memory cell 8 to the output register 6.
(4) 再度スキヤンモードにして所定個数のシフト
クロツクφA，φBを印加し、出力レジスタ８に
セツトされたデータをスキヤンアウト端子
SoMから取り出す。(4) Switch to scan mode again, apply a predetermined number of shift clocks φA and φB, and transfer the data set in output register 8 to the scan out terminal.
Take it out from SoM.
この取り出された出力値を調査することにより
メモリー回路の試験を行なう。以上の手順を繰り
返して行なう。 The memory circuit is tested by examining the retrieved output values. Repeat the above steps.
以上本発明によるとメモリー回路周辺のレジス
タを１ループのシフトレジスタチエーンの任意の
位置に固めて配置し、かつメモリー回路周辺のレ
ジスタチエーンだけを抜き出して、他と独立にス
キヤンイン／アウトできるようになつているの
で、メモリー回路試験データの作成が容易になる
と共に、シフトクロツクも少なくて済むことか
ら、試験時間の短縮が図れ、効率のよいメモリー
回路試験ができる利点がある。 As described above, according to the present invention, the registers around the memory circuit can be arranged in a fixed position in the shift register chain of one loop, and only the register chain around the memory circuit can be extracted and scanned in/out independently of the others. This makes it easy to create memory circuit test data, and requires fewer shift clocks, which has the advantage of shortening test time and enabling efficient memory circuit testing.
第１図は本発明の実施例による論理装置内シフ
トレジスタチエーン概略結線図、第２図は第１図
の詳細図、第３図はシフトレジスタチエーンビツ
ト配列図を示す。
図において、１はメモリー周辺レジスタ、２は
ロジツク系フリツプフロツプ、３はマルチプレク
サ、４はアドレスレジスタ、５は入力レジスタ、
６は出力レジスタ、７は組合せ回路、８はメモリ
ーセルを示す。
FIG. 1 is a schematic connection diagram of a shift register chain in a logic device according to an embodiment of the present invention, FIG. 2 is a detailed diagram of FIG. 1, and FIG. 3 is a diagram of a shift register chain bit arrangement. In the figure, 1 is a memory peripheral register, 2 is a logic flip-flop, 3 is a multiplexer, 4 is an address register, 5 is an input register,
6 is an output register, 7 is a combinational circuit, and 8 is a memory cell.
Claims (1)
トレジスタチエーンに構成して、テストデータの
スキヤンイン／アウトを可能にした論理装置にお
いて、 メモリー回路周辺のレジスタ１を前記シフトレ
ジスタチエーンの連続した位置に固めて配置し、
かつ外部からの切替信号により該メモリー回路周
辺のレジスタ１のみを抜き出して、他と独立に別
途外部からテストデータのスキヤンイン／アウト
が可能なマイナーループに構成したことを特徴と
した論理装置。[Claims] 1. In a logic device in which a large number of state memory circuits in an electronic circuit are arranged in a shift register chain to enable scan-in/out of test data, a register 1 around the memory circuit is arranged in a shift register chain. Place it in a contiguous position,
The logic device is characterized in that only the register 1 around the memory circuit is extracted by a switching signal from the outside, and configured into a minor loop in which test data can be scanned in/out from the outside independently of the others.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224780A JPS56168270A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7224780A JPS56168270A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56168270A JPS56168270A (en) | 1981-12-24 |
| JPS634211B2 true JPS634211B2 (en) | 1988-01-28 |
Family
ID=13483766
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7224780A Granted JPS56168270A (en) | 1980-05-30 | 1980-05-30 | Logical device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS56168270A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60142432A (en) * | 1983-12-28 | 1985-07-27 | Fujitsu Ltd | Serial data scan in/out system |
| JP2641739B2 (en) * | 1988-07-29 | 1997-08-20 | 富士通株式会社 | Testing equipment |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113446A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processor and its method |
-
1980
- 1980-05-30 JP JP7224780A patent/JPS56168270A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53113446A (en) * | 1977-03-15 | 1978-10-03 | Toshiba Corp | Information processor and its method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS56168270A (en) | 1981-12-24 |
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