JPS6155677B2 - - Google Patents
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- JPS6155677B2 JPS6155677B2 JP54010437A JP1043779A JPS6155677B2 JP S6155677 B2 JPS6155677 B2 JP S6155677B2 JP 54010437 A JP54010437 A JP 54010437A JP 1043779 A JP1043779 A JP 1043779A JP S6155677 B2 JPS6155677 B2 JP S6155677B2
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Description
【発明の詳細な説明】
本発明は電子計算機と接続して使用するに好適
なラスタスキヤン方式のデイスプレイ装置に係
り、特にグラフイツクな情報を表示するに好適な
デイスプレイ装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a raster scan type display device suitable for use in connection with an electronic computer, and particularly to a display device suitable for displaying graphic information.
第１図に一般的なラスタ走査形グラフイツクデ
イスプレイシステムのブロツク構成を示す。すな
わち、グラフイツクデイスプレイ装置は、電子計
算機やキーボードその他の外部情報源１００との
データの授受を行い、外部情報源１００からのデ
ータを基に、１画面分の表示データを保持するリ
フレツシユメモリ及びその制御回路３００に対し
て、表示に必要なデータあるいは制御信号を出力
するとともに、映像制御部４００に表示タイミン
グ信号を出力するグラフイツクプロセツサ２００
と、リフレツシユメモリ及びその制御回路３００
からの表示データとグラフイツクプロセツサ２０
０からの表示タイミングに基づいて表示用の映像
信号を発生する映像制御部４００及び映像信号を
CRT（Cathode Ray Tube）面上に可視像とし
て映出する表示部５００から成つている。 FIG. 1 shows the block configuration of a general raster scanning type graphic display system. That is, the graphic display device exchanges data with an external information source 100 such as a computer, keyboard, etc., and has a refresh memory and a refresh memory that hold display data for one screen based on data from the external information source 100. A graphics processor 200 outputs data or control signals necessary for display to the control circuit 300, and outputs a display timing signal to the video control section 400.
and a refresh memory and its control circuit 300
Display data from and graphics processor 20
A video control unit 400 that generates a video signal for display based on the display timing from 0;
It consists of a display unit 500 that displays a visible image on a CRT (Cathode Ray Tube) surface.
ここで、面図形を描く要求が起きた時、１画面
分の表示データを保持するリフレツシユメモリの
面図形全ドツトに対応する全アドレスに面図形の
表示データを書込むという方法が従来から行われ
ている。しかし、この方法では面図形の全ドツト
に相当する分だけリフレツシユメモリに書込むた
め、処理速度が遅いという欠点がある。 Here, when a request to draw an area figure occurs, the conventional method is to write the display data of the area figure to all addresses corresponding to all dots of the area figure in the refresh memory that holds display data for one screen. It is being said. However, this method has the disadvantage that the processing speed is slow because only the amount corresponding to all the dots of the surface figure is written into the refresh memory.
この欠点を改善するために、リフレツシユメモ
リの面図形の輪郭線に対応するアドレスにその表
示データを記憶し、水平走査において奇数番目に
読出される輪郭線の表示データをフリツプフロツ
プに記憶し、偶数番目に読出される輪郭線のアド
レスでフリツプフロツプをリセツトし、このフリ
ツプフロツプが“１”にセツトされている間、表
示する技術が述べられている。これにより面図形
の表示は高速化されるが、面図形が重なつた場合
にはリフレツシユメモリに書込む表示データの修
正が必要であり、この処理が複雑で時間がかか
る。 In order to improve this drawback, the display data is stored in the address corresponding to the contour line of the surface figure in the refresh memory, and the display data of the contour line read out in the odd numbered position in horizontal scanning is stored in a flip-flop, and A technique is described in which a flip-flop is reset at the address of the contour that is read out first and is displayed while the flip-flop is set to "1". This speeds up the display of area figures, but when area figures overlap, it is necessary to correct the display data written to the refresh memory, and this process is complex and time consuming.
またフルドツトメモリと垂直座標に対応する数
のレジスタを有し、面図形の輪郭線の垂直アドレ
スに対応するレジスタに輪郭線のｘ座標値を極大
点及び水平点を除いて登録し、既にあるｘ座標が
登録されているならば、登録しようとしたｘ座標
と既に登録されているｘ座標の間フルドツトメモ
リのビツトを反転させて面図形を描く方法が考え
られているが、この方法も処理速度が遅いという
欠点がある。 It also has a full dot memory and a number of registers corresponding to the vertical coordinates, and registers the x-coordinate value of the contour line, excluding the maximum point and horizontal point, in the register corresponding to the vertical address of the contour line of the surface figure. If the x-coordinate is registered, a method has been considered to draw the area figure by inverting the bits in the full dot memory between the x-coordinate you are trying to register and the x-coordinate that has already been registered, but this method also works. The disadvantage is that the processing speed is slow.
本発明の目的は上記欠点を除去し、簡単なハー
ドウエアでカラーの面図形の表示のための処理を
高速に行ないうるデイスプレイ装置を提供するに
ある。 SUMMARY OF THE INVENTION An object of the present invention is to eliminate the above-mentioned drawbacks and to provide a display device that can perform processing for displaying color area figures at high speed with simple hardware.
本発明は、面図形を表示するに際し、面図形の
輪郭線のみをカラーコードメモリに書込み、面か
そうでないかを面コードメモリに書込み、読出し
時すなわち表示時において面コードメモリの出力
によつて輪郭線内なら輪郭線のカラーコードを出
力し、輪郭線外ならそのアドレスのカラーコード
を出力するよう制御するものである。 When displaying a surface figure, the present invention writes only the outline of the surface figure into a color code memory, writes whether it is a surface or not into a surface code memory, and when reading it out, that is, displaying it, by outputting the surface code memory. If the address is within the outline, the color code of the outline is output, and if it is outside the outline, the color code of the address is output.
本発明の推奨される一実施例においては、２つ
のメモリに輪郭線が書込まれた後、水平走査にし
たがつてメモリの内容を読出し、読出しアドレス
が輪郭線内なら、輪郭線のカラーコードと読出し
アドレスのカラーコードとを論理演算してカラー
コードメモリのそのアドレスに書込み、輪郭線外
なら読出しアドレスのカラーコードをカラーコー
ドメモリのそのアドレスに書込む。また同時に面
コードメモリに０を書込んで次に描く面図形を書
込める状態にし高速に多重の面図形処理を可能に
している。 In a preferred embodiment of the present invention, after contour lines are written in two memories, the contents of the memories are read out according to horizontal scanning, and if the read address is within the contour line, the color code of the contour line is and the color code of the read address are logically operated and written to that address in the color code memory, and if it is outside the contour line, the color code of the read address is written to that address in the color code memory. At the same time, 0 is written in the area code memory to make it ready for writing the next area figure to be drawn, thereby making it possible to process multiple area figures at high speed.
以下本発明の一実施例を図面によつて説明す
る。 An embodiment of the present invention will be described below with reference to the drawings.
第２図は本発明の一実施例を示す。これは第１
図のグラフイツクデイスプレイシステムのリフレ
ツシユメモリ及び制御回路３００の部分に相当す
る。 FIG. 2 shows an embodiment of the invention. This is the first
This corresponds to the refresh memory and control circuit 300 of the graphic display system shown in the figure.
この例では、表示カラーコードを記憶する表示
カラーコードメモリ３１０、面図形制御データを
記憶する面コードメモリ３１１、グラフイツクプ
ロセツサ２００から出力される面図形の時にはそ
の輪郭を示す書込用のアドレス信号６０２と表示
用のアドレス信号６０３を受けて２つのメモリ３
１０と３１１に適切なるアドレスを出力するメモ
リ読出・書込アドレス制御回路７００及びグラフ
イツクプロセツサ２００から出力されるカラーコ
ード６００と面図形か線図形かを示す面コード６
０１及び制御回路７００から出力される書込制御
信号６０６を受けて制御回路７００がアクセスし
たアドレスにデータを書込み、書込まれたデータ
から面図形を発生するメモリ読出・書込データ制
御回路７０１から構成される。 In this example, a display color code memory 310 that stores a display color code, a surface code memory 311 that stores surface shape control data, and a writing address that indicates the outline of a surface shape output from the graphics processor 200 are used. The two memories 3 receive the signal 602 and the display address signal 603.
The memory read/write address control circuit 700 outputs appropriate addresses to 10 and 311, the color code 600 output from the graphics processor 200, and the area code 6 indicating whether it is an area figure or a line figure.
01 and a write control signal 606 output from the control circuit 700, the control circuit 700 writes data to the accessed address, and generates a surface figure from the written data from the memory read/write data control circuit 701. configured.
以下これについて詳述する。 This will be explained in detail below.
グラフイツクプロセツサ２００から、表示する
図形のカラーコード６００、その図形が面図形で
あるか線図形であるかを示す面コード６０１、図
形の輪郭のアドレスを示す書込みアドレス信号６
０２、表示カラーコードメモリ３１０と面コード
メモリ３１１の表示用の読出しアドレス６０３及
び表示の水平帰線時間内にレジスタ３１８をリセ
ツトする信号６０４が入力される。本実施例で
は、直線などが面図形を形成している場合には面
コード６０１は“１”で、形成していない場合は
“０”とする。 From the graphics processor 200, a color code 600 of the figure to be displayed, an area code 601 indicating whether the figure is a plane figure or a line figure, and a write address signal 6 indicating the address of the outline of the figure are sent.
02, a readout address 603 for display of the display color code memory 310 and surface code memory 311, and a signal 604 for resetting the register 318 within the horizontal retrace time of display are input. In this embodiment, the surface code 601 is "1" if a straight line or the like forms a surface figure, and is "0" if no straight line is formed.
表示カラーコードメモリ３１０と面コードメモ
リ３１１は表示用アドレス信号６０３によつて並
列にアドレス指定される。書込みアドレス信号６
０２は面コードメモリ用アドレス発生回路３１４
によつて表示カラーコードメモリ用と面コードメ
モリ用アドレス６０５に分けられる。これを第３
図によつて説明する。 Display color code memory 310 and surface code memory 311 are addressed in parallel by display address signal 603. Write address signal 6
02 is a surface code memory address generation circuit 314
The address is divided into display color code memory address 605 and surface code memory address 605. This is the third
This will be explained using figures.
即ち、第３図中の矢印の様に線を描く場合、現
在書込みアドレス６０２が（ｘk+1、ｙk+1）を指
示している時、面コードメモリ用アドレス６０５
は線上における（ｘk+1、ｙk+1）の１つ前のアド
レス（ｘk、ｙk）を指示する。 That is, when drawing a line like the arrow in FIG. 3, when the current write address 602 indicates (x k+1 , y k+1 ), the surface code memory address 605
indicates the address (x k , y k ) immediately before (x k +1 , y k+1 ) on the line.
また、第２図において、面コードメモリ用アド
レス発生回路３１４は面コード６０１を面コード
メモリ３１１に書込む場合には“１”となり書込
まない場合には“０”となる書込制御信号６０６
を出力する。この信号６０６の出力アルゴリズム
は例えば次のようなものがあり、これを簡単に説
明する。 In addition, in FIG. 2, the surface code memory address generation circuit 314 outputs a write control signal 606 which becomes "1" when writing the surface code 601 into the surface code memory 311 and becomes "0" when not writing.
Output. For example, the output algorithm for this signal 606 is as follows, which will be briefly explained.
書込アドレス６０２が（ｘk+1、ｙk+1）で面コ
ードメモリ用アドレス６０５が（ｘk、ｙk）の時
△ｙk＝ｙk+1−ｙkと定義する。 When the write address 602 is (xk +1 , yk +1 ) and the surface code memory address 605 is ( xk , yk ), it is defined as Δyk =yk +1 - yk .
この時 △ｙk＝０のとき“０”
△ｙk・△ｙk-1＝−１のとき“０”
△ｙk・△ｙk-1＝＋１のとき“１”即ち（ｘ
k、ｙk）に面図形の場合“１”を書込む、但し△
ｙk-1＝０の時は△ｙk-2、△ｙk-3、………とさか
のぼり最初に０でなくなつたものを△ｙk-1とす
る。このようにして面コードメモリ３１１に書込
んだ様子を第４図に示す。即ち丸印で示したよう
な輪郭を持つ面図形の場合、面コードメモリ３１
１には●印に相当する番地に“１”が書込まれ
る。一方表示カラーコードメモリ３１０には丸印
で示したアドレスすべてにカラーコードが書込ま
れる。面コードメモリ用アドレス発生回路３１４
の詳細は後に述べる。 At this time, “0” when △y k = 0, “0” when △y k・△y k-1 = −1, “1” when △y k・△y k-1 = +1, that is, (x
k , yk ) in the case of a surface figure, write “1”, but △
When y k-1 = 0, go back to △y k-2 , △y k-3 , etc. and take the first one that is not 0 as △y k-1 . FIG. 4 shows how data is written to the surface code memory 311 in this manner. In other words, in the case of a surface figure with an outline as shown by a circle, the surface code memory 31
1, "1" is written in the address corresponding to the ● mark. On the other hand, color codes are written into the display color code memory 310 at all addresses indicated by circles. Address generation circuit 314 for surface code memory
The details will be described later.
マルチプレクサ３１２と３１３は２つのメモリ
３１０と３１１の書込タイミングの時にはそれぞ
れ書込アドレス信号６０２と面コードメモリ用ア
ドレス６０５を出力し、表示読出タイミングの時
には読出アドレス信号６０３を出力する。このタ
イミングは例えば、帰線時間と表示時間とでグラ
フイツクプロセツサ２００によつて切換えられ
る。 Multiplexers 312 and 313 output a write address signal 602 and a surface code memory address 605, respectively, at write timing for the two memories 310 and 311, and output a read address signal 603 at display read timing. This timing is switched by the graphics processor 200 between, for example, the retrace time and the display time.
さて、第４図に示すように面コードメモリ３１
１に書込まれ、表示カラーコードメモリ３１０に
は丸印で示されたアドレスにカラーコードが書込
まれたとする。 Now, as shown in FIG.
1, and the color code is written in the display color code memory 310 at the address indicated by the circle.
次にグラフイツクプロセツサ２００から出力さ
れる表示用読出アドレス６０３によつてメモリ３
１０と３１１が並列に読出される。 Next, the display readout address 603 output from the graphics processor 200 reads the memory 3.
10 and 311 are read out in parallel.
あるアドレスにおいてカラーコードメモリ３１
０に書込まれているカラーコードをａ（ａは例え
ば１０１など）、面コードメモリ３１１に書込ま
れているコードをｉ（ｉは“０”か“１”）の時
メモリ３１０，３１１には（ａ、ｉ）が書込まれ
ていると定義する。 Color code memory 31 at a certain address
When the color code written in 0 is a (a is 101, etc.), and the code written in the surface code memory 311 is i (i is "0" or "1"), it is stored in the memories 310 and 311. defines that (a, i) is written.
今、メモリの（０、０）なるコードが記憶され
ているアドレスが読出された時、表示カラーコー
ドメモリ３１０の出力６０７は“０”で、面コー
ドメモリ３１１の出力６０８は“０”である。し
たがつてレジスタ３１８はグラフイツクプロセツ
サ２００から水平帰線時間内に出力されるリセツ
ト信号６０４によつて出力６０９は“０”のまま
であるのでオア（OR）ゲート３１７の出力６１
０は“０”である。ORゲート３１７の出力６１
０は映像制御回路４００に入力される。順次読出
して（ａ、１）なるコードが記憶されているアド
レス、第４図で言えば（３、３）なるアドレス部
が読出された時、メモリ３１０からはａなるコー
ドを持つ出力６０７が出力され、メモリ３１１か
らは“１”なる出力６０８が出力される。したが
つてORゲート３１７の出力６１０はａになる。
また、レジスタ３１８の出力値“０”とメモリ３
１０の出力値ａを受けてエクスクルツシブオア
（EOR）ゲート３１６の出力６１１はａとなり、
その値ａをメモリ３１１の出力値“１”でセツト
し、レジスタ３１８の出力は“０”からａになり
その値を保持する。したがつて（３、３）の次の
アドレス、すなわち１つ右横の（３、４）のコー
ド（０、０）が読出されてもORゲート３１７の
出力６１０はａのままである。読出しが進み
（３、７）なるアドレス部が読出されると（ａ、
１）なるコードがメモリ３１０，３１１から出力
される。したがつてORゲート３１７の出力６１
０はａであるが、EORゲート３１６の出力は
“０”となりメモリ３１１の出力値１によつてレ
ジスタ３１８はリセツトされる。故に次のアドレ
ス（３、８）が読出されると（０、０）なるコー
ドがメモリ３１０，３１１から出力されるので
ORゲート３１７の出力６１０は“０”となる。 Now, when the address in the memory where the code (0, 0) is stored is read out, the output 607 of the display color code memory 310 is "0" and the output 608 of the surface code memory 311 is "0". . Therefore, the output 609 of the register 318 remains at "0" due to the reset signal 604 output from the graphics processor 200 during the horizontal retrace time, so the output 61 of the OR gate 317
0 is "0". Output 61 of OR gate 317
0 is input to the video control circuit 400. When the address in which the code (a, 1) is stored is read out in sequence, or the address section (3, 3) in FIG. 4 is read out, the memory 310 outputs an output 607 with the code a. An output 608 of "1" is output from the memory 311. Therefore, the output 610 of OR gate 317 becomes a.
In addition, the output value “0” of the register 318 and the memory 3
In response to the output value a of 10, the output 611 of the exclusive OR (EOR) gate 316 becomes a,
The value a is set to the output value "1" of the memory 311, and the output of the register 318 changes from "0" to a and holds that value. Therefore, even if the address next to (3, 3), that is, the code (0, 0) of (3, 4) one position to the right is read out, the output 610 of the OR gate 317 remains a. As the read progresses and the address part (3, 7) is read out, (a,
1) is output from the memories 310 and 311. Therefore, the output 61 of OR gate 317
0 is a, but the output of the EOR gate 316 becomes "0" and the register 318 is reset by the output value 1 of the memory 311. Therefore, when the next address (3, 8) is read, the code (0, 0) will be output from the memories 310, 311.
The output 610 of the OR gate 317 becomes "0".
更に読出しが進み（８、２）なるアドレス部が
読出されると面コードメモリ用アドレス発生回路
３１４によつて面コードメモリ３１１には“０”
が書込まれているので（ａ、０）なるコードがメ
モリ３１０，３１１から出力されるのでORゲー
ト３１７の出力６１０はａであり、レジスタ３１
８の出力６０９は“０”のままである。したがつ
て次の（８、３）なるアドレス部が読出されると
ORゲート３１７の出力６１０は“０”となり、
表示エラーを引起こさない。 When the reading progresses further and the address part (8, 2) is read out, "0" is written to the surface code memory 311 by the surface code memory address generation circuit 314.
is written, the code (a, 0) is output from the memories 310 and 311, so the output 610 of the OR gate 317 is a, and the code (a, 0) is output from the memory 310, 311.
The output 609 of 8 remains "0". Therefore, when the next address part (8, 3) is read out,
The output 610 of the OR gate 317 becomes "0",
Does not cause display errors.
第５図は面コードメモリ用アドレス発生回路３
１４を示したものである。ｘレジスタ４１０、ｙ
レジスタ４１１には書込アドレス（ｙk、ｙk）が
セツトされている。そのときグラフイツクプロセ
ツサ２００から次の書込アドレス６０２即ち（ｘ
k+1、ｙk+1）が出力される。減算器４１２によつ
てｙk+1とｙレジスタ４１１のｙkとの差△ｙkが
出力４２０される。差レジスタ４１３には１つ前
の時点の差△ｙk-1がセツトされている。△ｙk即
ち減算器４１２の出力４２０が“０”で△ｙk-1
即ち差レジスタの値が０以外ならば差保持レジス
タ４１４のセツト信号（ANDゲート４１５の出
力）が１となり差保持レジスタ４１４に△ｙk-1
がセツトされる。マルチプレクサ４１６は差レジ
スタ４１３の内容△ｙk-1が“０”の時は差保持
レジスタ４１４の内容（△ｙk-2、△ｙk-3とさか
のぼつて最初に“０”でなくなつたものに相当）
を出力し、差レジスタ４１３の内容△ｙk-1が０
以外の時は差レジスタ４１３の内容△ｙk-1を出
力する。減算器４１２の出力４２０即ち△ｙkと
マルチプレクサ４１６の出力△ｙk-1（△ｙk-1が
０のときは△ｙk-2、△ｙk-3とさかのぼり最初に
０でなくなつたもの）が比較され、一致ならば
“１”となる制御信号６００を出力する。 Figure 5 shows address generation circuit 3 for surface code memory.
14 is shown. x register 410, y
A write address (y k , y k ) is set in the register 411. At that time, the next write address 602 from the graphics processor 200, ie (x
k+1 , y k+1 ) are output. The subtracter 412 outputs 420 the difference Δy k between y k+1 and y k of the y register 411 . In the difference register 413, the difference Δy k-1 at the previous point in time is set. △y k, that is, when the output 420 of the subtracter 412 is “0”, △y k-1
That is, if the value of the difference register is other than 0, the set signal of the difference holding register 414 (output of the AND gate 415) becomes 1, and the difference holding register 414 receives △y k-1.
is set. When the content △y k-1 of the difference register 413 is “0”, the multiplexer 416 traces back the content of the difference holding register 414 (△y k-2 , △y k-3 , etc.) (equivalent to something)
is output, and the content △y k-1 of the difference register 413 is 0.
In other cases, the content Δy k-1 of the difference register 413 is output. The output 420 of the subtracter 412, that is, △y k , and the output △y k-1 of the multiplexer 416 (when △y k-1 is 0, it is traced back to △y k-2 , △y k-3 , and becomes non-zero first. 2) are compared, and if they match, a control signal 600 that becomes "1" is output.
本実施例によれば、面図形を描く際に、面図形
の輪郭に対応したリフレツシユメモリのアドレス
のみ処理すれば良く、かつ、図形の極大点あるい
は極小点における表示データの修正処理が不要で
あるので高速にカラー面図形の表示処理が可能で
ある。 According to this embodiment, when drawing a surface figure, it is only necessary to process the address of the refresh memory corresponding to the contour of the surface figure, and there is no need to correct the display data at the maximum or minimum point of the shape. Therefore, it is possible to display color plane figures at high speed.
第６図は本発明の他の実施例を示すもので、第
２図と同一部分は同一符号で示す。第２図と異な
るのは、アンド（AND）ゲート３１５の出力と
面コードメモリ３１１の出力を受けるEORゲー
ト３１９を設け、その出力を面コードメモリ３１
１に入れた点である。第２図の実施例において
は、面コードメモリ３１１に書込む際に書込むと
いう操作のみであつたが、本実施例では、面コー
ドメモリ用アドレス６０５のアドレス部を読み出
してから、その出力とANDゲート３１５の出力
とのEORゲート３１９でEORをとつてからメモ
リ３１１に書込むという操作をする。その他の操
作は第２図と全く同一である。このようにする事
によつて第７図の矢印部に示すような２つの辺が
交わつているような部分の表示エラーを防ぐこと
ができる。これを以下に説明する。 FIG. 6 shows another embodiment of the present invention, in which the same parts as in FIG. 2 are designated by the same reference numerals. What is different from FIG.
This is the point I put in number 1. In the embodiment shown in FIG. 2, the only operation was writing when writing to the surface code memory 311, but in this embodiment, after reading the address part of the surface code memory address 605, the output and The EOR gate 319 performs an EOR with the output of the AND gate 315, and then the data is written into the memory 311. Other operations are exactly the same as in FIG. By doing this, it is possible to prevent a display error in a portion where two sides intersect as shown by the arrow in FIG. 7. This will be explained below.
第８図に第７図の矢印部の拡大を示す。第８図
の矢印のように面図形の輪郭を書く場合、前述し
たように面コードメモリ３１１のＡアドレスには
まず“１”が書込まれる。書込みが進み再びＡア
ドレスにきたとき、面コードメモリ３１１のＡア
ドレスには“１”が書込まれているので、AND
ゲート３１５の出力値１と面コードメモリ３１１
の出力値１のEORがとられ、面コードメモリ３
１１のＡアドレスには“０”が書込まれる。この
ようなにして第７図の面図形を描く場合に、最終
的に書込まれた面コードメモリ３１１の様子を第
９図に示す。●印は“１”が書込まれており、〇
印は“０”が書込まれている。この実施例では、
第９図のＡアドレスの様に辺がが重なつている場
合の面図形を描く時でも表示エラーを引き起こさ
ない。 FIG. 8 shows an enlarged view of the arrowed portion in FIG. 7. When drawing the outline of a surface figure as indicated by the arrow in FIG. 8, "1" is first written to the A address of the surface code memory 311 as described above. When the writing progresses and the A address is reached again, "1" has been written to the A address of the surface code memory 311, so the AND
Output value 1 of gate 315 and surface code memory 311
The EOR of the output value 1 is taken and the surface code memory 3 is
“0” is written to the A address of 11. FIG. 9 shows the state of the surface code memory 311 finally written when drawing the surface figure of FIG. 7 in this manner. "1" is written in the ● mark, and "0" is written in the ○ mark. In this example,
Even when drawing a surface figure with overlapping sides like the A address in FIG. 9, a display error does not occur.
第１０図は、本発明の他の実施例を示すもの
で、第２図と同一部分は同一符号で示す。第２図
と異なるのはメモリ読出・書込データ制御回路７
０１の構成を変え、多重面図形表示を可能にした
点である。以下これについて説明する。 FIG. 10 shows another embodiment of the present invention, in which the same parts as in FIG. 2 are designated by the same reference numerals. The difference from FIG. 2 is the memory read/write data control circuit 7.
This is because the configuration of 01 has been changed to enable multi-plane graphic display. This will be explained below.
まず第２図の場合と同様に表示カラーコードメ
モリ３１０にはカラーコードを、面コードメモリ
３１１には面コードを書込む。この際にはマルチ
プレクサ３２０，３２１はそれぞれカラーコード
６００、ANDゲート３１５の出力を出力するよ
う切換えられる。書込みが終了すると表示カラー
コードメモリ３１０には面図形の輪郭のみ書込ま
れているので面図形内のぬりつぶし面コードメモ
リ３１１の“１”が書込まれていた部分を“０”
にする操作をメモリ３１０，３１１のリフレツシ
ユに合わせて順次する。以下これについて第４図
のような場合を例にとつて説明する。 First, as in the case of FIG. 2, a color code is written in the display color code memory 310 and a surface code is written in the surface code memory 311. At this time, the multiplexers 320 and 321 are switched to output the color code 600 and the output of the AND gate 315, respectively. When the writing is completed, only the outline of the area figure is written in the display color code memory 310, so the part where "1" was written in the fill-in area code memory 311 in the area figure is changed to "0".
This operation is performed sequentially in accordance with the refresh of the memories 310 and 311. This will be explained below using a case as shown in FIG. 4 as an example.
メモリ３１０，３１１の左端から順に読出して
書込むという操作を行なう。アドレス（３、３）
に達した時メモリ３１０，３１１からは（ａ、
１）なるコードが読出される。フリツプフロツプ
３２３とレジスタ３１８は例えば水平帰線時間に
出力される信号６０４によつてリセツトされてい
る。したがつて（ａ、１）が読出されるとフリツ
プフロツプ３２３は“１”を出力し、レジスタ３
１８はａを出力する。フリツプフロツプ３２３が
“１”のときはマルチプレクサ３２２はレジスタ
３１８の出力を出力する。ぬりつぶし操作の際は
マルチプレクサ３２０，３２１はそれぞれマルチ
プレクサ３２２の出力と接地側を出力する。アド
レス（３、３）を読出した後（３、３）に書込む
のでメモリ３１０，３１１には（ａ、０）なるコ
ードが書込まれる。 The operations of sequentially reading and writing from the left end of the memories 310 and 311 are performed. address (3, 3)
When the memory 310, 311 reaches (a,
1) A code is read out. Flip-flop 323 and register 318 are reset, for example, by signal 604 output during horizontal retrace time. Therefore, when (a, 1) is read out, the flip-flop 323 outputs "1" and the register 3
18 outputs a. When flip-flop 323 is "1", multiplexer 322 outputs the output of register 318. During the filling operation, multiplexers 320 and 321 output the output of multiplexer 322 and the ground side, respectively. Since address (3, 3) is read and then written to (3, 3), a code (a, 0) is written in the memories 310 and 311.
次にアドレス（３、４）が読出されると（０、
０）なるコードが読出される。レジスタ３１８、
フリツプフロツプ３２３の出力はそれぞれａ、１
と変わらないのでアドレス（３、４）の書込操作
をするとアドレス（３、４）には（ａ、０）が書
込まれる。即ちカラーコードメモリ３１０のアド
レス（３、４）がａにぬりつぶされたことにな
る。 Next, when address (3, 4) is read (0,
0) is read out. register 318,
The outputs of the flip-flop 323 are a and 1, respectively.
Therefore, when a write operation is performed on address (3, 4), (a, 0) is written to address (3, 4). That is, the address (3, 4) of the color code memory 310 is filled in with a.
アクセスが進んでアドレス（３、７）が読出さ
れると（ａ、１）なるコードが読み出される。し
たがつてEORゲート３１６の出力は“０”とな
り、インバータ３２４の出力は“０”であるので
レジスタ３１８の出力は“０”となり、フリツプ
フロツプ３２３の出力は“０”となる。そしてア
ドレス（３、７）の書込操作をすると、マルチプ
レクサ３２２はメモリ３１０の出力を出力するの
でアドレス（３、７）には（ａ、０）が書込まれ
る。 When the access progresses and address (3, 7) is read, a code (a, 1) is read. Therefore, the output of EOR gate 316 becomes "0", and since the output of inverter 324 is "0", the output of register 318 becomes "0", and the output of flip-flop 323 becomes "0". When a write operation is performed on address (3, 7), multiplexer 322 outputs the output of memory 310, so (a, 0) is written to address (3, 7).
次にアドレス（３、８）が読出されると（０、
０）なるコードをメモリ３１０，３１１は出力す
る。フリツプフロツプ３２３の出力は“０”であ
るのでアドレス（３、８）に書込操作をすると
（０、０）が書込まれる。 Next, when address (3, 8) is read (0,
The memories 310 and 311 output the code 0). Since the output of flip-flop 323 is "0", when a write operation is performed to address (3, 8), (0, 0) is written.
このような操作を順次行うことによつて表示カ
ラーコードメモリ３１０の面図形部はぬりつぶさ
れ、面コードメモリ３１１はすべてリセツトされ
る。この後、同様な手順で他の面図形を描けば多
重の面図形表示が可能である。 By sequentially performing such operations, the area graphic portion of the display color code memory 310 is filled in, and all areas of the area code memory 311 are reset. After this, by drawing other area figures using the same procedure, it is possible to display multiple area figures.
この実施例によれば、多重の面図形の表示が可
能となる。 According to this embodiment, multiple area figures can be displayed.
また第１０図では示さなかつたが、第６図と同
様にEORゲートをANDゲート３１５とマルチプ
レクサ３２１の間に挿入することにより、第６図
と同様の効果を得られることは明らかである。 Although not shown in FIG. 10, it is clear that the same effect as in FIG. 6 can be obtained by inserting an EOR gate between AND gate 315 and multiplexer 321 as in FIG.
第１１図は、本発明の更に他の実施例を示すも
ので、第１０図と同一部分は同一符号で示す。 FIG. 11 shows still another embodiment of the present invention, in which the same parts as in FIG. 10 are designated by the same reference numerals.
第１０図と異なるのは、多重面図形において第
１０図では後からかいたものが優先であつたが、
面図形の重なり部の色をORの色にしたりするこ
とが可能なようにカラーコードメモリ３１０の出
力とレジスタ３１８の出力を受ける機能発生回路
３２７と重なり部をどうするかを決める機能決定
レジスタ３２６を設けた点である。以下これにつ
いて説明する。 The difference from Fig. 10 is that in Fig. 10, the one teased later has priority in the multiplane figure, but
In order to make it possible to change the color of the overlapping part of plane figures to an OR color, a function generating circuit 327 that receives the output of the color code memory 310 and the output of the register 318, and a function determining register 326 that determines what to do with the overlapping part are provided. This is the point I made. This will be explained below.
操作の手順は第１０図と全く同じである。カラ
ーコードメモリ３１０の面図形をぬりつぶす際
に、面図形の重なり部において先にぬりつぶされ
ていた面図形の色コードとこれからぬりつぶそう
とする面図形の色コード６１２が機能発生回路３
２７に入力され、ORにするか、EORにするかを
機能決定レジスタで決める。この結果機能発生回
路３２７は重なり部の色を論理演算して出力し、
それがカラーコードメモリ３１０に書込まれる。
第１２図に機能発生回路３２７の１例を示す。 The operating procedure is exactly the same as in FIG. 10. When coloring a surface figure in the color code memory 310, the color code of the surface figure that was previously filled in and the color code 612 of the surface figure that is to be colored in the overlapping part of the surface figure are generated by the function generation circuit 3.
27, and the function determination register determines whether to use OR or EOR. As a result, the function generating circuit 327 performs a logical operation on the color of the overlapping part and outputs it.
It is written into color code memory 310.
FIG. 12 shows an example of the function generating circuit 327.
この実施例によれば、多重の面図形の表示が可
能であるとともに、面図形の重なり部の色を自由
に設定することが可能である。 According to this embodiment, it is possible to display multiple area figures, and it is also possible to freely set the color of the overlapping part of the area figures.
以上詳細に説明したように、本発明によると、
ラスタ走査形表示装置において、カラーの図形の
表示処理が高速化される。 As explained in detail above, according to the present invention,
In a raster scan type display device, display processing of color graphics is sped up.
第１図はグラフイツクデイスプレイシステムの
一般的ブロツク図、第２図は本発明の一実施例を
示す図、第３図と第４図は書込みアドレスの説明
図、第５図は面コードメモリ用アドレス発生回路
３１４の詳細図、第６図は本発明は他の実施例を
示す図、第７図、第８図、第９図は面図形の辺と
辺が重なる場合の説明図、第１０図は本発明の他
の実施例を示す図、第１１図は本発明の他の実施
例を示す図、第１２図は機能発生回路３２７の一
例図である。
３１０……表示カラーコードメモリ、３１１…
…面コードメモリ、７００……メモリ読出・書込
アドレス制御回路、７０１……メモリ読出・書込
データ制御回路。
Figure 1 is a general block diagram of a graphic display system, Figure 2 is a diagram showing an embodiment of the present invention, Figures 3 and 4 are illustrations of write addresses, and Figure 5 is for surface code memory. A detailed diagram of the address generation circuit 314, FIG. 6 is a diagram showing another embodiment of the present invention, FIGS. 11 is a diagram showing another embodiment of the present invention, and FIG. 12 is a diagram showing an example of the function generation circuit 327. 310...display color code memory, 311...
...Surface code memory, 700...Memory read/write address control circuit, 701...Memory read/write data control circuit.
Claims (1)
リに表示用データを書込み、該リフレツシユメモ
リのデータを順次読出して画面の表示を行う表示
装置において、表示カラーコードを記憶するメモ
リと、面図形である事を示すコードを記憶するメ
モリと、前記２つのメモリに表示データを書込む
アドレスと前記２つのメモリの表示データを読出
すアドレスを制御するメモリ読出・書込みアドレ
ス制御回路と、前記２つのメモリに書込む表示デ
ータと前記２つのメモリから読出す表示データを
制御するメモリ読出・書込データ制御回路から構
成され、前記２つのメモリには図形の輪郭線のみ
を書込み、順次読出す際に、前記面図形である事
を示すコードを記憶するメモリからの出力で、前
記表示カラーコードを記憶するメモリからのカラ
ー出力を制御することを特徴とするデイスプレイ
装置。 ２ 特許請求の範囲第１項記載のデイスプレイ装
置において、前記２つのメモリに図形の輪郭線に
書込む際に、前記面図形である事を示すコードを
記憶するメモリに書込む際には１度読出し、先に
書込まれているデータと新たに書込もうとしてい
るデータとをエクスクルツシブオア（EOR）し
てから書込むことを特徴とするデイスプレイ装
置。 ３ 特許請求の範囲第１項記載のデイスプレイ装
置において、前記２つのメモリにまず図形の輪郭
線を書込んだ後、順次読出しを行うとともに、前
記面図形である事を示すコードを記憶するメモリ
からの出力で、前記表示カラーコードを記憶する
メモリからのカラー出力を制御してカラーコード
記憶メモリの読出したアドレスに、そのアドレス
が輪郭線内ならば輪郭線のカラーコードを、輪郭
線外なら先に書込まれていたカラーコードを書込
み、カラーコード記憶メモリの輪郭線内をぬりつ
ぶし、面図形である事を示すコードを記憶するメ
モリに０を書込んでいくことを特徴とするデイス
プレイ装置。 ４ 特許請求の範囲第３項記載のデイスプレイ装
置において、前記２つのメモリに図形の輪郭線を
書込んだ後、順次読出して書込みを行う際に、読
出したアドレスが輪郭線内ならば、輪郭線のカラ
ーコードと先に書込まれていたカラーコードとを
演算して前記カラーコード記憶メモリに書込み、
輪郭線外ならば、先に書込まれていたカラーコー
ドを読出したアドレスに書込むことを特徴とする
デイスプレイ装置。[Scope of Claims] 1. In a display device that writes display data to a refresh memory that holds screen display data and sequentially reads out data from the refresh memory to display a screen, there is provided a memory that stores a display color code; , a memory that stores a code indicating that it is a surface figure, and a memory read/write address control circuit that controls an address for writing display data in the two memories and an address for reading display data from the two memories; It is composed of a memory read/write data control circuit that controls display data written to the two memories and display data read from the two memories, and writes only the outline of a figure to the two memories and reads them sequentially. 1. A display device characterized in that, when displaying, the color output from the memory storing the display color code is controlled by the output from the memory storing the code indicating that the display color is a surface figure. 2. In the display device according to claim 1, when writing to the outline of a figure in the two memories, when writing to the memory that stores the code indicating that the figure is a surface figure, once. A display device is characterized in that data that has been read and previously written is subjected to an exclusive OR (EOR) with data that is to be newly written before being written. 3. In the display device according to claim 1, the outline of the figure is first written in the two memories, and then sequentially read out from the memory that stores the code indicating that the figure is a surface figure. With the output, the color output from the memory that stores the display color code is controlled, and if the address is within the contour line, the color code of the contour line is sent to the read address of the color code storage memory, and if the address is outside the contour line, the color code is sent to the read address of the color code storage memory. The display device is characterized in that the color code written in the display device is written in, the outline of the color code storage memory is filled in, and 0 is written in the memory that stores the code indicating that it is a surface figure. 4. In the display device according to claim 3, when the outline of a figure is written in the two memories and then sequentially read and written, if the read address is within the outline, the outline calculate the color code and the previously written color code and write it into the color code storage memory;
A display device characterized in that if the color code is outside the contour line, the previously written color code is written at the read address.
Priority Applications (1)
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|---|---|---|---|
| JP1043779A JPS55103636A (en) | 1979-02-02 | 1979-02-02 | Display unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1043779A JPS55103636A (en) | 1979-02-02 | 1979-02-02 | Display unit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS55103636A JPS55103636A (en) | 1980-08-08 |
| JPS6155677B2 true JPS6155677B2 (en) | 1986-11-28 |
Family
ID=11750130
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1043779A Granted JPS55103636A (en) | 1979-02-02 | 1979-02-02 | Display unit |
Country Status (1)
| Country | Link |
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| JP (1) | JPS55103636A (en) |
Families Citing this family (6)
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| JPS58142390A (en) * | 1982-02-17 | 1983-08-24 | 横河電機株式会社 | Graphic display unit adapted to indicating smeared graphic |
| JPS61212895A (en) * | 1985-03-18 | 1986-09-20 | 大日本スクリ−ン製造株式会社 | Processing for smearing area with in polygon |
| JPS6459295A (en) * | 1987-08-28 | 1989-03-06 | Alps Electric Co Ltd | Character painting system |
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| JPH0820867B2 (en) * | 1992-09-28 | 1996-03-04 | 株式会社日立製作所 | Filled figure generation method |
-
1979
- 1979-02-02 JP JP1043779A patent/JPS55103636A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS55103636A (en) | 1980-08-08 |
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