JPS6153839A - 波形整形装置 - Google Patents
波形整形装置Info
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- JPS6153839A JPS6153839A JP59175702A JP17570284A JPS6153839A JP S6153839 A JPS6153839 A JP S6153839A JP 59175702 A JP59175702 A JP 59175702A JP 17570284 A JP17570284 A JP 17570284A JP S6153839 A JPS6153839 A JP S6153839A
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- 238000007493 shaping process Methods 0.000 title claims abstract description 19
- 238000006243 chemical reaction Methods 0.000 claims abstract description 14
- 230000000295 complement effect Effects 0.000 claims abstract description 14
- 238000010586 diagram Methods 0.000 description 6
- 230000005540 biological transmission Effects 0.000 description 4
- 238000004364 calculation method Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 2
- 102000004381 Complement C2 Human genes 0.000 description 1
- 108090000955 Complement C2 Proteins 0.000 description 1
- 230000001771 impaired effect Effects 0.000 description 1
- 238000013139 quantization Methods 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 230000009466 transformation Effects 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B3/00—Line transmission systems
- H04B3/02—Details
- H04B3/04—Control of transmission; Equalising
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L25/00—Baseband systems
- H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
- H04L25/03—Shaping networks in transmitter or receiver, e.g. adaptive shaping networks
- H04L25/03006—Arrangements for removing intersymbol interference
- H04L25/03012—Arrangements for removing intersymbol interference operating in the time domain
- H04L25/03114—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals
- H04L25/03133—Arrangements for removing intersymbol interference operating in the time domain non-adaptive, i.e. not adjustable, manually adjustable, or adjustable only during the reception of special signals with a non-recursive structure
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- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
- Dc Digital Transmission (AREA)
- Filters That Use Time-Delay Elements (AREA)
- Cable Transmission Systems, Equalization Of Radio And Reduction Of Echo (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明はベースバンドにおける波形の整形を行なう場
合等に用いて好適な波形整形装置に関する。
合等に用いて好適な波形整形装置に関する。
一般にデータ伝送においては、符号量干渉による符号誤
りを最小とするため、ベースバンドの信号を、ナイキス
トの第１基準すなわちインパルス応答波形の時間軸上で
等間隔零交差を満たすように整形する、つまり波形等化
する必要がある。
りを最小とするため、ベースバンドの信号を、ナイキス
トの第１基準すなわちインパルス応答波形の時間軸上で
等間隔零交差を満たすように整形する、つまり波形等化
する必要がある。
そして、精度を向上させるためにはディジタル回路によ
る波形整形が望ましいが、従来のディジタル回路で構成
した波形整形装置の場合、この波形整形装置内で行われ
る加算の結果が一方の極性側に片寄り、与えられたデー
タの語長を最大限に利用できない、つまりダイナミック
レンジの有効利用が損なわれるという欠点があった。
る波形整形が望ましいが、従来のディジタル回路で構成
した波形整形装置の場合、この波形整形装置内で行われ
る加算の結果が一方の極性側に片寄り、与えられたデー
タの語長を最大限に利用できない、つまりダイナミック
レンジの有効利用が損なわれるという欠点があった。
この発明は斯る点に鑑みてなされたもので、与えられた
語長を最大限に利用して加算を行い、ダイナミックレン
ジの有効利用を図ることができる波形整形装置を提供す
るものである。
語長を最大限に利用して加算を行い、ダイナミックレン
ジの有効利用を図ることができる波形整形装置を提供す
るものである。
この発明による波形整形装置は入力データが供給される
シフトレジスタ（１）と、このシフトレジスタの内容に
重み付けを行う重み伺は回路（２）と、この重み付け回
路の出力を所定量オフセットして２ ／ ｓコンブリメ
ントで２進加算する加算回路（３）と、この加算回路の
出力を自然数又は２ ／ ｓコンゾリメント２進数に変
換する２進数変換回路１４）とから成る。
シフトレジスタ（１）と、このシフトレジスタの内容に
重み付けを行う重み伺は回路（２）と、この重み付け回
路の出力を所定量オフセットして２ ／ ｓコンブリメ
ントで２進加算する加算回路（３）と、この加算回路の
出力を自然数又は２ ／ ｓコンゾリメント２進数に変
換する２進数変換回路１４）とから成る。
シフトレジスタにはデータレートの２倍の速度をもった
シフトクロックで入力データが順次取り込まれる。この
シフトレジスタに取シ込まれたデータは、重み付け回路
によシ所定の重み付けがなされる。この重み付けされた
データは加算回路において、２／ ｓコンブリメントで
２進加算される。
シフトクロックで入力データが順次取り込まれる。この
シフトレジスタに取シ込まれたデータは、重み付け回路
によシ所定の重み付けがなされる。この重み付けされた
データは加算回路において、２／ ｓコンブリメントで
２進加算される。
その加算結果はそのままでは一方の極性側に片寄り、与
えられた語長が有効に利用されたことにならない。そこ
で、この加算回路で与えられた語長を最大限に活用する
２進数の定義をして演算を行う。この演算結果は、上述
の定義した２進数がその定義付けを行った加算回路での
み有効で次段の回路例え１，１′Ｉ）／Ａ変換器では使
えないので、そのＤ／Ａ変換器で定義［２ている２進数
（自然２進数又Ｆｉ２’Ｓコンブリメント２進数）に２
進数変換回路で変換を行う。
えられた語長が有効に利用されたことにならない。そこ
で、この加算回路で与えられた語長を最大限に活用する
２進数の定義をして演算を行う。この演算結果は、上述
の定義した２進数がその定義付けを行った加算回路での
み有効で次段の回路例え１，１′Ｉ）／Ａ変換器では使
えないので、そのＤ／Ａ変換器で定義［２ている２進数
（自然２進数又Ｆｉ２’Ｓコンブリメント２進数）に２
進数変換回路で変換を行う。
以下、この発明の一婁施例を第１昭１〜第１０図に基づ
いて詳しく説明する。
いて詳しく説明する。
第１図はこの発明による波形整形装置の回路構成の一例
を示すもので、同図において、（１１はシフトレジスタ
、（２）はシフトレジスタ（１）のビット容量に対応し
て所定数例えばここでは（２１）〜（２４）の重み伺は
要素から成る重み付け回路であって、この重み付け回路
（２）はシフトレジスタ（２）からの実質的にデータ″
′１”に対して正、負いずれかの重み付けを行う。
を示すもので、同図において、（１１はシフトレジスタ
、（２）はシフトレジスタ（１）のビット容量に対応し
て所定数例えばここでは（２１）〜（２４）の重み伺は
要素から成る重み付け回路であって、この重み付け回路
（２）はシフトレジスタ（２）からの実質的にデータ″
′１”に対して正、負いずれかの重み付けを行う。
＋３１は加算回路であって、ここでは２ ／ｓコンゾリ
メントで２進加算を行うと共に゛後述されるように、与
えられた語長を最大限に活用する２進数を定義して演算
を行う。（４）は２進数変換回路であって、加算回路（
３）からの内容を次段の回路で定義して因る２進数に合
わせるべ（、自然２進数または２７ｓコンブリメント２
進数への変換を行う。また、（５）は入力データが供給
される入力端子、（６）はシフトレジスタシフト用のク
ロックが供給されるクロック端子、（７）は出力端子で
ある。なお、クロック端子（６）に供給されＺ１クロッ
クは入力端子（５）に供給される入力データより２倍の
速度を有する。
メントで２進加算を行うと共に゛後述されるように、与
えられた語長を最大限に活用する２進数を定義して演算
を行う。（４）は２進数変換回路であって、加算回路（
３）からの内容を次段の回路で定義して因る２進数に合
わせるべ（、自然２進数または２７ｓコンブリメント２
進数への変換を行う。また、（５）は入力データが供給
される入力端子、（６）はシフトレジスタシフト用のク
ロックが供給されるクロック端子、（７）は出力端子で
ある。なお、クロック端子（６）に供給されＺ１クロッ
クは入力端子（５）に供給される入力データより２倍の
速度を有する。
このような構成の波形整形装置は、例えは第２図に示す
ような伝送系で使用される。すなわち、同図において、
００）は情報源からのデータが供給される入力端子、０
１）は波形整形装置、ｏｚはＤ／Ａ変換器、＋１３１
ｉｔ ｏ −／Ｒ、Ｘ ７ イルタ、（１４１１１変調
器、（１５） 、 ａ６１はバンドパスフィルタ、ａ７
１＃′ｉ検波器、α！ＩＦｉスライサ、（２ｆ１１は出
力端子である。そして、入力端子（１）からバンドパス
フィルタ（＋５１までで送信側を構成し、バンドパスフ
ィルタ（１６）から出力端子（２１ｍまでで受信側を構
成１７、送信側と受信側は伝送路を介して相互接続され
る。
ような伝送系で使用される。すなわち、同図において、
００）は情報源からのデータが供給される入力端子、０
１）は波形整形装置、ｏｚはＤ／Ａ変換器、＋１３１
ｉｔ ｏ −／Ｒ、Ｘ ７ イルタ、（１４１１１変調
器、（１５） 、 ａ６１はバンドパスフィルタ、ａ７
１＃′ｉ検波器、α！ＩＦｉスライサ、（２ｆ１１は出
力端子である。そして、入力端子（１）からバンドパス
フィルタ（＋５１までで送信側を構成し、バンドパスフ
ィルタ（１６）から出力端子（２１ｍまでで受信側を構
成１７、送信側と受信側は伝送路を介して相互接続され
る。
波形整形装置的）は、受信側で復調されてローパスフィ
ルタ０８ｒの出力側に得られ２ノヘ一スバンｐｂ号が、
ナイキストの第１基準を満たして符号量干渉による符号
誤りを最小限とするように、各部における歪を補正する
、つまり波形整形を行うように働く。勿論この波形整形
装置（Ｉｌｌは受信側に設けてもよい。
ルタ０８ｒの出力側に得られ２ノヘ一スバンｐｂ号が、
ナイキストの第１基準を満たして符号量干渉による符号
誤りを最小限とするように、各部における歪を補正する
、つまり波形整形を行うように働く。勿論この波形整形
装置（Ｉｌｌは受信側に設けてもよい。
次に、第１図の回路における重み付け及び加算の仕方を
第３図を参照し乍ら説明する。
第３図を参照し乍ら説明する。
いま、入力端子（５）からのデータが第３図Ａに示すよ
うにシフトレジスタ（１）に取り込まれると、これに対
して重み付け回路（２）において重み付けがなされる。
うにシフトレジスタ（１）に取り込まれると、これに対
して重み付け回路（２）において重み付けがなされる。
重み付け要素（２１）〜（２４）には夫々例えば１，２
．−１．０の重み付け係数が設定されており、この各重
み付け係数がシフトレジスタ（１）の各ビットと乗算さ
れる。その乗算結果は左より１゜０．０．０となるので
、これを加算回路（３）において加算（２′ｓコンブリ
メントで２進加算）すると、加算結果は１となる。次の
（２つの）シフトクロックで、シフトレジスタ（１１の
内容は第３図Ｂのように変り、これに上述同様重み付け
を行うと、左よシその乗算結果は１，２，０．０となる
。これを加算回路（３）で加算すると、加算結果Ｆｉ３
となる。以下同様にして重み付け、加算を行うと、その
加算結果は第３図Ｃでは１、第３図りでは−１、第３図
ＥではＯとなる。この結果、加算回路（３）の出方側に
はこの場合、第３図Ｆに示すような出力信号が得られる
。
．−１．０の重み付け係数が設定されており、この各重
み付け係数がシフトレジスタ（１）の各ビットと乗算さ
れる。その乗算結果は左より１゜０．０．０となるので
、これを加算回路（３）において加算（２′ｓコンブリ
メントで２進加算）すると、加算結果は１となる。次の
（２つの）シフトクロックで、シフトレジスタ（１１の
内容は第３図Ｂのように変り、これに上述同様重み付け
を行うと、左よシその乗算結果は１，２，０．０となる
。これを加算回路（３）で加算すると、加算結果Ｆｉ３
となる。以下同様にして重み付け、加算を行うと、その
加算結果は第３図Ｃでは１、第３図りでは−１、第３図
ＥではＯとなる。この結果、加算回路（３）の出方側に
はこの場合、第３図Ｆに示すような出力信号が得られる
。
重み付け回路（２）の各要素（２１）〜（２４）として
は、夕１１えば第４図に示すような回路構成が用いられ
る。
は、夕１１えば第４図に示すような回路構成が用いられ
る。
すなわち同図において、重み付け係数のビット数に対応
し、例えば３ビツトとすると、３個のスイッチ（２１ａ
） 、 （２１ｂ）及び（２１ｃ）が設けられ、コレ等
のスイッチ（２１ａ）〜（２ＩＣ）の各一端は共通接続
されて接地され、各他端は夫々アンド回路（２２ａ）
。
し、例えば３ビツトとすると、３個のスイッチ（２１ａ
） 、 （２１ｂ）及び（２１ｃ）が設けられ、コレ等
のスイッチ（２１ａ）〜（２ＩＣ）の各一端は共通接続
されて接地され、各他端は夫々アンド回路（２２ａ）
。
（２２ｂ）及び（２２ｃ）の各一端に接続されると共に
抵抗器（２３ａ） 、 （２３ｂ）及び（２３Ｃ）を介
して正の電源端子子Ｖｃｃに接続される。また、アンド
回路（２２ａ）〜（２２ｃ）の各他端はシフトレジスタ
（１）側に接続され、各出力端は夫々出力端子（２４ａ
） 、 （２４ｂ）及び（２４Ｃ）に接続される。そし
て、出力端子（２４ａ）〜（２４ｃ）が加算回路（３）
側に接続される。
抵抗器（２３ａ） 、 （２３ｂ）及び（２３Ｃ）を介
して正の電源端子子Ｖｃｃに接続される。また、アンド
回路（２２ａ）〜（２２ｃ）の各他端はシフトレジスタ
（１）側に接続され、各出力端は夫々出力端子（２４ａ
） 、 （２４ｂ）及び（２４Ｃ）に接続される。そし
て、出力端子（２４ａ）〜（２４ｃ）が加算回路（３）
側に接続される。
ここで重み付け要素（２２）の場合を考えると、その重
み付け係数は２すなわち２／ Ｓコンブリメント２進数
で表わせば１０１０″であるので、スイッチ（２１ａ）
と（２ＩＣ）がオンとされ、スイッチ（２Ｈ））がオフ
とされる。従って、これに対応してアンド回路（２２ａ
） 、 ｆ２２ｂ）及び（２２ｃ）の各一端のレベルは
夫夫゛０”、”１”及び”０”となる。この状態で、シ
フトレジスタ（１）よシアンド回路（２２ａ） 、 （
２２ｂ）及び（２２ｃ）の各他端に”１”のレベルをも
ったデータが供給されると、アンド回路（２２ｂ）のみ
がデートを開き、アンド回路（２２ａ）及び（２２ｃ）
はダートを閉じたままである。この結果出力端子（２４
ａ） 、 （２４ｂ）及び（２４ｃ）には”０”、１″
及び”０”のレベルをもったデータ、つまシ重み付け係
数２の付されたデータが得られる。
み付け係数は２すなわち２／ Ｓコンブリメント２進数
で表わせば１０１０″であるので、スイッチ（２１ａ）
と（２ＩＣ）がオンとされ、スイッチ（２Ｈ））がオフ
とされる。従って、これに対応してアンド回路（２２ａ
） 、 ｆ２２ｂ）及び（２２ｃ）の各一端のレベルは
夫夫゛０”、”１”及び”０”となる。この状態で、シ
フトレジスタ（１）よシアンド回路（２２ａ） 、 （
２２ｂ）及び（２２ｃ）の各他端に”１”のレベルをも
ったデータが供給されると、アンド回路（２２ｂ）のみ
がデートを開き、アンド回路（２２ａ）及び（２２ｃ）
はダートを閉じたままである。この結果出力端子（２４
ａ） 、 （２４ｂ）及び（２４ｃ）には”０”、１″
及び”０”のレベルをもったデータ、つまシ重み付け係
数２の付されたデータが得られる。
また、重み付け要素（２３）の場合を考えると、その重
み付け係数は−１すなわち２′ｓコンゾリメント２進数
で表わせば”１１１”であるので、スイッチ（２１ａ）
〜（２１ｃ）が全てオフとされる。従って、コレニ対応
シテアント回路（２２ａ） 、 （２２ｂ）及び（２２
Ｃ）の各一端のレベルは全て１”、”１″及び“１″と
なる。この状態で、シフトレジスタ（１）よりアンド回
路（２２ａ） 、 （２２ｂ）及び（２２Ｃ）の各他端
に′１”のレベルをもったデータが供給されるとアンド
回路（２２ａ）〜（２２ｃ）の各ダートが全て開くこと
になる。この結果出力端子（２４ａ） 、 （２４ｂ）
及び（２４ｃ）には”１ ｎ 、 ｎ １”及び６１”
のレベルをもったデータ、つまり重み伺は係数−１の付
されたデータが得られる。
み付け係数は−１すなわち２′ｓコンゾリメント２進数
で表わせば”１１１”であるので、スイッチ（２１ａ）
〜（２１ｃ）が全てオフとされる。従って、コレニ対応
シテアント回路（２２ａ） 、 （２２ｂ）及び（２２
Ｃ）の各一端のレベルは全て１”、”１″及び“１″と
なる。この状態で、シフトレジスタ（１）よりアンド回
路（２２ａ） 、 （２２ｂ）及び（２２Ｃ）の各他端
に′１”のレベルをもったデータが供給されるとアンド
回路（２２ａ）〜（２２ｃ）の各ダートが全て開くこと
になる。この結果出力端子（２４ａ） 、 （２４ｂ）
及び（２４ｃ）には”１ ｎ 、 ｎ １”及び６１”
のレベルをもったデータ、つまり重み伺は係数−１の付
されたデータが得られる。
つまり、重み付け回路（２）は、入力データ“１″に対
して正、負いずれかの重みの伺されたデータを加算回路
（３）に送ることになる。
して正、負いずれかの重みの伺されたデータを加算回路
（３）に送ることになる。
加算回路（３）では、２／ｓコンブリメントで２進加算
を行い、その結果を２進数変換回路（４）側に送る。
を行い、その結果を２進数変換回路（４）側に送る。
さて、このような構成で問題となるのが、加算回路（３
）におけるダイナミックレンジの有効利用率、つまり与
えられた語長が最大限に利用されているかどうかと云う
ことである。
）におけるダイナミックレンジの有効利用率、つまり与
えられた語長が最大限に利用されているかどうかと云う
ことである。
ここで、２’ｓコンゾリメント２進数は、３ビツトの場
合、第５図に示すように定義され、０をはさんで正側３
レベル、負側４レベルを表現することができる。
合、第５図に示すように定義され、０をはさんで正側３
レベル、負側４レベルを表現することができる。
しかしながら、このような回路で波形整形を行う場合、
加算結果は正側に片寄り、負側の大きなレベルは出現し
ないため、与えられた語長を有効に利用したことにはな
らない。すなわち、語長の制限がないと仮定したときの
加算結果は、例えば第６図に示すようなものとなり、正
側に大きく片寄ったものとなる。
加算結果は正側に片寄り、負側の大きなレベルは出現し
ないため、与えられた語長を有効に利用したことにはな
らない。すなわち、語長の制限がないと仮定したときの
加算結果は、例えば第６図に示すようなものとなり、正
側に大きく片寄ったものとなる。
従って、このような加算を有限語長の制限下で精度良く
行うには、２′ｓコンプリメント２進数と同様に通常の
加算器で加算が行なえ、しかも正側にダイナミックレン
ジの広い２進数を定義し、構成することが必要となる。
行うには、２′ｓコンプリメント２進数と同様に通常の
加算器で加算が行なえ、しかも正側にダイナミックレン
ジの広い２進数を定義し、構成することが必要となる。
このためには、通常の２′ｓコンプリメント２進数をオ
フセットさせて定義すればよい。
フセットさせて定義すればよい。
例えば、第７図に示すように、（Ａ）欄の通常の２′ｓ
コンプリメント２進数の負側の下位の２つ１０１”（−
３）と”１００”（−４）を正側の上位に持って来て′
１０１″（５）、１００”（４）と、（Ｂ ）欄に示す
ように正側の最大値と負側の最小値の間で２進数を定義
すれば、量子化ステップが細かくなり、精度の向上を図
ることができ、加算は通常の２′ｓコンプリメント２進
数の扱いで行なうことができる。
コンプリメント２進数の負側の下位の２つ１０１”（−
３）と”１００”（−４）を正側の上位に持って来て′
１０１″（５）、１００”（４）と、（Ｂ ）欄に示す
ように正側の最大値と負側の最小値の間で２進数を定義
すれば、量子化ステップが細かくなり、精度の向上を図
ることができ、加算は通常の２′ｓコンプリメント２進
数の扱いで行なうことができる。
加算結果の正負の片寄りは、ロールオフ率や等化しよう
とする歪の特性によって異なる。従って、２進数の定義
にあたっては、先ず語長制限がないものとして計算した
重みを設定し、計算機によって加算シミュレーションを
行なって片寄シの性質を調べ、しかるのち与えられた語
長の能力を最大限に発揮できるようにオフセットレベル
を定める、つまり、２進数を定義する。そして定義した
２進数で表現される重みを決定する。なお、ここで定義
した２進数は、この回路でのみ有効であるから、例えば
Ｄ／Ａ変換器（＋２１に接続する場合は、その前にＤ／
Ａ変換器（１２＋で定義している２進数に変換する必要
がある。この変換を行なうのが２進数変換回路（４）で
ある。
とする歪の特性によって異なる。従って、２進数の定義
にあたっては、先ず語長制限がないものとして計算した
重みを設定し、計算機によって加算シミュレーションを
行なって片寄シの性質を調べ、しかるのち与えられた語
長の能力を最大限に発揮できるようにオフセットレベル
を定める、つまり、２進数を定義する。そして定義した
２進数で表現される重みを決定する。なお、ここで定義
した２進数は、この回路でのみ有効であるから、例えば
Ｄ／Ａ変換器（＋２１に接続する場合は、その前にＤ／
Ａ変換器（１２＋で定義している２進数に変換する必要
がある。この変換を行なうのが２進数変換回路（４）で
ある。
例えば、上述した第７図の場合、第８図に示すように加
算結果である左欄に示す加算用２進数（第７図の（Ｂ）
欄に相当）に”０１０″（２）を加算すると自然２進数
に変換され、また′″１１０″（−２）を加算すると２
′ｓコンプリメント２進数に変換される。つまり、第７
図の（Ｂ）欄で定義した２進数（２′Ｓコンブリメント
２進数）と第８図に示す自然２進数とを比較すると、定
義した２進数は自然２進数から見て−２だけオフセット
しているのに等しく、従って、自然２進数への変換に際
しては上述の如く＋２オフセツトして元に戻してやるわ
けである。また、第７図の（Ａ）欄の通常の２′ｓコン
プリメント２進数から第７図の（Ｂ）ｍの２′ｓコンプ
リメント２進数への定義付けは、＋２だけオフセットし
たので、通常の２’ｓコンゾリメントへの変換に際して
は上述の如く一２オフセットして元に戻してやるわけで
ある。
算結果である左欄に示す加算用２進数（第７図の（Ｂ）
欄に相当）に”０１０″（２）を加算すると自然２進数
に変換され、また′″１１０″（−２）を加算すると２
′ｓコンプリメント２進数に変換される。つまり、第７
図の（Ｂ）欄で定義した２進数（２′Ｓコンブリメント
２進数）と第８図に示す自然２進数とを比較すると、定
義した２進数は自然２進数から見て−２だけオフセット
しているのに等しく、従って、自然２進数への変換に際
しては上述の如く＋２オフセツトして元に戻してやるわ
けである。また、第７図の（Ａ）欄の通常の２′ｓコン
プリメント２進数から第７図の（Ｂ）ｍの２′ｓコンプ
リメント２進数への定義付けは、＋２だけオフセットし
たので、通常の２’ｓコンゾリメントへの変換に際して
は上述の如く一２オフセットして元に戻してやるわけで
ある。
このことは他の場合に伺いては同様に考えることができ
、例えば第７図における（Ａ）欄の通常の２′ｓコンプ
リメント２進数より（Ｂ）欄の２′ｓコンプリメント２
進数を定義する際に、 （Ａ）欄の１１１０″（−２）
をＢ欄の”１１０”（６）にもって来て正側の最大値を
”１１０”（６）、負側の最小値を”Ｉｌｌ”（−１）
としたときの、自然２進数または２′ｓコンプリメント
２進数への変換は、前者の場合は−１だけオフセットし
ているので＋１（’″００１”）オフセットして自然２
進数に戻し、後者の場合は＋３だけオフセットしている
ので−３（１０１″）オフセットして通常の２′ｓコン
プリメント２進数に戻してやればよい。第９図はこのと
きの変換表を示したものである。
、例えば第７図における（Ａ）欄の通常の２′ｓコンプ
リメント２進数より（Ｂ）欄の２′ｓコンプリメント２
進数を定義する際に、 （Ａ）欄の１１１０″（−２）
をＢ欄の”１１０”（６）にもって来て正側の最大値を
”１１０”（６）、負側の最小値を”Ｉｌｌ”（−１）
としたときの、自然２進数または２′ｓコンプリメント
２進数への変換は、前者の場合は−１だけオフセットし
ているので＋１（’″００１”）オフセットして自然２
進数に戻し、後者の場合は＋３だけオフセットしている
ので−３（１０１″）オフセットして通常の２′ｓコン
プリメント２進数に戻してやればよい。第９図はこのと
きの変換表を示したものである。
第１０図は２進数変換回路（４）の−例を示すもので、
同図において、（４ａ） 、 （４ｂ）及び（４Ｃ）は
加算回路（３）の出力（３ビツト）が供給される入力端
子、（４ｄ）は加算器、（４ｅ） 、 （４ｆ）及び（
４ｇ）は変換された２進数が得られる出力端子である。
同図において、（４ａ） 、 （４ｂ）及び（４Ｃ）は
加算回路（３）の出力（３ビツト）が供給される入力端
子、（４ｄ）は加算器、（４ｅ） 、 （４ｆ）及び（
４ｇ）は変換された２進数が得られる出力端子である。
また、変換の際に加算されるビット数に対応して所定数
、例えば３個のスイッチ（４ｈ） 、 （４ｉ）及び（
４ｊ）が設けられ、これ等スイッチ（４ｈ）〜（４１）
の各一端は共通接続されて接地され、その各他端は加算
器（４ｄ）の入力側に接続されると共に夫々抵抗器（４
ｋ） 、 （４ｆｆｉ）及び（４ｍ）を介して正の市原
端子＋Ｖｃｃに接続される。
、例えば３個のスイッチ（４ｈ） 、 （４ｉ）及び（
４ｊ）が設けられ、これ等スイッチ（４ｈ）〜（４１）
の各一端は共通接続されて接地され、その各他端は加算
器（４ｄ）の入力側に接続されると共に夫々抵抗器（４
ｋ） 、 （４ｆｆｉ）及び（４ｍ）を介して正の市原
端子＋Ｖｃｃに接続される。
９１１えば第８図に示すような変換を行う場合、自然２
進数への変換に際してはスイッチ（４ｈ）と（４ｊ）が
オン、スイッチ（４１）がオフとされてＲ０１０″のレ
ベルが加算器（４ｄ）に供給され、入力端子（４ａ）〜
（４Ｃ）からの３ビツトの加算結果と２進加算される。
進数への変換に際してはスイッチ（４ｈ）と（４ｊ）が
オン、スイッチ（４１）がオフとされてＲ０１０″のレ
ベルが加算器（４ｄ）に供給され、入力端子（４ａ）〜
（４Ｃ）からの３ビツトの加算結果と２進加算される。
また、通常の２’ｓコンゾリメント２進数への変換に際
してはスイッチ（４ｈ）と（４１）がオフ、スイッチ（
４ｊ）がオンとされて′１１０″のレベルが加算器（４
ｄ）に供給され、入力端子（４ａ） 〜（４ｃ）からの
３ビツトの加算結果と加算される。
してはスイッチ（４ｈ）と（４１）がオフ、スイッチ（
４ｊ）がオンとされて′１１０″のレベルが加算器（４
ｄ）に供給され、入力端子（４ａ） 〜（４ｃ）からの
３ビツトの加算結果と加算される。
また、第９図に示すような変換を行う場合、自然２進数
への変換に際してはスイッチ（４ｈ）と（４Ｉ）がオン
、スイッチ（４ｊ）がオフとされて”００１”のレベル
が加算器（４ｄ）に供給され、入力端子（４ａ）〜（４
Ｃ）からの３ビツトの加算結果と２進加算される。
への変換に際してはスイッチ（４ｈ）と（４Ｉ）がオン
、スイッチ（４ｊ）がオフとされて”００１”のレベル
が加算器（４ｄ）に供給され、入力端子（４ａ）〜（４
Ｃ）からの３ビツトの加算結果と２進加算される。
また、通常の２’ｓコンゾリメント２進数への変換に際
してはスイッチ（４ｈ）と（４ｊ）がオフ、スイッチ（
４１）がオンされて”１０１″のレベルが加ｎ 器（４
ｄ）に供給され、入力端子（４ａ）〜（４Ｃ）からの３
ビツトの加算結果と加算される。
してはスイッチ（４ｈ）と（４ｊ）がオフ、スイッチ（
４１）がオンされて”１０１″のレベルが加ｎ 器（４
ｄ）に供給され、入力端子（４ａ）〜（４Ｃ）からの３
ビツトの加算結果と加算される。
上述の如くこの発明によれば、重み付けされた情報に対
して、与えられた語長を最大限に活用する２進数を定義
して演算し、得られた結果を自然２進数又は２′ｓコン
プリメント２進数に変換するようにしたので、与えられ
た語長を最大限に利用して加算を行なうことができるよ
うになシ、ダイナミックレンジが最大限に有効利用され
るので、計算精度が大幅に向上し、同等のハードウェア
規模で最高の精度が実現される。
して、与えられた語長を最大限に活用する２進数を定義
して演算し、得られた結果を自然２進数又は２′ｓコン
プリメント２進数に変換するようにしたので、与えられ
た語長を最大限に利用して加算を行なうことができるよ
うになシ、ダイナミックレンジが最大限に有効利用され
るので、計算精度が大幅に向上し、同等のハードウェア
規模で最高の精度が実現される。
また、計算に最適な２進数の定義及びその定義による重
みの設定が容易に行なえるため、同一のハードウェアで
いくつもの種類のシステムに対して最適な波形整形が簡
単に行なえるようになる。
みの設定が容易に行なえるため、同一のハードウェアで
いくつもの種類のシステムに対して最適な波形整形が簡
単に行なえるようになる。
第１図はこの発明の一実施例を示すブロック図、第２図
はこの発明による波形整形装置を適用した伝送系を示す
ブロック図、第３図は第１図の動作説明に供するための
図、第４図は重み付け回路（２）の具体的回路の一例を
示す接続図、第５図〜９図はこの発明の説明に供するた
めの図、第１０図は２進数変換回路（４）の具体的回路
の一例を示す接続図である。 （１）はシフトレジスタ、（２）は重み付け回路、（３
）は加算回路、（４）は２進数変換回路である。 ＝２３５− 第４図 特開昭６ｌ−５３８３９（７） 第６日 第８図 第９図 □□
はこの発明による波形整形装置を適用した伝送系を示す
ブロック図、第３図は第１図の動作説明に供するための
図、第４図は重み付け回路（２）の具体的回路の一例を
示す接続図、第５図〜９図はこの発明の説明に供するた
めの図、第１０図は２進数変換回路（４）の具体的回路
の一例を示す接続図である。 （１）はシフトレジスタ、（２）は重み付け回路、（３
）は加算回路、（４）は２進数変換回路である。 ＝２３５− 第４図 特開昭６ｌ−５３８３９（７） 第６日 第８図 第９図 □□
Claims (1)
- 入力データが供給されるシフトレジスタと、該シフトレ
ジスタの内容に重み付けを行う重み付け回路と、該重み
付け回路の出力を所定量オフセットして２′ｓコンプリ
メントで２進加算する加算回路と、該加算回路の出力を
自然２進数又は２′ｓコンプリメント２進数に変換する
２進数変換回路とを具備して成る波形整形装置。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175702A JPS6153839A (ja) | 1984-08-23 | 1984-08-23 | 波形整形装置 |
| AU45642/85A AU584345B2 (en) | 1984-08-23 | 1985-07-31 | Waveform shaping apparatus |
| CA000487876A CA1231397A (en) | 1984-08-23 | 1985-07-31 | Waveform shaping apparatus |
| US06/761,905 US4646327A (en) | 1984-08-23 | 1985-08-02 | Waveform shaping apparatus |
| EP85110226A EP0172532B1 (en) | 1984-08-23 | 1985-08-14 | Waveform shaping apparatus |
| SG1995903803A SG26359G (en) | 1984-08-23 | 1985-08-14 | Waveform shaping apparatus |
| DE8585110226T DE3585858D1 (de) | 1984-08-23 | 1985-08-14 | Vorrichtung zur wellenformung. |
| KR1019850006019A KR930010611B1 (ko) | 1984-08-23 | 1985-08-21 | 파형정형장치 |
| HK81395A HK81395A (en) | 1984-08-23 | 1995-05-25 | Waveform shaping apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59175702A JPS6153839A (ja) | 1984-08-23 | 1984-08-23 | 波形整形装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6153839A true JPS6153839A (ja) | 1986-03-17 |
Family
ID=16000748
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59175702A Pending JPS6153839A (ja) | 1984-08-23 | 1984-08-23 | 波形整形装置 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4646327A (ja) |
| EP (1) | EP0172532B1 (ja) |
| JP (1) | JPS6153839A (ja) |
| KR (1) | KR930010611B1 (ja) |
| AU (1) | AU584345B2 (ja) |
| CA (1) | CA1231397A (ja) |
| DE (1) | DE3585858D1 (ja) |
| HK (1) | HK81395A (ja) |
| SG (1) | SG26359G (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344571A (ja) * | 1989-07-12 | 1991-02-26 | Murata Mfg Co Ltd | 誘電体材料定数測定装置および誘電体材料定数測定方法 |
| US7787543B2 (en) | 2004-07-05 | 2010-08-31 | Anritsu Corporation | Pulse pattern generator and communication device evaluation system utilizing the same |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6153839A (ja) * | 1984-08-23 | 1986-03-17 | Sony Corp | 波形整形装置 |
| US4802111A (en) * | 1986-03-10 | 1989-01-31 | Zoran Corporation | Cascadable digital filter processor employing moving coefficients |
| US4766561A (en) * | 1986-06-26 | 1988-08-23 | Motorola, Inc. | Method and apparatus for implementing multiple filters with shared components |
| NL8700075A (nl) * | 1987-01-14 | 1988-08-01 | Philips Nv | Datatransmissiestelsel voorzien van versmeringsfilters. |
| JP2531699B2 (ja) * | 1987-09-08 | 1996-09-04 | 株式会社日立製作所 | 波形等化方式及び装置 |
| US4884232A (en) * | 1987-12-14 | 1989-11-28 | General Dynamics Corp., Pomona Div. | Parallel processing circuits for high speed calculation of the dot product of large dimensional vectors |
| CA1292520C (en) * | 1988-05-27 | 1991-11-26 | Roger Colbeck | Jitter-invariant switched capacitor pulse shaper |
| US5657353A (en) * | 1992-12-31 | 1997-08-12 | Stellar One Corporation | Pulse shaping filter for received digital transmissions using phase lock loop for adjusting shift register |
| US5633893A (en) * | 1994-09-29 | 1997-05-27 | Ericsson Inc. | Digital modulation method with controlled envelope variation |
| US5930299A (en) | 1996-08-08 | 1999-07-27 | Motorola, Inc. | Digital modulator with compensation and method therefor |
| US5923888A (en) * | 1997-12-15 | 1999-07-13 | Benschop; Nico Frits | Multiplier for the multiplication of at least two figures in an original format |
| US6209435B1 (en) * | 1998-01-07 | 2001-04-03 | Fuji Photo Film Co., Ltd. | Printing apparatus with cutter and image printing and cutting method |
| CN1659587A (zh) * | 2002-06-10 | 2005-08-24 | 皇家飞利浦电子股份有限公司 | 包括用于改变调幅信号中的信号边缘的倾斜路线的装置的数据载体 |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3631232A (en) * | 1969-10-17 | 1971-12-28 | Xerox Corp | Apparatus for simulating the electrical characteristics of a network |
| US3638122A (en) * | 1970-02-11 | 1972-01-25 | North American Rockwell | High-speed digital transmission system |
| DE2362274C3 (de) * | 1973-12-14 | 1980-07-10 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Nachrichtenübertragungssystem für Pulscodemodulation |
| NL168099C (nl) * | 1974-09-12 | 1982-02-16 | Philips Nv | Modulatie- en filterinrichting voor digitale signalen. |
| US4267761A (en) * | 1977-10-06 | 1981-05-19 | Kawai Musical Instrument Mfg. Co. Ltd. | Musical tone generator utilizing digital sliding formant filter |
| JPS6034853B2 (ja) * | 1978-02-15 | 1985-08-10 | 株式会社日立製作所 | デジタルフイルタ |
| US4255794A (en) * | 1978-05-10 | 1981-03-10 | Nippon Electric Co., Ltd. | Digital filter |
| US4374426A (en) * | 1980-11-14 | 1983-02-15 | Burlage Donald W | Digital equalizer for high speed communication channels |
| JPS6153839A (ja) * | 1984-08-23 | 1986-03-17 | Sony Corp | 波形整形装置 |
-
1984
- 1984-08-23 JP JP59175702A patent/JPS6153839A/ja active Pending
-
1985
- 1985-07-31 CA CA000487876A patent/CA1231397A/en not_active Expired
- 1985-07-31 AU AU45642/85A patent/AU584345B2/en not_active Ceased
- 1985-08-02 US US06/761,905 patent/US4646327A/en not_active Expired - Lifetime
- 1985-08-14 SG SG1995903803A patent/SG26359G/en unknown
- 1985-08-14 DE DE8585110226T patent/DE3585858D1/de not_active Expired - Lifetime
- 1985-08-14 EP EP85110226A patent/EP0172532B1/en not_active Expired - Lifetime
- 1985-08-21 KR KR1019850006019A patent/KR930010611B1/ko not_active IP Right Cessation
-
1995
- 1995-05-25 HK HK81395A patent/HK81395A/xx not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0344571A (ja) * | 1989-07-12 | 1991-02-26 | Murata Mfg Co Ltd | 誘電体材料定数測定装置および誘電体材料定数測定方法 |
| US7787543B2 (en) | 2004-07-05 | 2010-08-31 | Anritsu Corporation | Pulse pattern generator and communication device evaluation system utilizing the same |
Also Published As
| Publication number | Publication date |
|---|---|
| KR860002187A (ko) | 1986-03-26 |
| CA1231397A (en) | 1988-01-12 |
| US4646327A (en) | 1987-02-24 |
| HK81395A (en) | 1995-06-01 |
| AU584345B2 (en) | 1989-05-25 |
| DE3585858D1 (de) | 1992-05-21 |
| AU4564285A (en) | 1986-02-27 |
| KR930010611B1 (ko) | 1993-10-30 |
| EP0172532A2 (en) | 1986-02-26 |
| EP0172532A3 (en) | 1988-03-30 |
| SG26359G (en) | 1995-09-01 |
| EP0172532B1 (en) | 1992-04-15 |
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