JPH06119793A - 読み出し専用記憶装置 - Google Patents
読み出し専用記憶装置Info
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- JPH06119793A JPH06119793A JP26848992A JP26848992A JPH06119793A JP H06119793 A JPH06119793 A JP H06119793A JP 26848992 A JP26848992 A JP 26848992A JP 26848992 A JP26848992 A JP 26848992A JP H06119793 A JPH06119793 A JP H06119793A
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Abstract
(57)【要約】 (修正有)
【目的】 メモリセルアレイの消費電力を低減する。
【構成】 n+k+jビットのアドレスとmビットのデータ
(n, k, j, m:正の整数)において、nビットのアドレ
ス入力用行デコーダ10と、kビットのアドレス入力用
第1の列デコーダ11と、jビットのアドレス入力用第
2の列デコーダ12と、2n×2k×2j×mビットのメモ
リセルアレイ13と、2k×2j×m本のメモリセルアレ
イ13のビット線から2j×m本の第1の読み出しデータ
線を選択する第1の列セレクタ14と、2j×m本の第1
の読み出しデータ線からm本の第2の読み出しデータ線
を選択する第2の列セレクタ15と、m本の第2の読み
出しデータ線を独立にプリチャージする手段16と、m
本の第2の読み出しデータ線の電位を増幅するセンスア
ンプ手段17と、センスアンプ手段17のm本の出力用
バッファ18を設け、データの読み出し関係のメモリセ
ルアレイのビット線に対してのみプリチャージを行う。
(n, k, j, m:正の整数)において、nビットのアドレ
ス入力用行デコーダ10と、kビットのアドレス入力用
第1の列デコーダ11と、jビットのアドレス入力用第
2の列デコーダ12と、2n×2k×2j×mビットのメモ
リセルアレイ13と、2k×2j×m本のメモリセルアレ
イ13のビット線から2j×m本の第1の読み出しデータ
線を選択する第1の列セレクタ14と、2j×m本の第1
の読み出しデータ線からm本の第2の読み出しデータ線
を選択する第2の列セレクタ15と、m本の第2の読み
出しデータ線を独立にプリチャージする手段16と、m
本の第2の読み出しデータ線の電位を増幅するセンスア
ンプ手段17と、センスアンプ手段17のm本の出力用
バッファ18を設け、データの読み出し関係のメモリセ
ルアレイのビット線に対してのみプリチャージを行う。
Description
【0001】
【産業上の利用分野】本発明は、低消費電力化および高
速化を目的とする読み出し専用記憶装置に関するもので
ある。
速化を目的とする読み出し専用記憶装置に関するもので
ある。
【0002】
【従来の技術】近年、読み出し専用記憶装置は電気、通
信、情報など様々な産業分野で使用されている電子機器
およびコンピュータの制御プログラムを記憶する手段と
して重要な役割を担っている。以下図面を参照しなが
ら、上記した従来の読み出し専用記憶装置について説明
する。
信、情報など様々な産業分野で使用されている電子機器
およびコンピュータの制御プログラムを記憶する手段と
して重要な役割を担っている。以下図面を参照しなが
ら、上記した従来の読み出し専用記憶装置について説明
する。
【0003】図4は 従来の読み出し専用記憶装置の構
成図を示す。例えば、「集積回路設計技術」塚本哲男著
の40〜41ページ、または「MOS LSI設計入門」菅野
卓雄監訳の151〜154ページで従来の回路の一例を
参照することができる。100はnビット(n:正の整
数)のアドレスを入力とし2n本の選択制御信号線を出
力する行デコーダ、101はpビット(p:正の整数)の
アドレスを入力とし2p本の選択制御信号線を出力する
列デコーダ、102は2n×2p×mビットからなるメモ
リセルアレイ、103はメモリセルアレイ102の2p
×m本のビット線をプリチャージするプリチャージ回
路、104は列デコーダ101で生成される選択制御信
号によりメモリセルアレイ102の2p×m本のビット線
からm本の読み出しデータ線を選択する列セレクタ、1
05は列セレクタ104で選択されたm本の読み出しデ
ータ線の電位を増幅するセンスアンプ、106はセンス
アンプ105のm本の読み出しデータ線を駆動する出力
バッファである。
成図を示す。例えば、「集積回路設計技術」塚本哲男著
の40〜41ページ、または「MOS LSI設計入門」菅野
卓雄監訳の151〜154ページで従来の回路の一例を
参照することができる。100はnビット(n:正の整
数)のアドレスを入力とし2n本の選択制御信号線を出
力する行デコーダ、101はpビット(p:正の整数)の
アドレスを入力とし2p本の選択制御信号線を出力する
列デコーダ、102は2n×2p×mビットからなるメモ
リセルアレイ、103はメモリセルアレイ102の2p
×m本のビット線をプリチャージするプリチャージ回
路、104は列デコーダ101で生成される選択制御信
号によりメモリセルアレイ102の2p×m本のビット線
からm本の読み出しデータ線を選択する列セレクタ、1
05は列セレクタ104で選択されたm本の読み出しデ
ータ線の電位を増幅するセンスアンプ、106はセンス
アンプ105のm本の読み出しデータ線を駆動する出力
バッファである。
【0004】以上のように構成された読み出し専用記憶
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と列アドレスADDR2からなる
n+pビットで構成される。メモリセルアレイ102から
データを読み出す前にプリチャージ制御信号PRCを活性
化しプリチャージ回路103により全ビット線をプリチ
ャージしておく。nビットのADDR1を行デコーダ100に
入力し、デコードされた結果によりメモリセルアレイ1
02の1本のワード線を活性化し全ビット線からデータ
の読み出しを行う。この全ビット線の本数は通常、出力
データバス(DATA)のビット数mより大きいため、対応
するビット線のみを選択する必要がある。そこで、pビ
ットのADDR2を列デコーダ101に入力し、デコードさ
れた結果により列セレクタ104の選択制御信号を生成
する。p=3の場合は、8本のビット線から1本の読み
出しデータ線を選択することになる。列セレクタ104
で選択された読み出しデータ線の電位をセンスアンプ1
05で増幅し、出力制御信号OEを活性化することにより
センスアンプ105の出力を出力バッファ106でデー
タバス(DATA)に駆動する。
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と列アドレスADDR2からなる
n+pビットで構成される。メモリセルアレイ102から
データを読み出す前にプリチャージ制御信号PRCを活性
化しプリチャージ回路103により全ビット線をプリチ
ャージしておく。nビットのADDR1を行デコーダ100に
入力し、デコードされた結果によりメモリセルアレイ1
02の1本のワード線を活性化し全ビット線からデータ
の読み出しを行う。この全ビット線の本数は通常、出力
データバス(DATA)のビット数mより大きいため、対応
するビット線のみを選択する必要がある。そこで、pビ
ットのADDR2を列デコーダ101に入力し、デコードさ
れた結果により列セレクタ104の選択制御信号を生成
する。p=3の場合は、8本のビット線から1本の読み
出しデータ線を選択することになる。列セレクタ104
で選択された読み出しデータ線の電位をセンスアンプ1
05で増幅し、出力制御信号OEを活性化することにより
センスアンプ105の出力を出力バッファ106でデー
タバス(DATA)に駆動する。
【0005】図4の動作を具体的な回路で説明する。図
5は従来の読み出し専用記憶装置の回路図を示す。ここ
では説明の簡単化のためにワード線(WL)が1本、ビット
線(BL0, BL1, BL2, BL3)が4本、列セレクタ104の選
択制御信号線(COLa, COLb, COLc, COLd)が4本、データ
バス(DATA)が1ビットであると仮定する。ワード線(W
L)は行デコーダ100の出力である選択制御信号線に対
応し、ビット線(BL0,BL1, BL2, BL3)はメモリセルアレ
イ102のビット線に対応し、選択制御信号線(COLa, C
OLb, COLc, COLd)は列デコーダ101の出力である選択
制御信号線に対応している。200、201、202、
203はプリチャージ回路103を構成するPチャネル
トランジスタ、204、205、206、207はメモ
リセルアレイ102を構成するメモリセル(MC)、20
8、209、210、211は列セレクタ104を構成
するNチャネルトランジスタ、212はセンスアンプ、
213は出力バッファである。以下その動作について説
明する。
5は従来の読み出し専用記憶装置の回路図を示す。ここ
では説明の簡単化のためにワード線(WL)が1本、ビット
線(BL0, BL1, BL2, BL3)が4本、列セレクタ104の選
択制御信号線(COLa, COLb, COLc, COLd)が4本、データ
バス(DATA)が1ビットであると仮定する。ワード線(W
L)は行デコーダ100の出力である選択制御信号線に対
応し、ビット線(BL0,BL1, BL2, BL3)はメモリセルアレ
イ102のビット線に対応し、選択制御信号線(COLa, C
OLb, COLc, COLd)は列デコーダ101の出力である選択
制御信号線に対応している。200、201、202、
203はプリチャージ回路103を構成するPチャネル
トランジスタ、204、205、206、207はメモ
リセルアレイ102を構成するメモリセル(MC)、20
8、209、210、211は列セレクタ104を構成
するNチャネルトランジスタ、212はセンスアンプ、
213は出力バッファである。以下その動作について説
明する。
【0006】メモリセル204、205、206、20
7からデータを読み出す前に、プリチャージ制御信号PR
Cによりプリチャージトランジスタ200、201、2
02、203を活性化し全ビット線をプリチャージして
おく。ワード線WLを活性化し、メモリセル204、20
5、206、207のビット線からデータの読み出しを
行う。選択制御信号COLa、COLb、COLc、COLdによりそれ
ぞれNチャネルトランジスタ208、209、210、
211に入力されるビット線のデータから読み出しデー
タを選択する。選択された読み出しデータの電位をセン
スアンプ212で増幅し、出力制御信号OEにより出力バ
ッファ213で駆動しデータバス(DATA)に読み出す。
7からデータを読み出す前に、プリチャージ制御信号PR
Cによりプリチャージトランジスタ200、201、2
02、203を活性化し全ビット線をプリチャージして
おく。ワード線WLを活性化し、メモリセル204、20
5、206、207のビット線からデータの読み出しを
行う。選択制御信号COLa、COLb、COLc、COLdによりそれ
ぞれNチャネルトランジスタ208、209、210、
211に入力されるビット線のデータから読み出しデー
タを選択する。選択された読み出しデータの電位をセン
スアンプ212で増幅し、出力制御信号OEにより出力バ
ッファ213で駆動しデータバス(DATA)に読み出す。
【0007】
【発明が解決しようとする課題】しかしながら上記のよ
うな構成では、メモリセルアレイの全ビット線をプリチ
ャージしているため所望のデータの読み出しには関係が
ないビット線に対しても電力消費が発生し、メモリセル
アレイにおける消費電力が増大するという問題点を有し
ていた。
うな構成では、メモリセルアレイの全ビット線をプリチ
ャージしているため所望のデータの読み出しには関係が
ないビット線に対しても電力消費が発生し、メモリセル
アレイにおける消費電力が増大するという問題点を有し
ていた。
【0008】本発明は上記問題点に鑑み、読み出しに関
係があるメモリセルアレイのビット線に対してのみプリ
チャージを行うことにより低消費電力化を図ることがで
きる読み出し専用記憶装置を提供するものである。
係があるメモリセルアレイのビット線に対してのみプリ
チャージを行うことにより低消費電力化を図ることがで
きる読み出し専用記憶装置を提供するものである。
【0009】
【課題を解決するための手段】上記課題を解決するため
に本発明の読み出し専用記憶装置は、n+k+jビット
(n, k, j:正の整数)からなるアドレスとmビット
(m:正の整数)からなるデータにおいて、nビットのア
ドレスを入力とする行デコーダと、k+jビットのアドレ
スを入力とする列デコーダと、2n×2k×2j×mビット
からなるメモリセルアレイと、2k×2j×m本の前記メ
モリセルアレイのビット線からm本の読み出しデータ線
を選択する列セレクタと、m本の前記読み出しデータ線
を独立にプリチャージするプリチャージ手段と、m本の
前記読み出しデータ線の電位を増幅するセンスアンプ手
段と、前記センスアンプ手段のm本の出力線を駆動する
出力バッファとを備え、前記列デコーダにより前記列セ
レクタの選択制御信号を生成ことを特徴とする。
に本発明の読み出し専用記憶装置は、n+k+jビット
(n, k, j:正の整数)からなるアドレスとmビット
(m:正の整数)からなるデータにおいて、nビットのア
ドレスを入力とする行デコーダと、k+jビットのアドレ
スを入力とする列デコーダと、2n×2k×2j×mビット
からなるメモリセルアレイと、2k×2j×m本の前記メ
モリセルアレイのビット線からm本の読み出しデータ線
を選択する列セレクタと、m本の前記読み出しデータ線
を独立にプリチャージするプリチャージ手段と、m本の
前記読み出しデータ線の電位を増幅するセンスアンプ手
段と、前記センスアンプ手段のm本の出力線を駆動する
出力バッファとを備え、前記列デコーダにより前記列セ
レクタの選択制御信号を生成ことを特徴とする。
【0010】
【作用】本発明は前記した構成によって、所望のデータ
の読み出しに関係するメモリセルアレイのビット線に対
してのみプリチャージを行うことにより、所望のデータ
の読み出しには関係がないビット線の電力消費が発生せ
ずメモリセルアレイにおける消費電力を低減できること
となる。
の読み出しに関係するメモリセルアレイのビット線に対
してのみプリチャージを行うことにより、所望のデータ
の読み出しには関係がないビット線の電力消費が発生せ
ずメモリセルアレイにおける消費電力を低減できること
となる。
【0011】
【実施例】以下本発明の一実施例の読み出し専用記憶装
置について、図面を参照しながら説明する。図1は本発
明の実施例における読み出し専用記憶装置の構成図であ
る。10はnビット(n:正の整数)のアドレスを入力と
し2n本の選択制御信号線を出力する行デコーダ、11
はkビット(k:正の整数)のアドレスを入力とし2 k本
の選択制御信号線を出力する第1の列デコーダ、12は
jビット(j:正の整数)のアドレスを入力とし2j本の
選択制御信号線を出力する第2の列デコーダ、13は2
n×2k×2j×mビットからなるメモリセルアレイ、14
は第1の列デコーダ11で生成される選択制御信号によ
りメモリセルアレイ13の2k×2j×m本のビット線か
ら2j×m本の第1の読み出しデータ線を選択する第1の
列セレクタ、15は第2の列デコーダ12で生成される
選択制御信号により2j×m本の第1の読み出しデータ線
からm本の第2の読み出しデータ線を選択する第2の列
セレクタ、16は第2の列セレクタ15で選択されたm
本の第2の読み出しデータ線をプリチャージするプリチ
ャージ回路、17は第2の列セレクタ15で選択された
m本の第2の読み出しデータ線の電位を増幅するセンス
アンプ、18はセンスアンプ17のm本の出力線を駆動
する出力バッファである。
置について、図面を参照しながら説明する。図1は本発
明の実施例における読み出し専用記憶装置の構成図であ
る。10はnビット(n:正の整数)のアドレスを入力と
し2n本の選択制御信号線を出力する行デコーダ、11
はkビット(k:正の整数)のアドレスを入力とし2 k本
の選択制御信号線を出力する第1の列デコーダ、12は
jビット(j:正の整数)のアドレスを入力とし2j本の
選択制御信号線を出力する第2の列デコーダ、13は2
n×2k×2j×mビットからなるメモリセルアレイ、14
は第1の列デコーダ11で生成される選択制御信号によ
りメモリセルアレイ13の2k×2j×m本のビット線か
ら2j×m本の第1の読み出しデータ線を選択する第1の
列セレクタ、15は第2の列デコーダ12で生成される
選択制御信号により2j×m本の第1の読み出しデータ線
からm本の第2の読み出しデータ線を選択する第2の列
セレクタ、16は第2の列セレクタ15で選択されたm
本の第2の読み出しデータ線をプリチャージするプリチ
ャージ回路、17は第2の列セレクタ15で選択された
m本の第2の読み出しデータ線の電位を増幅するセンス
アンプ、18はセンスアンプ17のm本の出力線を駆動
する出力バッファである。
【0012】以上のように構成された読み出し専用記憶
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と第1の列アドレスADDR2と
第2の列アドレスADDR3からなるn+k+jビットで構成さ
れる。メモリセルアレイ13からデータを読み出す前に
プリチャージ回路16によりビット線をプリチャージす
る過程について以下に示す。先ず、プリチャージ制御信
号PRCを活性化し、第2の列セレクタ15で選択されるm
本の第2の読み出しデータ線をプリチャージ回路16で
プリチャージする。このプリチャージにより、第1の列
セレクタ14で選択される2j×m本の第1の読み出しデ
ータ線の中のm本のみがプリチャージされる。このよう
に、メモリセルアレイ13の2k×2j×m本のビット線
の中でm本のみがプリチャージされることになる。
装置について、以下その動作について説明する。入力の
アドレスは行アドレスADDR1と第1の列アドレスADDR2と
第2の列アドレスADDR3からなるn+k+jビットで構成さ
れる。メモリセルアレイ13からデータを読み出す前に
プリチャージ回路16によりビット線をプリチャージす
る過程について以下に示す。先ず、プリチャージ制御信
号PRCを活性化し、第2の列セレクタ15で選択されるm
本の第2の読み出しデータ線をプリチャージ回路16で
プリチャージする。このプリチャージにより、第1の列
セレクタ14で選択される2j×m本の第1の読み出しデ
ータ線の中のm本のみがプリチャージされる。このよう
に、メモリセルアレイ13の2k×2j×m本のビット線
の中でm本のみがプリチャージされることになる。
【0013】次にnビットのADDR1を行デコーダ10に入
力し、デコーダされた結果によりメモリセルアレイ13
の1本のワード線を活性化し全ビット線からデータの読
み出しを行う。この全ビット線の本数は通常、出力デー
タバス(DATA)のビット数mより大きいため、対応する
ビット線のみを選択して読み出しのデータとしなければ
ならない。そこで、kビットのADDR2を第1の列デコーダ
11に入力し、デコードされた結果により第1の列セレ
クタ14の選択制御信号を生成する。同様に、jビット
のADDR3を第2の列デコーダ12に入力し、デコードさ
れた結果により第2の列セレクタ15の選択制御信号を
生成する。例えば、k=3、j=2の場合は、8×4=3
2本のビット線から出力データバス(DATA)のビット数
mの中の1ビット分に対応する1本のビット線を選択す
ることになる。第2の列セレクタ15で選択されたm本
の前記第2の読み出しデータ線の電位をセンスアンプ1
7で増幅し、出力制御信号OEを活性化することによりセ
ンスアンプ17からのm本の出力線を出力バッファ18
で出力データバス(DATA)に駆動する。
力し、デコーダされた結果によりメモリセルアレイ13
の1本のワード線を活性化し全ビット線からデータの読
み出しを行う。この全ビット線の本数は通常、出力デー
タバス(DATA)のビット数mより大きいため、対応する
ビット線のみを選択して読み出しのデータとしなければ
ならない。そこで、kビットのADDR2を第1の列デコーダ
11に入力し、デコードされた結果により第1の列セレ
クタ14の選択制御信号を生成する。同様に、jビット
のADDR3を第2の列デコーダ12に入力し、デコードさ
れた結果により第2の列セレクタ15の選択制御信号を
生成する。例えば、k=3、j=2の場合は、8×4=3
2本のビット線から出力データバス(DATA)のビット数
mの中の1ビット分に対応する1本のビット線を選択す
ることになる。第2の列セレクタ15で選択されたm本
の前記第2の読み出しデータ線の電位をセンスアンプ1
7で増幅し、出力制御信号OEを活性化することによりセ
ンスアンプ17からのm本の出力線を出力バッファ18
で出力データバス(DATA)に駆動する。
【0014】図1の動作を具体的な回路で説明する。図
2は本発明の読み出し専用記憶装置の回路図を示す。こ
こでは説明の簡単化のためにワード線(WL)が1本、ビッ
ト線(BL0, BL1, BL2, BL3)が4本、第1の列セレクタ1
4の選択制御信号線(COL1a,COL1b)が2本、第2の列セ
レクタ15の選択制御信号線(COL2a, COL2b)が2本、デ
ータバス(DATA)が1ビットであると仮定する。ワード
線(WL)は行デコーダ10の出力である選択制御信号線に
対応し、ビット線(BL0, BL1, BL2, BL3)はメモリセルア
レイ13のビット線に対応し、選択制御信号線(COL1a,
COL1b)は第1の列デコーダ11の出力である選択制御信
号線に対応し、選択制御信号線(COL2a,COL2b)は第2の
列デコーダ12の出力である選択制御信号線に対応して
いる。20、21、22、23はメモリセルアレイ13
を構成するメモリセル(MC)、30はプリチャージ回路1
6を構成するPチャネルトランジスタ、24、25、2
6、27は第1の列セレクタ14を構成するNチャネル
トランジスタ、28、29は第2の列セレクタ15を構
成するNチャネルトランジスタとPチャネルトランジスタ
を並列接続した相補型トランスファゲート、31はセン
スアンプ、32は出力バッファである。33、34はそ
れぞれ相補型トランスファゲート28、29のPチャネ
ルトランジスタに対する選択制御信号を生成するための
インバータである。
2は本発明の読み出し専用記憶装置の回路図を示す。こ
こでは説明の簡単化のためにワード線(WL)が1本、ビッ
ト線(BL0, BL1, BL2, BL3)が4本、第1の列セレクタ1
4の選択制御信号線(COL1a,COL1b)が2本、第2の列セ
レクタ15の選択制御信号線(COL2a, COL2b)が2本、デ
ータバス(DATA)が1ビットであると仮定する。ワード
線(WL)は行デコーダ10の出力である選択制御信号線に
対応し、ビット線(BL0, BL1, BL2, BL3)はメモリセルア
レイ13のビット線に対応し、選択制御信号線(COL1a,
COL1b)は第1の列デコーダ11の出力である選択制御信
号線に対応し、選択制御信号線(COL2a,COL2b)は第2の
列デコーダ12の出力である選択制御信号線に対応して
いる。20、21、22、23はメモリセルアレイ13
を構成するメモリセル(MC)、30はプリチャージ回路1
6を構成するPチャネルトランジスタ、24、25、2
6、27は第1の列セレクタ14を構成するNチャネル
トランジスタ、28、29は第2の列セレクタ15を構
成するNチャネルトランジスタとPチャネルトランジスタ
を並列接続した相補型トランスファゲート、31はセン
スアンプ、32は出力バッファである。33、34はそ
れぞれ相補型トランスファゲート28、29のPチャネ
ルトランジスタに対する選択制御信号を生成するための
インバータである。
【0015】以下その動作について説明する。先ず、プ
リチャージ制御信号PRCでプリチャージトランジスタ3
0を活性化し、相補型トランスファゲート28、29の
前記第2の読み出しデータ線を電源電圧(VDD)までプリ
チャージする。選択制御信号COL2aにより相補型トラン
スファゲート28が選択されたと仮定すれば、この相補
型トランスファゲート28を通過してNチャネルトラン
ジスタ24、25の前記第1の読み出しデータ線が電源
電圧(VDD)までプリチャージされる。一方、選択制御信
号COL1aによりNチャネルトランジスタ24が選択された
と仮定すれば、ビット線BL0が電源電圧(VDD)からNチャ
ネルトランジスタ24のしきい値電圧(Vt)だけ低下した
電圧(VDD-Vt)までプリチャージされる。このように、プ
リチャージされるビット線は選択されたビット線のみに
限定される。次に、ワード線WLによりメモリセル20、
21、22、23を活性化し、ビット線BL0, BL1, BL2,
BL3からデータの読み出しを行う。この読み出しは、プ
リチャージされた時に選択されたNチャネルトランジス
タ24と相補型トランスファゲート28を経由して行わ
れる。トランスファゲート28の前記第2の読み出しデ
ータ線の電位をセンスアンプ31で増幅し、出力制御信
号OEを活性化することによりセンスアンプ31の出力を
出力バッファ32で駆動し出力データバス(DATA)に読
み出す。
リチャージ制御信号PRCでプリチャージトランジスタ3
0を活性化し、相補型トランスファゲート28、29の
前記第2の読み出しデータ線を電源電圧(VDD)までプリ
チャージする。選択制御信号COL2aにより相補型トラン
スファゲート28が選択されたと仮定すれば、この相補
型トランスファゲート28を通過してNチャネルトラン
ジスタ24、25の前記第1の読み出しデータ線が電源
電圧(VDD)までプリチャージされる。一方、選択制御信
号COL1aによりNチャネルトランジスタ24が選択された
と仮定すれば、ビット線BL0が電源電圧(VDD)からNチャ
ネルトランジスタ24のしきい値電圧(Vt)だけ低下した
電圧(VDD-Vt)までプリチャージされる。このように、プ
リチャージされるビット線は選択されたビット線のみに
限定される。次に、ワード線WLによりメモリセル20、
21、22、23を活性化し、ビット線BL0, BL1, BL2,
BL3からデータの読み出しを行う。この読み出しは、プ
リチャージされた時に選択されたNチャネルトランジス
タ24と相補型トランスファゲート28を経由して行わ
れる。トランスファゲート28の前記第2の読み出しデ
ータ線の電位をセンスアンプ31で増幅し、出力制御信
号OEを活性化することによりセンスアンプ31の出力を
出力バッファ32で駆動し出力データバス(DATA)に読
み出す。
【0016】次に図2の動作のタイミングを説明する。
図3は本発明の読み出し専用記憶装置のタイミング図を
示す。PRCはプリチャージ制御信号であり、図に示すよ
うにクロック信号を利用してプリチャージ制御信号PRC
を生成することができる。入力のアドレスはnビットの
行アドレスADDR1とkビットの第1の列アドレスADDR2とj
ビットの第2の列アドレスADDR3から構成される。BL0、
BL1、BL2、BL3はメモリセル(MC)20、21、22、2
3に接続されるビット線の信号、COL1a, COL1bは第1の
列セレクタ14を構成するNチャネルトランジスタ2
4、25、26、27を選択するための第1の列デコー
ダ11で生成される選択制御信号に対応する。COL2a,CO
L2bは第2の列セレクタ15を構成するNチャネルトラン
ジスタとPチャネルトランジスタを並列接続した相補型
トランスファゲート28、29を選択するための第2の
列デコーダ12で生成される選択制御信号に対応する。
OEは出力制御信号であり、図に示すようにクロック信号
または外部からの制御信号を利用して出力制御信号OEを
生成することができる。DATAは出力データである。
図3は本発明の読み出し専用記憶装置のタイミング図を
示す。PRCはプリチャージ制御信号であり、図に示すよ
うにクロック信号を利用してプリチャージ制御信号PRC
を生成することができる。入力のアドレスはnビットの
行アドレスADDR1とkビットの第1の列アドレスADDR2とj
ビットの第2の列アドレスADDR3から構成される。BL0、
BL1、BL2、BL3はメモリセル(MC)20、21、22、2
3に接続されるビット線の信号、COL1a, COL1bは第1の
列セレクタ14を構成するNチャネルトランジスタ2
4、25、26、27を選択するための第1の列デコー
ダ11で生成される選択制御信号に対応する。COL2a,CO
L2bは第2の列セレクタ15を構成するNチャネルトラン
ジスタとPチャネルトランジスタを並列接続した相補型
トランスファゲート28、29を選択するための第2の
列デコーダ12で生成される選択制御信号に対応する。
OEは出力制御信号であり、図に示すようにクロック信号
または外部からの制御信号を利用して出力制御信号OEを
生成することができる。DATAは出力データである。
【0017】入力のアドレスADDRは行アドレスADDR1と
第1の列アドレスADDR2と第2の列アドレスADDR3から構
成される。ADDR=100番地の場合には、第1の列アド
レスADDR2をデコードしたCOL1aが活性化しかつ第2の列
アドレスADDR3をデコードしたCOL2aが活性化すること
によりビット線BL0が選択されると仮定する。同様にADD
R=101番地の場合は、第1の列アドレスADDR2をデコ
ードしたCOL1bが活性化しかつ第2の列アドレスADDR3
をデコードしたCOL2aが活性化することによりビット線B
L1が選択され、ADDR=102番地の場合は、第1の列ア
ドレスADDR2をデコードしたCOL1aが活性化しかつ第2の
列アドレスADDR3をデコードしたCOL2bが活性化するこ
とによりビット線BL3が選択される。このようなアドレ
スの構成において、ADDR=100番地の場合はプリチャ
ージ制御信号PRCがLOWの期間でプリチャージトランジス
タ30が活性化し、COL1aとCOL2aがHIGHとなる期間でビ
ット線BL0のみにプリチャージが行われその他のビット
線にはプリチャージが行われない。次に、出力制御信号
OEがHIGHの期間でCOL1aとCOL2aがHIGHとなる期間でビッ
ト線BL0からのデータの読み出しが行われ 出力バッファ
32を駆動しDATAを読み出す。以下同様に、ADDR=10
1番地の場合はプリチャージ制御信号PRCがLOWの期間で
プリチャージトランジスタ30が活性化し、COL1bとCOL
2aがHIGHとなる期間でビット線BL1のみにプリチャージ
が行われその他のビット線にはプリチャージが行われな
い。次に、出力制御信号OEがHIGHの期間でCOL1bとCOL2a
がHIGHとなる期間でビット線BL1からのデータの読み出
しが行われ出力バッファ32を駆動しDATAを読み出す。
ADDR=102番地の場合はプリチャージ制御信号PRCがL
OWの期間でプリチャージトランジスタ30が活性化し、
COL1aとCOL2bがHIGHとなる期間でビット線BL2のみにプ
リチャージが行われその他のビット線にはプリチャージ
が行われない。次に、出力制御信号OEがHIGHの期間でCO
L1aとCOL2bがHIGHとなる期間でビット線BL2からのデー
タの読み出しが行われ出力バッファ32を駆動しDATAを
読み出す。このようにアドレスに応じてプリチャージお
よび読み出されるビット線は1本のみが動作対象とな
る。
第1の列アドレスADDR2と第2の列アドレスADDR3から構
成される。ADDR=100番地の場合には、第1の列アド
レスADDR2をデコードしたCOL1aが活性化しかつ第2の列
アドレスADDR3をデコードしたCOL2aが活性化すること
によりビット線BL0が選択されると仮定する。同様にADD
R=101番地の場合は、第1の列アドレスADDR2をデコ
ードしたCOL1bが活性化しかつ第2の列アドレスADDR3
をデコードしたCOL2aが活性化することによりビット線B
L1が選択され、ADDR=102番地の場合は、第1の列ア
ドレスADDR2をデコードしたCOL1aが活性化しかつ第2の
列アドレスADDR3をデコードしたCOL2bが活性化するこ
とによりビット線BL3が選択される。このようなアドレ
スの構成において、ADDR=100番地の場合はプリチャ
ージ制御信号PRCがLOWの期間でプリチャージトランジス
タ30が活性化し、COL1aとCOL2aがHIGHとなる期間でビ
ット線BL0のみにプリチャージが行われその他のビット
線にはプリチャージが行われない。次に、出力制御信号
OEがHIGHの期間でCOL1aとCOL2aがHIGHとなる期間でビッ
ト線BL0からのデータの読み出しが行われ 出力バッファ
32を駆動しDATAを読み出す。以下同様に、ADDR=10
1番地の場合はプリチャージ制御信号PRCがLOWの期間で
プリチャージトランジスタ30が活性化し、COL1bとCOL
2aがHIGHとなる期間でビット線BL1のみにプリチャージ
が行われその他のビット線にはプリチャージが行われな
い。次に、出力制御信号OEがHIGHの期間でCOL1bとCOL2a
がHIGHとなる期間でビット線BL1からのデータの読み出
しが行われ出力バッファ32を駆動しDATAを読み出す。
ADDR=102番地の場合はプリチャージ制御信号PRCがL
OWの期間でプリチャージトランジスタ30が活性化し、
COL1aとCOL2bがHIGHとなる期間でビット線BL2のみにプ
リチャージが行われその他のビット線にはプリチャージ
が行われない。次に、出力制御信号OEがHIGHの期間でCO
L1aとCOL2bがHIGHとなる期間でビット線BL2からのデー
タの読み出しが行われ出力バッファ32を駆動しDATAを
読み出す。このようにアドレスに応じてプリチャージお
よび読み出されるビット線は1本のみが動作対象とな
る。
【0018】以上のように本実施例によれば、2k×2j
×m本の前記メモリセルアレイ13のビット線から2j×
m本の第1の読み出しデータ線を選択する第1の列セレ
クタ14と、2j×m本の前記第1の読み出しデータ線か
らm本の第2の読み出しデータ線を選択する第2の列セ
レクタ15と、m本の前記第2の読み出しデータ線を独
立にプリチャージするプリチャージ手段16を設け、所
望のデータの読み出しに関係するメモリセルアレイのビ
ット線に対してのみプリチャージを行うことにより、所
望のデータの読み出しには関係がないビット線の電力消
費が発生せずメモリセルアレイにおける消費電力を低減
することができる。また、第1の列セレクタ14はNチ
ャネルトランジスタで構成し第2の列セレクタ15を相
補型トランスファゲートで構成することにより、メモリ
セルのビット線は電源電圧(VDD)からNチャネルトランジ
スタのしきい値電圧だけ低下した電圧までしかプリチャ
ージされないため、ビット線からの読み出しを高速化で
きる。一方、センスアンプの入力は電源電圧(VDD)まで
プリチャージされることによりセンスアンプのノイズマ
ージンを大きくとることができる。
×m本の前記メモリセルアレイ13のビット線から2j×
m本の第1の読み出しデータ線を選択する第1の列セレ
クタ14と、2j×m本の前記第1の読み出しデータ線か
らm本の第2の読み出しデータ線を選択する第2の列セ
レクタ15と、m本の前記第2の読み出しデータ線を独
立にプリチャージするプリチャージ手段16を設け、所
望のデータの読み出しに関係するメモリセルアレイのビ
ット線に対してのみプリチャージを行うことにより、所
望のデータの読み出しには関係がないビット線の電力消
費が発生せずメモリセルアレイにおける消費電力を低減
することができる。また、第1の列セレクタ14はNチ
ャネルトランジスタで構成し第2の列セレクタ15を相
補型トランスファゲートで構成することにより、メモリ
セルのビット線は電源電圧(VDD)からNチャネルトランジ
スタのしきい値電圧だけ低下した電圧までしかプリチャ
ージされないため、ビット線からの読み出しを高速化で
きる。一方、センスアンプの入力は電源電圧(VDD)まで
プリチャージされることによりセンスアンプのノイズマ
ージンを大きくとることができる。
【0019】なお、本実施例では、列デコーダをkビッ
トのアドレスを入力とする第1の列デコーダ11と、j
ビットのアドレスを入力とする第2の列デコーダ12か
ら構成し、列セレクタを2k×2j×m本のメモリセルア
レイのビット線から2j×m本の第1の読み出しデータ線
を選択する第1の列セレクタ14と、2j×m本の前記第
1の読み出しデータ線からm本の第2の読み出しデータ
線を選択する第2の列セレクタ15から構成したが、列
デコーダ及び列セレクタを2段構成に必ずしもする必要
はなく、1段構成叉は3段以上の構成に適宜選択可能で
あることは言うまでもない。また、列デコーダ及び列セ
レクタを2段以上の構成にすれば、1段構成に比べて
(a)列デコーダ内部の構成が簡単になり、列セレクタへ
の選択制御線の数も減少する、(b)列セレクタを構成す
るトランジスタ数が減少するため、その寄生容量も減少
し、ビット線からの読み出しを高速に行える、等の利点
を有する。
トのアドレスを入力とする第1の列デコーダ11と、j
ビットのアドレスを入力とする第2の列デコーダ12か
ら構成し、列セレクタを2k×2j×m本のメモリセルア
レイのビット線から2j×m本の第1の読み出しデータ線
を選択する第1の列セレクタ14と、2j×m本の前記第
1の読み出しデータ線からm本の第2の読み出しデータ
線を選択する第2の列セレクタ15から構成したが、列
デコーダ及び列セレクタを2段構成に必ずしもする必要
はなく、1段構成叉は3段以上の構成に適宜選択可能で
あることは言うまでもない。また、列デコーダ及び列セ
レクタを2段以上の構成にすれば、1段構成に比べて
(a)列デコーダ内部の構成が簡単になり、列セレクタへ
の選択制御線の数も減少する、(b)列セレクタを構成す
るトランジスタ数が減少するため、その寄生容量も減少
し、ビット線からの読み出しを高速に行える、等の利点
を有する。
【0020】
【発明の効果】以上のように本発明は、2k×2j×m本
の前記メモリセルアレイのビット線からからm本の読み
出しデータ線を選択する列セレクタと、m本の前記読み
出しデータ線を独立にプリチャージするプリチャージ手
段を設け、所望のデータの読み出しに関係するメモリセ
ルアレイのビット線に対してのみプリチャージを行うこ
とにより、所望のデータの読み出しには関係がないビッ
ト線の電力消費が発生せずメモリセルアレイにおける消
費電力を低減する。また、2段の列セレクタを設けるこ
とによりビット線からの読み出しを高速に行うとともに
センスアンプのノイズマージンを大きくとることができ
る。
の前記メモリセルアレイのビット線からからm本の読み
出しデータ線を選択する列セレクタと、m本の前記読み
出しデータ線を独立にプリチャージするプリチャージ手
段を設け、所望のデータの読み出しに関係するメモリセ
ルアレイのビット線に対してのみプリチャージを行うこ
とにより、所望のデータの読み出しには関係がないビッ
ト線の電力消費が発生せずメモリセルアレイにおける消
費電力を低減する。また、2段の列セレクタを設けるこ
とによりビット線からの読み出しを高速に行うとともに
センスアンプのノイズマージンを大きくとることができ
る。
【図1】本発明の実施例における読み出し専用記憶装置
の構成図
の構成図
【図2】同実施例における動作説明のための読み出し専
用記憶装置の回路図
用記憶装置の回路図
【図3】同実施例における動作説明のための読み出し専
用記憶装置のタイミング図
用記憶装置のタイミング図
【図4】従来の読み出し専用記憶装置の構成図
【図5】従来の読み出し専用記憶装置の動作説明のため
の回路図
の回路図
10 行デコーダ 11 第1の列デコーダ 12 第2の列デコーダ 13 メモリセルアレイ 14 第1の列セレクタ 15 第2の列セレクタ 16 プリチャージ回路 17 センスアンプ 18 出力バッファ 24、25、26、27 Nチャネルトランジスタ 28、29 相補型トランスファゲート
Claims (3)
- 【請求項1】n+k+jビット(n, k, j:正の整数)から
なるアドレスとmビット(m:正の整数)からなるデータ
において、 nビットのアドレスを入力とする行デコーダと、 k+jビットのアドレスを入力とする列デコーダと、 2n×2k×2j×mビットからなるメモリセルアレイと、 2k×2j×m本の前記メモリセルアレイのビット線からm
本の読み出しデータ線を選択する列セレクタと、 m本の前記読み出しデータ線を独立にプリチャージする
プリチャージ手段と、 m本の前記読み出しデータ線の電位を増幅するセンスア
ンプ手段と、 前記センスアンプ手段のm本の出力線を駆動する出力バ
ッファとを備え、 前記列デコーダにより前記列セレクタの選択制御信号を
生成ことを特徴とする読み出し専用記憶装置。 - 【請求項2】請求項1記載の列デコーダはkビットのア
ドレスを入力とする第1の列デコーダと、jビットのア
ドレスを入力とする第2の列デコーダから構成され、 前記列セレクタは2k×2j×m本の前記メモリセルアレ
イのビット線から2j×m本の第1の読み出しデータ線を
選択する第1の列セレクタと、2j×m本の前記第1の読
み出しデータ線からm本の第2の読み出しデータ線を選
択する第2の列セレクタから構成され、 前記第1の列デコーダにより前記第1の列セレクタの選
択制御信号を生成し、前記第2の列デコーダにより前記
第2の列セレクタの選択制御信号を生成することを特徴
とする読み出し専用記憶装置。 - 【請求項3】請求項2記載の第1の列セレクタは複数の
Nチャネルトランジスタにより構成され、前記第2の列
セレクタはNチャネルトランジスタとPチャネルトランジ
スタを並列接続した複数の相補型トランスファゲートに
より構成され、前記プリチャージ回路はPチャネルトラ
ンジスタにより構成され、前記第1の列セレクタのNチ
ャネルトランジスタのソースに前記メモリセルアレイの
ビット線を接続し、ドレインに前記第2の列セレクタの
相補型トランスファゲートの入力を接続し、ゲートに前
記第1の列デコーダの出力を接続し、前記第2の列セレ
クタの相補型トランスファゲートの出力に前記プリチャ
ージ回路のPチャネルトランジスタのドレインを接続
し、ゲートに前記第2の列デコーダの出力を接続したこ
とを特徴とする読み出し専用記憶装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26848992A JPH06119793A (ja) | 1992-10-07 | 1992-10-07 | 読み出し専用記憶装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP26848992A JPH06119793A (ja) | 1992-10-07 | 1992-10-07 | 読み出し専用記憶装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH06119793A true JPH06119793A (ja) | 1994-04-28 |
Family
ID=17459210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP26848992A Pending JPH06119793A (ja) | 1992-10-07 | 1992-10-07 | 読み出し専用記憶装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH06119793A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188600B1 (en) * | 1998-08-28 | 2001-02-13 | Semiconductor Technology Academic Research Center | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
US6282136B1 (en) | 1999-05-31 | 2001-08-28 | Hitachi, Ltd. | Semiconductor memory devices and sensors using the same |
JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
JP2018045750A (ja) * | 2016-09-16 | 2018-03-22 | 東芝メモリ株式会社 | 半導体記憶装置 |
-
1992
- 1992-10-07 JP JP26848992A patent/JPH06119793A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6188600B1 (en) * | 1998-08-28 | 2001-02-13 | Semiconductor Technology Academic Research Center | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
US6362500B2 (en) | 1998-08-28 | 2002-03-26 | Semiconductor Technology Academic Research Center | Memory structure in ferroelectric nonvolatile memory and readout method therefor |
US6282136B1 (en) | 1999-05-31 | 2001-08-28 | Hitachi, Ltd. | Semiconductor memory devices and sensors using the same |
JP2013037760A (ja) * | 2006-07-07 | 2013-02-21 | S Aqua Semiconductor Llc | フロントエンドプリチャージを有するメモリ |
JP2018045750A (ja) * | 2016-09-16 | 2018-03-22 | 東芝メモリ株式会社 | 半導体記憶装置 |
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