JPS6151241A - 制御記憶装置の誤り回復方式 - Google Patents
制御記憶装置の誤り回復方式Info
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- JPS6151241A JPS6151241A JP59171759A JP17175984A JPS6151241A JP S6151241 A JPS6151241 A JP S6151241A JP 59171759 A JP59171759 A JP 59171759A JP 17175984 A JP17175984 A JP 17175984A JP S6151241 A JPS6151241 A JP S6151241A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、パイプライン処理を行う情報処理装置におけ
る誤り回復方式、特に制御記憶装置に格納されたマイク
ロ命令で制御されてパイプライン処理を行う情報処理装
置における制御記憶装置の誤り回復方式に関する。
る誤り回復方式、特に制御記憶装置に格納されたマイク
ロ命令で制御されてパイプライン処理を行う情報処理装
置における制御記憶装置の誤り回復方式に関する。
マイクロプログラム制御で機械命令のパイプライン処理
を行う情報処理装置においては、マイクロ命令を格納す
る制御記憶装置から読み出されたマイクロ命令に誤りが
存在すると全体のパイプライン処理が正しく実行されな
い。そこで、パイプライン処理においては、制御記憶装
置に格納される命令中に誤り修正コードを設け、読み出
されたマイクロ命令中の誤りの検出と修正を行っている
。
を行う情報処理装置においては、マイクロ命令を格納す
る制御記憶装置から読み出されたマイクロ命令に誤りが
存在すると全体のパイプライン処理が正しく実行されな
い。そこで、パイプライン処理においては、制御記憶装
置に格納される命令中に誤り修正コードを設け、読み出
されたマイクロ命令中の誤りの検出と修正を行っている
。
第４図は、従来の制御記憶装置の誤り回復方式を示した
ものである。制御記憶装置１）にはバイプライン処理に
対するマイクロ命令が格納している。このマイクロ命令
が読み出されるとデータレジスタ１２に書き込まれる。
ものである。制御記憶装置１）にはバイプライン処理に
対するマイクロ命令が格納している。このマイクロ命令
が読み出されるとデータレジスタ１２に書き込まれる。
デコーダ１３は、データレジスタ１２中の命令をデコー
ドしてパイプライン処理を行う各制御ポイント及び次の
サイクル用マイクロ命令レジスタに送る。
ドしてパイプライン処理を行う各制御ポイント及び次の
サイクル用マイクロ命令レジスタに送る。
一方、命令の内容は、誤り検出・修正回路１４にも読め
出される。ここで誤り修正コードにより命令中に誤りビ
ットが存在するか否かが検査され、誤りが検出されない
ときは、パイプラインコントローラ１５に所定の動作を
行わせる。パイプラインコントローラ１５は、命令中に
誤りがないときは、パイプライン処理の各サイクルのリ
リース信号を発生してｐ、Ａ、ｒ、ｓ、Ｅ、ｗの各サイ
クルを正常に実行する。Ｄサイクルでは読み出された命
令のデコードが行われ、Ａサイクルではオペランドのア
ドレス計算が行われ、Ｔサイクルではそのアドレスのア
ドレス変換が行われ、Ｂサイクく ルでは
バッファやレジスタをアクセスし、Ｅサイクルではバッ
ファやレジスタから読み出されたデータに対して処理が
実行され、Ｗサイクルでは処理結果の書き込みが行われ
る。
出される。ここで誤り修正コードにより命令中に誤りビ
ットが存在するか否かが検査され、誤りが検出されない
ときは、パイプラインコントローラ１５に所定の動作を
行わせる。パイプラインコントローラ１５は、命令中に
誤りがないときは、パイプライン処理の各サイクルのリ
リース信号を発生してｐ、Ａ、ｒ、ｓ、Ｅ、ｗの各サイ
クルを正常に実行する。Ｄサイクルでは読み出された命
令のデコードが行われ、Ａサイクルではオペランドのア
ドレス計算が行われ、Ｔサイクルではそのアドレスのア
ドレス変換が行われ、Ｂサイクく ルでは
バッファやレジスタをアクセスし、Ｅサイクルではバッ
ファやレジスタから読み出されたデータに対して処理が
実行され、Ｗサイクルでは処理結果の書き込みが行われ
る。
データレジスタ１２に読み出された命令中に誤りが検出
されたときは、パイプラインコントローラ１５の動作を
停止させ、パイプラインにインターロックをかげる。そ
してこのインターロック中に命令中の誤りを修正し、さ
らに記憶制御装置１）に対する正しい命令の再書き込み
を行う。誤り修正コードには、通常１ビツト誤りに対し
ては検出及び修正能力があり、２ビット誤りに対しては
検出だけが可能な１ビット誤り検出・修正、２ビット誤
り検出（ＳＥＣ−ＤＥＤ：Ｓｉｎｇｌｅｅｒｒｏｒ
ｃｏｒｒｅｃｔｉｏｎ、Ｄｏｕｂｌｅ ｅｒｒｏｒ
ｄｅｔｅｃｔｉｏｎ）コードが用いられる。
されたときは、パイプラインコントローラ１５の動作を
停止させ、パイプラインにインターロックをかげる。そ
してこのインターロック中に命令中の誤りを修正し、さ
らに記憶制御装置１）に対する正しい命令の再書き込み
を行う。誤り修正コードには、通常１ビツト誤りに対し
ては検出及び修正能力があり、２ビット誤りに対しては
検出だけが可能な１ビット誤り検出・修正、２ビット誤
り検出（ＳＥＣ−ＤＥＤ：Ｓｉｎｇｌｅｅｒｒｏｒ
ｃｏｒｒｅｃｔｉｏｎ、Ｄｏｕｂｌｅ ｅｒｒｏｒ
ｄｅｔｅｃｔｉｏｎ）コードが用いられる。
ところで、この従来の誤り検出・修正回路１４において
は、誤り修正はもとより誤り検出にもかなり時間がかか
るものであったため、命令の読み出し毎に誤り検出・修
正を行うためには専用の修正サイクルを設ける等の措置
が必要であった。しかし、このような修正サイクルを正
規のパイプライン処理サイクルの他に増すことは、全体
のパイプライン処理時間を大きく増大させることになる
ので性能上好ましいことではない。また、制御記憶装置
から読み出された命令に誤りが検出されると、その機械
命令の処理を中止し、機械命令単位で再実行しようとす
る。しかし、複数フローでその機能を実現している機械
命令の場合には、障害を起したフローより前のフローで
レジスタへの書き込みなどを行っていて、再実行するた
めに命令実行前の状態に戻すことができない場合（これ
を［リトライポイントを過ぎた」という）があり、その
場合には誤りが救えなかった。
は、誤り修正はもとより誤り検出にもかなり時間がかか
るものであったため、命令の読み出し毎に誤り検出・修
正を行うためには専用の修正サイクルを設ける等の措置
が必要であった。しかし、このような修正サイクルを正
規のパイプライン処理サイクルの他に増すことは、全体
のパイプライン処理時間を大きく増大させることになる
ので性能上好ましいことではない。また、制御記憶装置
から読み出された命令に誤りが検出されると、その機械
命令の処理を中止し、機械命令単位で再実行しようとす
る。しかし、複数フローでその機能を実現している機械
命令の場合には、障害を起したフローより前のフローで
レジスタへの書き込みなどを行っていて、再実行するた
めに命令実行前の状態に戻すことができない場合（これ
を［リトライポイントを過ぎた」という）があり、その
場合には誤りが救えなかった。
本発明の目的は、従来の制御記憶装置の誤り回復方式の
欠点を解消し、制御記憶装置から読み出された命令中の
誤りを早期に検出し、命令が実行される前の段階でパイ
プラインにインターロックをかけ、このインターロック
中に誤り修正を行うことにより、命令のフロ一単位で誤
り修正を行うことができるようにしたパイプライン処理
を行う情報処理装置における制御記憶装置の誤り回復力
□式を提供するにある。
欠点を解消し、制御記憶装置から読み出された命令中の
誤りを早期に検出し、命令が実行される前の段階でパイ
プラインにインターロックをかけ、このインターロック
中に誤り修正を行うことにより、命令のフロ一単位で誤
り修正を行うことができるようにしたパイプライン処理
を行う情報処理装置における制御記憶装置の誤り回復力
□式を提供するにある。
本発明は、前記目的を達成するため、制御記憶装置に格
納された命令で制御されてパイプライン処理を行う情報
処理装置における制御記憶装置の誤り回復方式において
、前記命令に一定パリティの誤り修正コードを用い、前
記制御記憶装置から読み出された命令のパリティを検査
し、このパリティに誤りが検出されたときに直ちにパイ
プラインにインターロックをかけるパリティチェック回
路と、インターロック中に読み出された命令の誤り修正
と場合によっては制御記憶装置−・命令の再書き込みを
行なう誤り検出・修正回路を備え、これによりＴ（変換
）サイクル前に命令中の誤り検出を行ってパイプライン
にインターロックをかけ、命令のフロ一単位で誤り修正
を行うことができるようにしたことを特徴とする。
納された命令で制御されてパイプライン処理を行う情報
処理装置における制御記憶装置の誤り回復方式において
、前記命令に一定パリティの誤り修正コードを用い、前
記制御記憶装置から読み出された命令のパリティを検査
し、このパリティに誤りが検出されたときに直ちにパイ
プラインにインターロックをかけるパリティチェック回
路と、インターロック中に読み出された命令の誤り修正
と場合によっては制御記憶装置−・命令の再書き込みを
行なう誤り検出・修正回路を備え、これによりＴ（変換
）サイクル前に命令中の誤り検出を行ってパイプライン
にインターロックをかけ、命令のフロ一単位で誤り修正
を行うことができるようにしたことを特徴とする。
本発明の実施例を図面に基づいて説明する。第１図は本
発明の一実施例のブロック説明図、第２図はマイクロ命
令フォーマットの説明図、第３図は第１図の動作タイム
チャートである。
発明の一実施例のブロック説明図、第２図はマイクロ命
令フォーマットの説明図、第３図は第１図の動作タイム
チャートである。
第１図において、２１はパイプライン処理を行うマイク
ロ命令が格納されている制御記憶装置、２２は制御記憶
装置２１から読み出されたマイクロ命令が書き込まれる
データレジスタ、２３はマイクロ命令をデコードするデ
コーダ、２４は命令中の誤り検出及び修正を行う誤り検
出・修正回路、２５はパイプライン処理の各サイクルの
リリース信号を発生して各サイクルを順次実行させるパ
イプラインコントローラ、２６はマイクロ命令コードの
パリティチェックを行うパリティチェック回路である。
ロ命令が格納されている制御記憶装置、２２は制御記憶
装置２１から読み出されたマイクロ命令が書き込まれる
データレジスタ、２３はマイクロ命令をデコードするデ
コーダ、２４は命令中の誤り検出及び修正を行う誤り検
出・修正回路、２５はパイプライン処理の各サイクルの
リリース信号を発生して各サイクルを順次実行させるパ
イプラインコントローラ、２６はマイクロ命令コードの
パリティチェックを行うパリティチェック回路である。
次に、第１図の動作を、まず制御記憶装置２１から読み
出されたマイクロ命令中に誤りがない場合の動作につい
て説明する。制御記憶装置２１か３
ら読み出されたパイプライン処理に対するマイクロ命令
はデータレジスタ２２に書き込れる。デコーダ２３は、
データレジスタ２２中のマイクロ命令をデコードしてパ
イプライン処理を行う各制御ポイント及び次のサイクル
用マイクロ命令レジスタに送る。
出されたマイクロ命令中に誤りがない場合の動作につい
て説明する。制御記憶装置２１か３
ら読み出されたパイプライン処理に対するマイクロ命令
はデータレジスタ２２に書き込れる。デコーダ２３は、
データレジスタ２２中のマイクロ命令をデコードしてパ
イプライン処理を行う各制御ポイント及び次のサイクル
用マイクロ命令レジスタに送る。
一方、マイクロ命令の内容は誤り検出・修正回路２４に
も読み出される。ここで次に説明する誤り修正コードに
よりマイクロ命令中に誤りビットが存在するか否かが検
査され、誤りが検出されず、そして次に説明するパリテ
ィチェック回路２６からもパリティ誤りが検出されない
ときは、パイプラインコントローラ２５に所定の動作を
行わせる。
も読み出される。ここで次に説明する誤り修正コードに
よりマイクロ命令中に誤りビットが存在するか否かが検
査され、誤りが検出されず、そして次に説明するパリテ
ィチェック回路２６からもパリティ誤りが検出されない
ときは、パイプラインコントローラ２５に所定の動作を
行わせる。
パイプラインコントローラ２５は、マイクロ命令中に誤
りがないときは、パイプライン処理の各サイクルのリリ
ース信号を発生して、第３図（Ａ）に示す正常なパイプ
ライン処理をＰＬＰ＋ 、ＰＬＰ２ 、等を順次実行
してゆく。この第３図（Ａ）のパイプライン処理動作は
、第５図のものと同じ ゛内容のものであるので説明は
省略する。
りがないときは、パイプライン処理の各サイクルのリリ
ース信号を発生して、第３図（Ａ）に示す正常なパイプ
ライン処理をＰＬＰ＋ 、ＰＬＰ２ 、等を順次実行
してゆく。この第３図（Ａ）のパイプライン処理動作は
、第５図のものと同じ ゛内容のものであるので説明は
省略する。
次に、誤り修正コードと制御記憶装置２１からら読み出
されたマイクロ命令中に誤りが存在する場合の動作につ
いて説明する。第２図に示したマイクロ命令フォーマッ
トにおいて、ＣＫはＥＣＣチェソクビ・ノドでＤＡＴＡ
は命令コードである。
されたマイクロ命令中に誤りが存在する場合の動作につ
いて説明する。第２図に示したマイクロ命令フォーマッ
トにおいて、ＣＫはＥＣＣチェソクビ・ノドでＤＡＴＡ
は命令コードである。
誤り修正ロードには例えば１ビット誤りに対しては検出
及修正可能で、２ビツト誤りに対しては検出が可能なＳ
ＥＣ−ＤＥＣコードが用いられるが、本発明においては
、この誤り修正コードＥＣＣ自体が一定のパリティとな
るようにする。ＳＥＣ−ＤＥＤコードは、１ビット誤り
検出・修正のコードのデータビットを１ビツト検査ピン
トにし、全域的パリティを付することによって得られ、
このＳ ＩＥ Ｃ・Ｉ） Ｅ Ｄコードは、通常それ自
体で偶数パリティとなっている。このようにそれ自体が
偶数パリティになっている誤り修正コードＥＣＣを用い
ると、パリティチェックにより奇数ビット誤りが容易に
検出できる。本発明の誤り修正コードＥＣＣは偶数パリ
ティに限定されるものではないが、ピノ１〜誤りはせい
ぜい１ビット誤りであるのが普通であるから、１ビット
誤りに対しては検出及び修正能力を有し２ビツトの誤り
検出が可能で、それ自体が偶数パリティになっている５
ＥＣ−ＤＥＤコードを誤り修正コードｉ＝ ｃ ｃとし
て用いれば、所望の一定パリティの誤り修正コードＥＣ
Ｃが特別の付加回路を設けることなく実現できるので好
適である。
及修正可能で、２ビツト誤りに対しては検出が可能なＳ
ＥＣ−ＤＥＣコードが用いられるが、本発明においては
、この誤り修正コードＥＣＣ自体が一定のパリティとな
るようにする。ＳＥＣ−ＤＥＤコードは、１ビット誤り
検出・修正のコードのデータビットを１ビツト検査ピン
トにし、全域的パリティを付することによって得られ、
このＳ ＩＥ Ｃ・Ｉ） Ｅ Ｄコードは、通常それ自
体で偶数パリティとなっている。このようにそれ自体が
偶数パリティになっている誤り修正コードＥＣＣを用い
ると、パリティチェックにより奇数ビット誤りが容易に
検出できる。本発明の誤り修正コードＥＣＣは偶数パリ
ティに限定されるものではないが、ピノ１〜誤りはせい
ぜい１ビット誤りであるのが普通であるから、１ビット
誤りに対しては検出及び修正能力を有し２ビツトの誤り
検出が可能で、それ自体が偶数パリティになっている５
ＥＣ−ＤＥＤコードを誤り修正コードｉ＝ ｃ ｃとし
て用いれば、所望の一定パリティの誤り修正コードＥＣ
Ｃが特別の付加回路を設けることなく実現できるので好
適である。
マイクロ命令が制御記憶装置２１から読み出されると、
その出力はデータレジスタ２２に書き込まれると同時に
パリティチェック回路２６に加えられる。パリティチェ
ック回路２６は排他的論理和で構成されており、マイク
ロ命令中のビット誤りの有無をパリティチェックにより
検出する。パリティチェック回路２６におけるパリティ
チェックは高速で実行できるので、マイクロ命令中のヒ
ント誤りの有無はＡサイクル終了以前に検出可能である
。したがってＡサイクルから次のＴサイクルに移行する
前にパイプラインコントローラ２５の動作を停止させ、
パイプラインをインターロックすることができる。
その出力はデータレジスタ２２に書き込まれると同時に
パリティチェック回路２６に加えられる。パリティチェ
ック回路２６は排他的論理和で構成されており、マイク
ロ命令中のビット誤りの有無をパリティチェックにより
検出する。パリティチェック回路２６におけるパリティ
チェックは高速で実行できるので、マイクロ命令中のヒ
ント誤りの有無はＡサイクル終了以前に検出可能である
。したがってＡサイクルから次のＴサイクルに移行する
前にパイプラインコントローラ２５の動作を停止させ、
パイプラインをインターロックすることができる。
第３図は、マイクロ命令中にビット誤りがパリティチェ
ックにより検出されたときの各パイプラインの動作フロ
ーをタイムチャートで示したものである。第３図（Ａ）
はマイクロ命令に誤りが存在しない場合の正常なパイプ
ライン処理動作、第３図（Ｂ）はマイクロ命令中に誤り
が検出された場合の動作であるが、第３図（Ａ）の正電
動作については前に説明したとおりである。
ックにより検出されたときの各パイプラインの動作フロ
ーをタイムチャートで示したものである。第３図（Ａ）
はマイクロ命令に誤りが存在しない場合の正常なパイプ
ライン処理動作、第３図（Ｂ）はマイクロ命令中に誤り
が検出された場合の動作であるが、第３図（Ａ）の正電
動作については前に説明したとおりである。
第３図（Ｂ ）において、パイプライン処理ＰＬＰ ＋
まで正常にパイプライン処理が実行され、パイプティン
処理ＰＬＰ２において制御記憶装置２１から読み出され
たマイクロ命令に誤りが存在したとする。パリティチェ
ック回路２６はＡ２サイクルまでにパリティチェックに
よりマイクロ命令中に誤りがあることを検出し、次のＴ
２サイクルに移る前にパイプラインコントローラ２５の
動作を停止させパイプラインをインクロックする（第３
図（Ｂ）ｔ＋）。パイプラインがインクロックされると
、ＰＬＰ’２より前のパイプライン処理ＰＬ Ｐ Ｉは
影響を受けることなくＴ１ ｅ Ｂ＋ ＋ Ｂ＋
ｔ！ Ｗ・のフ０−が続行されるが・ＰＬ
Ｐ・より後の各パイプラインのフローは図示のように停
止され、ＰＬＰ２はＡ２サイクル状態で、ＰＬＰ３はＤ
３サイクル状態で待ち状態となり、ＰＬＰ４以後はマイ
クロ命令の読み出しは行われない。
まで正常にパイプライン処理が実行され、パイプティン
処理ＰＬＰ２において制御記憶装置２１から読み出され
たマイクロ命令に誤りが存在したとする。パリティチェ
ック回路２６はＡ２サイクルまでにパリティチェックに
よりマイクロ命令中に誤りがあることを検出し、次のＴ
２サイクルに移る前にパイプラインコントローラ２５の
動作を停止させパイプラインをインクロックする（第３
図（Ｂ）ｔ＋）。パイプラインがインクロックされると
、ＰＬＰ’２より前のパイプライン処理ＰＬ Ｐ Ｉは
影響を受けることなくＴ１ ｅ Ｂ＋ ＋ Ｂ＋
ｔ！ Ｗ・のフ０−が続行されるが・ＰＬ
Ｐ・より後の各パイプラインのフローは図示のように停
止され、ＰＬＰ２はＡ２サイクル状態で、ＰＬＰ３はＤ
３サイクル状態で待ち状態となり、ＰＬＰ４以後はマイ
クロ命令の読み出しは行われない。
誤り検出・修正回路２４ば、パイプラインがインターロ
ック状態にあるときに誤り修正コードＥＣＣにより、デ
ータレジスタ２２内のマイクロ命令に生じたビット誤り
を修正するとともに、場合によっては制御記憶装置２１
に正しいマイクロ命令の再書き込みを行う。このビット
誤りの修正及び制御記憶装置２１への再書き込みが時間
ｔ２で終了すると、インターロックが解除され、パイプ
ライン処理ＰＬＰ２を含めてそれ以降の各パイプライン
処理が、図示のように、インターロックされる前のサイ
クルに引き続いて再開される。
ック状態にあるときに誤り修正コードＥＣＣにより、デ
ータレジスタ２２内のマイクロ命令に生じたビット誤り
を修正するとともに、場合によっては制御記憶装置２１
に正しいマイクロ命令の再書き込みを行う。このビット
誤りの修正及び制御記憶装置２１への再書き込みが時間
ｔ２で終了すると、インターロックが解除され、パイプ
ライン処理ＰＬＰ２を含めてそれ以降の各パイプライン
処理が、図示のように、インターロックされる前のサイ
クルに引き続いて再開される。
以上の実施例では、命令としてマイクロ命令を用いた場
合について説明したが、本発明における命令はマイクロ
命令の場合に限定されるものでない。また誤り修正コー
ドＥＣＣも５ＥＣ−ＤＥＤコードに限定されるものでな
い。
合について説明したが、本発明における命令はマイクロ
命令の場合に限定されるものでない。また誤り修正コー
ドＥＣＣも５ＥＣ−ＤＥＤコードに限定されるものでな
い。
本発明では、パリティチェック回路とＥＣＣチェック回
路をもっているので、この２つのチェック回路で矛盾す
る検査結果（例ば、パリティチェックはエラーなし、Ｅ
ＣＣチェックは１ビツトエラー）が報告された場合には
、チェック回路に障害のあることが検出できる。
路をもっているので、この２つのチェック回路で矛盾す
る検査結果（例ば、パリティチェックはエラーなし、Ｅ
ＣＣチェックは１ビツトエラー）が報告された場合には
、チェック回路に障害のあることが検出できる。
さらに、制御記憶装置に欠陥が生じて命令に誤りが生し
ると、読み出された命令には常に誤りが発生ずる。本実
施例では、所定回数再書き込みした命令に誤りが連続す
るときは、制御記憶装置自体に誤りがあるとして制御記
憶装置への再書き込 ４みをやめている。
ると、読み出された命令には常に誤りが発生ずる。本実
施例では、所定回数再書き込みした命令に誤りが連続す
るときは、制御記憶装置自体に誤りがあるとして制御記
憶装置への再書き込 ４みをやめている。
以上説明したように、本発明によれば、制御記憶装置に
格納される命令の誤り修正コードとして一定パリティと
なる誤り修正コードを用い、制御記憶装置から読み出さ
れた命令のパリティを検査することにより、命令中のビ
ット誤りの有無を速かに検出して直ちにパイプラインを
インターロックするようにしたので、そのフローによっ
て各レジスタが影響を受ける前にパイプラインをインク
−ロックすることができ、命令中のビット誤り修正及び
制御記憶装置への命令の再書き込みをその命令のフロ一
単位で行うことができる。また、命令のりトライポイン
トを過ぎた時点で起った制御記憶装置の誤りは命令リト
ライで回復する従来の方式では回復不能であったが、本
発明のように命令のフロ一単位で誤りを修正する方式で
は、制御記憶装置の誤りを検出して、所定の回復処理を
行わせることができる。
格納される命令の誤り修正コードとして一定パリティと
なる誤り修正コードを用い、制御記憶装置から読み出さ
れた命令のパリティを検査することにより、命令中のビ
ット誤りの有無を速かに検出して直ちにパイプラインを
インターロックするようにしたので、そのフローによっ
て各レジスタが影響を受ける前にパイプラインをインク
−ロックすることができ、命令中のビット誤り修正及び
制御記憶装置への命令の再書き込みをその命令のフロ一
単位で行うことができる。また、命令のりトライポイン
トを過ぎた時点で起った制御記憶装置の誤りは命令リト
ライで回復する従来の方式では回復不能であったが、本
発明のように命令のフロ一単位で誤りを修正する方式で
は、制御記憶装置の誤りを検出して、所定の回復処理を
行わせることができる。
第１図は本発明の一実施例の説明図、第２図はマイクロ
命令のフォーマットの説明図、第３図は第１図の実施例
の動作タイムチャート説明図、第４図は従来のパイプラ
イン処理における制御記憶装置の誤り回復方式の説明図
、第５図は第４図の動作タイムチャート説明図である。 ２１・・・制御記憶装置、２２・・・データレジスフ、
２３・・・デコーダ、２４・・・誤り検出・修正回路、
２５・・・パイプラインコントローラ、２６・・・パリ
ティチェック回路。 第１図 第２図 ６、 園■丁可］ 第３図 手続補正書ω発） 昭和 年 月 １３６０．１０．２
Ｆｌ ′ １゛″ｌ （Ｑ Ｙ、 Ｕｐ 、
、１４缶）Ｉ施巴 ）先、基１弔や埼吃り馴し戸に・１
）件との関係 ｆ￥ｄｌｌ出願人住所 神奈川
県用崎市「１」原１幻１−小１．１）中１０１５番地（
５２２）名称富士通株式会社 ４ 代 理 人 ｆＬ所 神奈川県用崎市
中原区［−小＋１’ｌｌ＋１）０１５番１屯８補正の内
容別紙の通り 明細書の特許請求の範囲を下記の通り補正する。 ［（１）制御記憶装置に格納された命令で制御され作を
停止させ、 記憶装置の誤り回復方式〇 （２）制御記憶装置ｆｆＬに格納された命令がマイクロ
命令であることを特徴とする特許請求の範囲第１項記載
の制御記憶装置の誤り回復方式０（３） 誤り修正コ
ードが１ビ・ソト誤り検出・修正、２ピ・ソト誤り和Ｘ
出コードであることを特徴とする特許請求の範囲第１項
又は瓢、２項記載の制御記憶装置の誤り回復方式。」
命令のフォーマットの説明図、第３図は第１図の実施例
の動作タイムチャート説明図、第４図は従来のパイプラ
イン処理における制御記憶装置の誤り回復方式の説明図
、第５図は第４図の動作タイムチャート説明図である。 ２１・・・制御記憶装置、２２・・・データレジスフ、
２３・・・デコーダ、２４・・・誤り検出・修正回路、
２５・・・パイプラインコントローラ、２６・・・パリ
ティチェック回路。 第１図 第２図 ６、 園■丁可］ 第３図 手続補正書ω発） 昭和 年 月 １３６０．１０．２
Ｆｌ ′ １゛″ｌ （Ｑ Ｙ、 Ｕｐ 、
、１４缶）Ｉ施巴 ）先、基１弔や埼吃り馴し戸に・１
）件との関係 ｆ￥ｄｌｌ出願人住所 神奈川
県用崎市「１」原１幻１−小１．１）中１０１５番地（
５２２）名称富士通株式会社 ４ 代 理 人 ｆＬ所 神奈川県用崎市
中原区［−小＋１’ｌｌ＋１）０１５番１屯８補正の内
容別紙の通り 明細書の特許請求の範囲を下記の通り補正する。 ［（１）制御記憶装置に格納された命令で制御され作を
停止させ、 記憶装置の誤り回復方式〇 （２）制御記憶装置ｆｆＬに格納された命令がマイクロ
命令であることを特徴とする特許請求の範囲第１項記載
の制御記憶装置の誤り回復方式０（３） 誤り修正コ
ードが１ビ・ソト誤り検出・修正、２ピ・ソト誤り和Ｘ
出コードであることを特徴とする特許請求の範囲第１項
又は瓢、２項記載の制御記憶装置の誤り回復方式。」
Claims (3)
- （１）制御記憶装置に格納された命令で制御されてパイ
プライン処理を行う情報処理装置における制御記憶装置
の誤り回復方式において、前記命令に一定パリティの誤
り修正コードを用い、前記制御記憶装置から読み出され
た命令のパリテイを検査し、このパリテイに誤りが検出
されたときに直ちにパイプラインにインターロックをか
けるパリティチェック回路と、インターロック中に読み
出された命令の誤り修正及び又は制御記憶装置へ命令の
再書き込みを行なう誤り検出・修正回路を備えたことを
特徴とする制御記憶装置の誤り回復方式。 - （２）制御記憶装置に格納された命令がマイクロ命令で
あることを特徴とする特許請求の範囲第１項記載の制御
記憶装置の誤り回復方式。 - （３）誤り修正コードが１ビット誤り検出・修正、２ビ
ット誤り検出コードであることを特徴とする特許請求の
範囲第１項又は第２項記載の制御記憶装置の誤り回復方
式。
Priority Applications (9)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| BR8503913A BR8503913A (pt) | 1984-08-18 | 1984-08-16 | Sistema e processo de recuperacao de erros em um processador de dados do tipo de canalizacao tendo um dispositivo de memoria de controle e processo de recuperacao de erros em um processador de dados do tipo de canalizacao |
| JP59171759A JPS6151241A (ja) | 1984-08-18 | 1984-08-18 | 制御記憶装置の誤り回復方式 |
| CA000488181A CA1235816A (en) | 1984-08-18 | 1985-08-06 | Error recovery system in a data processor having a control storage |
| US06/763,268 US4701915A (en) | 1984-08-18 | 1985-08-07 | Error recovery system in a data processor having a control storage |
| AU45949/85A AU559960B2 (en) | 1984-08-18 | 1985-08-09 | Error recovery system in data processor |
| KR1019850005859A KR900002604B1 (ko) | 1984-08-18 | 1985-08-14 | 제어기억장치를 갖는 정보처리장치내의 에러회복 장치 및 방법. |
| EP85305798A EP0173515B1 (en) | 1984-08-18 | 1985-08-15 | Error recovery system in a data processor having a control storage |
| DE8585305798T DE3587058T2 (de) | 1984-08-18 | 1985-08-15 | Fehlerbeseitigungssystem in einem datenprozessor mit einem steuerspeicher. |
| ES546202A ES8700462A1 (es) | 1984-08-18 | 1985-08-16 | Un sistema de recuperacion de errores en un ordenador de da-tos del tipo de conducto |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171759A JPS6151241A (ja) | 1984-08-18 | 1984-08-18 | 制御記憶装置の誤り回復方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6151241A true JPS6151241A (ja) | 1986-03-13 |
| JPH0253809B2 JPH0253809B2 (ja) | 1990-11-19 |
Family
ID=15929153
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171759A Granted JPS6151241A (ja) | 1984-08-18 | 1984-08-18 | 制御記憶装置の誤り回復方式 |
Country Status (9)
| Country | Link |
|---|---|
| US (1) | US4701915A (ja) |
| EP (1) | EP0173515B1 (ja) |
| JP (1) | JPS6151241A (ja) |
| KR (1) | KR900002604B1 (ja) |
| AU (1) | AU559960B2 (ja) |
| BR (1) | BR8503913A (ja) |
| CA (1) | CA1235816A (ja) |
| DE (1) | DE3587058T2 (ja) |
| ES (1) | ES8700462A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5386549A (en) * | 1992-11-19 | 1995-01-31 | Amdahl Corporation | Error recovery system for recovering errors that occur in control store in a computer system employing pipeline architecture |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0654476B2 (ja) * | 1987-03-04 | 1994-07-20 | 日本電気株式会社 | 制御メモリ誤り訂正制御方式 |
| US4855947A (en) * | 1987-05-27 | 1989-08-08 | Amdahl Corporation | Microprogrammable pipeline interlocks based on the validity of pipeline states |
| JP2606862B2 (ja) * | 1987-12-28 | 1997-05-07 | 株式会社東芝 | 単−エラー検出・訂正方式 |
| US5210758A (en) * | 1988-06-13 | 1993-05-11 | Unisys Corporation | Means and method for detecting and correcting microinstruction errors |
| US5019967A (en) * | 1988-07-20 | 1991-05-28 | Digital Equipment Corporation | Pipeline bubble compression in a computer system |
| US5144628A (en) * | 1988-10-05 | 1992-09-01 | Nec Corporation | Microprogram controller in data processing apparatus |
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| KR930001056B1 (ko) * | 1988-11-10 | 1993-02-13 | 미쯔비시덴끼 가부시끼가이샤 | 하드웨어 소터유니트 및 그의 에러수집방법 |
| GB8828817D0 (en) * | 1988-12-09 | 1989-01-18 | Int Computers Ltd | Data processing apparatus |
| AU628971B2 (en) * | 1989-05-22 | 1992-09-24 | Tandem Computers Incorporated | Sequential parity correction |
| JP2839664B2 (ja) * | 1990-07-17 | 1998-12-16 | 株式会社東芝 | 計算機システム |
| JP2594695B2 (ja) * | 1990-10-01 | 1997-03-26 | 日本電気株式会社 | 制御メモリ誤り訂正機構 |
| US5590294A (en) * | 1991-03-19 | 1996-12-31 | Silicon Graphics, Inc. | Method and apparatus for retarting pipeline processing |
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| US6977927B1 (en) | 2000-09-18 | 2005-12-20 | Hewlett-Packard Development Company, L.P. | Method and system of allocating storage resources in a storage area network |
| US7386610B1 (en) | 2000-09-18 | 2008-06-10 | Hewlett-Packard Development Company, L.P. | Internet protocol data mirroring |
| US6606690B2 (en) | 2001-02-20 | 2003-08-12 | Hewlett-Packard Development Company, L.P. | System and method for accessing a storage area network as network attached storage |
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| US4604750A (en) * | 1983-11-07 | 1986-08-05 | Digital Equipment Corporation | Pipeline error correction |
-
1984
- 1984-08-16 BR BR8503913A patent/BR8503913A/pt not_active IP Right Cessation
- 1984-08-18 JP JP59171759A patent/JPS6151241A/ja active Granted
-
1985
- 1985-08-06 CA CA000488181A patent/CA1235816A/en not_active Expired
- 1985-08-07 US US06/763,268 patent/US4701915A/en not_active Expired - Lifetime
- 1985-08-09 AU AU45949/85A patent/AU559960B2/en not_active Ceased
- 1985-08-14 KR KR1019850005859A patent/KR900002604B1/ko not_active IP Right Cessation
- 1985-08-15 DE DE8585305798T patent/DE3587058T2/de not_active Expired - Fee Related
- 1985-08-15 EP EP85305798A patent/EP0173515B1/en not_active Expired - Lifetime
- 1985-08-16 ES ES546202A patent/ES8700462A1/es not_active Expired
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Also Published As
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| EP0173515A2 (en) | 1986-03-05 |
| DE3587058D1 (de) | 1993-03-18 |
| ES8700462A1 (es) | 1986-10-01 |
| EP0173515A3 (en) | 1988-12-14 |
| AU4594985A (en) | 1986-02-27 |
| US4701915A (en) | 1987-10-20 |
| KR870002503A (ko) | 1987-03-31 |
| DE3587058T2 (de) | 1993-05-19 |
| CA1235816A (en) | 1988-04-26 |
| ES546202A0 (es) | 1986-10-01 |
| JPH0253809B2 (ja) | 1990-11-19 |
| KR900002604B1 (ko) | 1990-04-20 |
| BR8503913A (pt) | 1986-05-27 |
| AU559960B2 (en) | 1987-03-26 |
| EP0173515B1 (en) | 1993-02-03 |
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