JPS6150334B2 - - Google Patents
Info
- Publication number
- JPS6150334B2 JPS6150334B2 JP20298481A JP20298481A JPS6150334B2 JP S6150334 B2 JPS6150334 B2 JP S6150334B2 JP 20298481 A JP20298481 A JP 20298481A JP 20298481 A JP20298481 A JP 20298481A JP S6150334 B2 JPS6150334 B2 JP S6150334B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- addition
- data
- bits
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
本発明は、データ系列の累加を行なうが出力デ
ータ幅に制限があるなどの場合に好適な信号処理
由加減算回路に関する。 時系列データの平均的な傾向を知りたい場合、
逐次入力するデータを単純に加算してゆくという
方法をとることがある。時系列データが正,負に
変るものであると、加算してもその和はある範囲
内に収まり、該和が時系列データの平均的な変動
傾向を示すことになる。ところで加減算回路では
扱えるデータの幅に制限があるので普通であり、
そして前記和が一定範囲内にあるとして該データ
幅を越える場合は、スケーリングなどをして出力
データ幅を所定幅に圧縮する必要がある。これは
符号付きnビツト入力A,Bの和S(これはn+
1ビツトになり得る)を1ビツト右シフトするこ
とにより最下位ビツトを捨るというものである。
この結果は(A+B)/2または(A−B)/2
になるがデータ幅はnビツトに戻る。(A+
B)/2つまり平均化されるので、次のデータ
C,D,……は単純にこれに加えずにやはり(C
+D)/2を求め、それを(A+B)/2に加え
るという方法をとる。 ところでかゝる加減算を普通の符号付きnビツ
トの加減算、その後の1ビツト右シフトという単
純な方法で実行すると、加減算で桁あふれが生じ
た場合に正しい結果が得られない。例えば符号付
き2値データA=1110は10進の−2、B=0111は
10進の7であるが、これらを加算すると結果Sは
S=10101、1ビツト右シフトで1010となり、こ
れは10進の−6であつて正しい結果5にはならな
い。 そこで次のように入力nビツトを(n+1)ビ
ツトに拡張してから加算し、結果を1ビツト右シ
フトするという方法がとることが必要になる。
ータ幅に制限があるなどの場合に好適な信号処理
由加減算回路に関する。 時系列データの平均的な傾向を知りたい場合、
逐次入力するデータを単純に加算してゆくという
方法をとることがある。時系列データが正,負に
変るものであると、加算してもその和はある範囲
内に収まり、該和が時系列データの平均的な変動
傾向を示すことになる。ところで加減算回路では
扱えるデータの幅に制限があるので普通であり、
そして前記和が一定範囲内にあるとして該データ
幅を越える場合は、スケーリングなどをして出力
データ幅を所定幅に圧縮する必要がある。これは
符号付きnビツト入力A,Bの和S(これはn+
1ビツトになり得る)を1ビツト右シフトするこ
とにより最下位ビツトを捨るというものである。
この結果は(A+B)/2または(A−B)/2
になるがデータ幅はnビツトに戻る。(A+
B)/2つまり平均化されるので、次のデータ
C,D,……は単純にこれに加えずにやはり(C
+D)/2を求め、それを(A+B)/2に加え
るという方法をとる。 ところでかゝる加減算を普通の符号付きnビツ
トの加減算、その後の1ビツト右シフトという単
純な方法で実行すると、加減算で桁あふれが生じ
た場合に正しい結果が得られない。例えば符号付
き2値データA=1110は10進の−2、B=0111は
10進の7であるが、これらを加算すると結果Sは
S=10101、1ビツト右シフトで1010となり、こ
れは10進の−6であつて正しい結果5にはならな
い。 そこで次のように入力nビツトを(n+1)ビ
ツトに拡張してから加算し、結果を1ビツト右シ
フトするという方法がとることが必要になる。
【表】
こゝでA0,B0は符号ビツトでかつ拡張された
ビツト、A1〜Ao、B1〜BoはA,Bの各デジツ
ト、S0およびS1〜Soは和Sの符号ビツトおよび
デジツトで、最下位のデジツトSoはスケーリン
グにより排棄される。上記の例で言えばA=1110
を11110、B=0111を00111に変形して和S=
00101を求め、1ビツト右シフトで0010とする。
これは10進の2であり、正しい答5のほゞ1/2と
なる。 しかしこの方式では加数、被加数とも1ビツト
増加する必要があり、ハードウエアが増加する。
本発明はこの点を改善しようとするもので、特徴
とする所は符号付きnビツト入力データA,Bの
加減算を行ないかつスケーリングにより同じnビ
ツトの出力データSを生じる信号処理用加減算回
路において、入力データA,Bの符号ビツトを反
転する手段と、符号ビツトが反転されたnビツト
入力データA,Bの加算を行なう回路と、加算結
果からその符号ビツトを反転して上位nビツトを
取出す回路とを備えることにある。 本発明では符号付きnビツト入力データA,B
の符号ビツトを反転して加算する。即ち
ビツト、A1〜Ao、B1〜BoはA,Bの各デジツ
ト、S0およびS1〜Soは和Sの符号ビツトおよび
デジツトで、最下位のデジツトSoはスケーリン
グにより排棄される。上記の例で言えばA=1110
を11110、B=0111を00111に変形して和S=
00101を求め、1ビツト右シフトで0010とする。
これは10進の2であり、正しい答5のほゞ1/2と
なる。 しかしこの方式では加数、被加数とも1ビツト
増加する必要があり、ハードウエアが増加する。
本発明はこの点を改善しようとするもので、特徴
とする所は符号付きnビツト入力データA,Bの
加減算を行ないかつスケーリングにより同じnビ
ツトの出力データSを生じる信号処理用加減算回
路において、入力データA,Bの符号ビツトを反
転する手段と、符号ビツトが反転されたnビツト
入力データA,Bの加算を行なう回路と、加算結
果からその符号ビツトを反転して上位nビツトを
取出す回路とを備えることにある。 本発明では符号付きnビツト入力データA,B
の符号ビツトを反転して加算する。即ち
【表】
−
S0 S1 S2 S3………So−1 So
とする。この結果は(1)式と符号ビツトを除いて同
じであるが、符号ビツト0が反転している。従
つて更に反転して元に戻す。即ち、数式的には次
の如くする。
S0 S1 S2 S3………So−1 So
とする。この結果は(1)式と符号ビツトを除いて同
じであるが、符号ビツト0が反転している。従
つて更に反転して元に戻す。即ち、数式的には次
の如くする。
【表】
この(3)式の方式は、入力をオフセツトバイナリ
式に、符号つきのものを符号がないように変換し
た後に加算し、逆変換したものを出力するという
考えから生れたものである。 ハードウエアでこれらを説明すると、第1図は
従来方式、第2図は本発明方式である。いずれも
4ビツト加算器を用いている全加算器の場合も同
様である。これらの図で10は4ビツト加算器、
12,14は加数、被加数を格納される4ビツト
レジスタ、16,18は排他オア回路、20,2
2,24はインバータまたはノツト回路、C′は
4ビツト加算器の下段からのキヤリー入力、Cは
4ビツト加算器の上段へのキヤリー出力である。
第1図では排他オア回路16,18が1ビツト拡
張の機能を果している。具体例で説明すると前記
のA=1110,B=0111なら加算器出力C,S1,
S2,S3,S3=10101、EXOR16の出力は1、
EXOR18の出力は0従つて加算出力S0,S1,
S2,S3,S4=0010、即ち10進の+5となる。本例
ではA=−2,B=7であるからS=A+B=5
は正しい。取出すのは上位4ビツトS0〜S3であ
る。第2図では符号ビツトA1,B1をインバータ
20,22で反転し、和のキヤリー出力Cを反転
することにより“1”拡張を行ない、(3)式の演算
をしている。第2図のノツト回路20,22はレ
ジスタ12,14がフリツプフロツプ回路群から
なる場合はもその出力を用いることにより省略
できる。第3図にこの例を示す。第1図と比較す
れば明らかなように本発明方式ではハードウエア
の節減が可能である。 減算は2の補数の加算とするので、処理は加算
と同じである。なお符号ビツトが1つまり負の数
の加算は減算であるが、こゝではデータBは正数
としてこれを引く場合を想定している。第4図は
従来例であつて、BのデジツトB1〜B4をインバ
ータ26で反転しかつキヤリー端子C′に“1”
を加えて2の補数としている。つまりこれらのイ
ンバータ26およびキヤリー“1”は−Bを示す
符号付きデータを作成するものである。かゝるデ
ータができたら、あとは第1図と同様である。第
5図は本発明の場合であつて、デジツトA1,
B1,Cを反転するが、B1については2の補数化
のための反転と打消し合うのでインバータなしと
とる。これら第4図、第5図の場合も入力レジス
タがフリツプフロツプ群からなる場合その出力
を用いることによりインバータは省略できる。 なお信号処理用加減算回路ではスケーリングの
代りにオーバーフロー処理することもある。これ
は次のようなものである。即ち、nビツトデータ
A,Bの加算結果Sをnビツトとするとオーバフ
ローが起る場合がある。この場合に、正しい加算
結果が正ならば表わせる最大の数、8ビツト出力
なら01111111を出力し、負ならば表わせる最小の
数、本例では10000000を出力する。オーバフロー
の検出は本発明では次のようにすればよい。即ち
(n+1)ビツトの加算結果を得てS0とS1で次の
如く判断する。
式に、符号つきのものを符号がないように変換し
た後に加算し、逆変換したものを出力するという
考えから生れたものである。 ハードウエアでこれらを説明すると、第1図は
従来方式、第2図は本発明方式である。いずれも
4ビツト加算器を用いている全加算器の場合も同
様である。これらの図で10は4ビツト加算器、
12,14は加数、被加数を格納される4ビツト
レジスタ、16,18は排他オア回路、20,2
2,24はインバータまたはノツト回路、C′は
4ビツト加算器の下段からのキヤリー入力、Cは
4ビツト加算器の上段へのキヤリー出力である。
第1図では排他オア回路16,18が1ビツト拡
張の機能を果している。具体例で説明すると前記
のA=1110,B=0111なら加算器出力C,S1,
S2,S3,S3=10101、EXOR16の出力は1、
EXOR18の出力は0従つて加算出力S0,S1,
S2,S3,S4=0010、即ち10進の+5となる。本例
ではA=−2,B=7であるからS=A+B=5
は正しい。取出すのは上位4ビツトS0〜S3であ
る。第2図では符号ビツトA1,B1をインバータ
20,22で反転し、和のキヤリー出力Cを反転
することにより“1”拡張を行ない、(3)式の演算
をしている。第2図のノツト回路20,22はレ
ジスタ12,14がフリツプフロツプ回路群から
なる場合はもその出力を用いることにより省略
できる。第3図にこの例を示す。第1図と比較す
れば明らかなように本発明方式ではハードウエア
の節減が可能である。 減算は2の補数の加算とするので、処理は加算
と同じである。なお符号ビツトが1つまり負の数
の加算は減算であるが、こゝではデータBは正数
としてこれを引く場合を想定している。第4図は
従来例であつて、BのデジツトB1〜B4をインバ
ータ26で反転しかつキヤリー端子C′に“1”
を加えて2の補数としている。つまりこれらのイ
ンバータ26およびキヤリー“1”は−Bを示す
符号付きデータを作成するものである。かゝるデ
ータができたら、あとは第1図と同様である。第
5図は本発明の場合であつて、デジツトA1,
B1,Cを反転するが、B1については2の補数化
のための反転と打消し合うのでインバータなしと
とる。これら第4図、第5図の場合も入力レジス
タがフリツプフロツプ群からなる場合その出力
を用いることによりインバータは省略できる。 なお信号処理用加減算回路ではスケーリングの
代りにオーバーフロー処理することもある。これ
は次のようなものである。即ち、nビツトデータ
A,Bの加算結果Sをnビツトとするとオーバフ
ローが起る場合がある。この場合に、正しい加算
結果が正ならば表わせる最大の数、8ビツト出力
なら01111111を出力し、負ならば表わせる最小の
数、本例では10000000を出力する。オーバフロー
の検出は本発明では次のようにすればよい。即ち
(n+1)ビツトの加算結果を得てS0とS1で次の
如く判断する。
【表】
S0=S1のときは上記処理を行ない、S0=S1なら
下位nビツトS1〜Soをそのまゝ出力する。 以上説明したように本発明によれば符号付きn
ビツト入力データを加算して同じnビツトデータ
を出力する加減算回路のハードウエアを節減でき
る利点が得られる。
下位nビツトS1〜Soをそのまゝ出力する。 以上説明したように本発明によれば符号付きn
ビツト入力データを加算して同じnビツトデータ
を出力する加減算回路のハードウエアを節減でき
る利点が得られる。
第1図および第4図は従来例を示すブロツク
図、第2図、第3図、および第5図は本発明の実
施例を示すブロツク図である。 図面で、12,14は入力データA,Bを格納
するレジスタ、20,22はその符号ビツトを反
転するノツト回路、10は4ビツト加算器、24
は加算結果の符号ビツトを反転するノツト回路で
ある。
図、第2図、第3図、および第5図は本発明の実
施例を示すブロツク図である。 図面で、12,14は入力データA,Bを格納
するレジスタ、20,22はその符号ビツトを反
転するノツト回路、10は4ビツト加算器、24
は加算結果の符号ビツトを反転するノツト回路で
ある。
Claims (1)
- 【特許請求の範囲】 1 符号付きnビツト入力データA,Bの加減算
を行ないかつスケーリングにより同じnビツトの
出力データSを生じる信号処理用加減算回路にお
いて、 入力データA,Bの符号ビツトを反転する手段
と、符号ビツトが反転されたnビツト入力データ
A,Bの加算を行なう回路と、加算結果からその
符号ビツトを反転して上位nビツトを取出す回路
とを備えることを特徴とする信号処理用加減算回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20298481A JPS58105349A (ja) | 1981-12-16 | 1981-12-16 | 信号処理用加減算回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP20298481A JPS58105349A (ja) | 1981-12-16 | 1981-12-16 | 信号処理用加減算回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS58105349A JPS58105349A (ja) | 1983-06-23 |
JPS6150334B2 true JPS6150334B2 (ja) | 1986-11-04 |
Family
ID=16466400
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP20298481A Granted JPS58105349A (ja) | 1981-12-16 | 1981-12-16 | 信号処理用加減算回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS58105349A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS59151236A (ja) * | 1983-02-17 | 1984-08-29 | Sanyo Electric Co Ltd | デイジタル加減算回路 |
-
1981
- 1981-12-16 JP JP20298481A patent/JPS58105349A/ja active Granted
Also Published As
Publication number | Publication date |
---|---|
JPS58105349A (ja) | 1983-06-23 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CA1301937C (en) | Absolute value calculating circuit having a single adder | |
JP3735425B2 (ja) | 絶対値比較回路 | |
US4683548A (en) | Binary MOS ripple-carry parallel adder/subtracter and adder/subtracter stage suitable therefor | |
EP0416869B1 (en) | Digital adder/accumulator | |
JPS61214025A (ja) | 差の絶対値比較回路 | |
GB2247330A (en) | Absolute value arithmetic circuit | |
JPH0573269A (ja) | 加算器 | |
JPS6150334B2 (ja) | ||
JPH1091397A (ja) | 演算回路 | |
JPH0511980A (ja) | 桁あふれ検出方式とその回路 | |
JP2509279B2 (ja) | 浮動小数点数一固定小数点数変換装置 | |
US5781465A (en) | Method and apparatus for fast carry generation detection and comparison | |
Choo et al. | A novel conversion scheme from a redundant binary number to two's complement binary number for parallel architectures | |
US3975624A (en) | Two's complement subtracting system | |
JPH11126157A (ja) | 乗算方法および乗算回路 | |
JPH07118654B2 (ja) | 算術演算装置 | |
KR100196520B1 (ko) | 면적 개선을 위한 2의보수 변환 장치 | |
US6148318A (en) | Square root extraction circuit and floating-point square root extraction device | |
JP2569976B2 (ja) | ディジタルフィルタ | |
US5483477A (en) | Multiplying circuit and microcomputer including the same | |
JPS5966790A (ja) | 演算回路 | |
JP3261742B2 (ja) | 丸め処理を含む冗長2進/2進変換回路 | |
KR100239631B1 (ko) | 디지틀 승산기 | |
JP3482102B2 (ja) | 絶対値距離演算回路 | |
JP2685466B2 (ja) | アドレス演算器 |