JPS6150334B2 - - Google Patents
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- Publication number
- JPS6150334B2 JPS6150334B2 JP20298481A JP20298481A JPS6150334B2 JP S6150334 B2 JPS6150334 B2 JP S6150334B2 JP 20298481 A JP20298481 A JP 20298481A JP 20298481 A JP20298481 A JP 20298481A JP S6150334 B2 JPS6150334 B2 JP S6150334B2
- Authority
- JP
- Japan
- Prior art keywords
- bit
- addition
- data
- bits
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000000034 method Methods 0.000 description 4
- 230000000295 complement effect Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/38—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation
- G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
- G06F7/50—Adding; Subtracting
- G06F7/505—Adding; Subtracting in bit-parallel fashion, i.e. having a different digit-handling circuit for each denomination
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Pure & Applied Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Computing Systems (AREA)
- Mathematical Optimization (AREA)
- General Engineering & Computer Science (AREA)
- Complex Calculations (AREA)
Description
本発明は、データ系列の累加を行なうが出力デ
ータ幅に制限があるなどの場合に好適な信号処理
由加減算回路に関する。 時系列データの平均的な傾向を知りたい場合、
逐次入力するデータを単純に加算してゆくという
方法をとることがある。時系列データが正，負に
変るものであると、加算してもその和はある範囲
内に収まり、該和が時系列データの平均的な変動
傾向を示すことになる。ところで加減算回路では
扱えるデータの幅に制限があるので普通であり、
そして前記和が一定範囲内にあるとして該データ
幅を越える場合は、スケーリングなどをして出力
データ幅を所定幅に圧縮する必要がある。これは
符号付きｎビツト入力Ａ，Ｂの和Ｓ（これはｎ＋
１ビツトになり得る）を１ビツト右シフトするこ
とにより最下位ビツトを捨るというものである。
この結果は（Ａ＋Ｂ）／２または（Ａ−Ｂ）／２
になるがデータ幅はｎビツトに戻る。（Ａ＋
Ｂ）／２つまり平均化されるので、次のデータ
Ｃ，Ｄ，……は単純にこれに加えずにやはり（Ｃ
＋Ｄ）／２を求め、それを（Ａ＋Ｂ）／２に加え
るという方法をとる。 ところでかゝる加減算を普通の符号付きｎビツ
トの加減算、その後の１ビツト右シフトという単
純な方法で実行すると、加減算で桁あふれが生じ
た場合に正しい結果が得られない。例えば符号付
き２値データＡ＝1110は10進の−２、Ｂ＝0111は
10進の７であるが、これらを加算すると結果Ｓは
Ｓ＝10101、１ビツト右シフトで1010となり、こ
れは10進の−６であつて正しい結果５にはならな
い。 そこで次のように入力ｎビツトを（ｎ＋１）ビ
ツトに拡張してから加算し、結果を１ビツト右シ
フトするという方法がとることが必要になる。
ータ幅に制限があるなどの場合に好適な信号処理
由加減算回路に関する。 時系列データの平均的な傾向を知りたい場合、
逐次入力するデータを単純に加算してゆくという
方法をとることがある。時系列データが正，負に
変るものであると、加算してもその和はある範囲
内に収まり、該和が時系列データの平均的な変動
傾向を示すことになる。ところで加減算回路では
扱えるデータの幅に制限があるので普通であり、
そして前記和が一定範囲内にあるとして該データ
幅を越える場合は、スケーリングなどをして出力
データ幅を所定幅に圧縮する必要がある。これは
符号付きｎビツト入力Ａ，Ｂの和Ｓ（これはｎ＋
１ビツトになり得る）を１ビツト右シフトするこ
とにより最下位ビツトを捨るというものである。
この結果は（Ａ＋Ｂ）／２または（Ａ−Ｂ）／２
になるがデータ幅はｎビツトに戻る。（Ａ＋
Ｂ）／２つまり平均化されるので、次のデータ
Ｃ，Ｄ，……は単純にこれに加えずにやはり（Ｃ
＋Ｄ）／２を求め、それを（Ａ＋Ｂ）／２に加え
るという方法をとる。 ところでかゝる加減算を普通の符号付きｎビツ
トの加減算、その後の１ビツト右シフトという単
純な方法で実行すると、加減算で桁あふれが生じ
た場合に正しい結果が得られない。例えば符号付
き２値データＡ＝1110は10進の−２、Ｂ＝0111は
10進の７であるが、これらを加算すると結果Ｓは
Ｓ＝10101、１ビツト右シフトで1010となり、こ
れは10進の−６であつて正しい結果５にはならな
い。 そこで次のように入力ｎビツトを（ｎ＋１）ビ
ツトに拡張してから加算し、結果を１ビツト右シ
フトするという方法がとることが必要になる。
【表】
こゝでA0，B0は符号ビツトでかつ拡張された
ビツト、A1〜Ａo、B1〜ＢoはＡ，Ｂの各デジツ
ト、S0およびS1〜Ｓoは和Ｓの符号ビツトおよび
デジツトで、最下位のデジツトＳoはスケーリン
グにより排棄される。上記の例で言えばＡ＝1110
を11110、Ｂ＝0111を00111に変形して和Ｓ＝
00101を求め、１ビツト右シフトで0010とする。
これは10進の２であり、正しい答５のほゞ1/2と
なる。 しかしこの方式では加数、被加数とも１ビツト
増加する必要があり、ハードウエアが増加する。
本発明はこの点を改善しようとするもので、特徴
とする所は符号付きｎビツト入力データＡ，Ｂの
加減算を行ないかつスケーリングにより同じｎビ
ツトの出力データＳを生じる信号処理用加減算回
路において、入力データＡ，Ｂの符号ビツトを反
転する手段と、符号ビツトが反転されたｎビツト
入力データＡ，Ｂの加算を行なう回路と、加算結
果からその符号ビツトを反転して上位ｎビツトを
取出す回路とを備えることにある。 本発明では符号付きｎビツト入力データＡ，Ｂ
の符号ビツトを反転して加算する。即ち
ビツト、A1〜Ａo、B1〜ＢoはＡ，Ｂの各デジツ
ト、S0およびS1〜Ｓoは和Ｓの符号ビツトおよび
デジツトで、最下位のデジツトＳoはスケーリン
グにより排棄される。上記の例で言えばＡ＝1110
を11110、Ｂ＝0111を00111に変形して和Ｓ＝
00101を求め、１ビツト右シフトで0010とする。
これは10進の２であり、正しい答５のほゞ1/2と
なる。 しかしこの方式では加数、被加数とも１ビツト
増加する必要があり、ハードウエアが増加する。
本発明はこの点を改善しようとするもので、特徴
とする所は符号付きｎビツト入力データＡ，Ｂの
加減算を行ないかつスケーリングにより同じｎビ
ツトの出力データＳを生じる信号処理用加減算回
路において、入力データＡ，Ｂの符号ビツトを反
転する手段と、符号ビツトが反転されたｎビツト
入力データＡ，Ｂの加算を行なう回路と、加算結
果からその符号ビツトを反転して上位ｎビツトを
取出す回路とを備えることにある。 本発明では符号付きｎビツト入力データＡ，Ｂ
の符号ビツトを反転して加算する。即ち
【表】
−
S０ S１ S２ S３………Sｏ−１ Sｏ
とする。この結果は(1)式と符号ビツトを除いて同
じであるが、符号ビツト０が反転している。従
つて更に反転して元に戻す。即ち、数式的には次
の如くする。
S０ S１ S２ S３………Sｏ−１ Sｏ
とする。この結果は(1)式と符号ビツトを除いて同
じであるが、符号ビツト０が反転している。従
つて更に反転して元に戻す。即ち、数式的には次
の如くする。
【表】
この(3)式の方式は、入力をオフセツトバイナリ
式に、符号つきのものを符号がないように変換し
た後に加算し、逆変換したものを出力するという
考えから生れたものである。 ハードウエアでこれらを説明すると、第１図は
従来方式、第２図は本発明方式である。いずれも
４ビツト加算器を用いている全加算器の場合も同
様である。これらの図で１０は４ビツト加算器、
１２，１４は加数、被加数を格納される４ビツト
レジスタ、１６，１８は排他オア回路、２０，２
２，２４はインバータまたはノツト回路、C′は
４ビツト加算器の下段からのキヤリー入力、Ｃは
４ビツト加算器の上段へのキヤリー出力である。
第１図では排他オア回路１６，１８が１ビツト拡
張の機能を果している。具体例で説明すると前記
のＡ＝1110，Ｂ＝0111なら加算器出力Ｃ，S1，
S2，S3，S3＝10101、EXOR１６の出力は１、
EXOR１８の出力は０従つて加算出力S0，S1，
S2，S3，S4＝0010、即ち10進の＋５となる。本例
ではＡ＝−２，Ｂ＝７であるからＳ＝Ａ＋Ｂ＝５
は正しい。取出すのは上位４ビツトS0〜S3であ
る。第２図では符号ビツトA1，B1をインバータ
２０，２２で反転し、和のキヤリー出力Ｃを反転
することにより“１”拡張を行ない、(3)式の演算
をしている。第２図のノツト回路２０，２２はレ
ジスタ１２，１４がフリツプフロツプ回路群から
なる場合はもその出力を用いることにより省略
できる。第３図にこの例を示す。第１図と比較す
れば明らかなように本発明方式ではハードウエア
の節減が可能である。 減算は２の補数の加算とするので、処理は加算
と同じである。なお符号ビツトが１つまり負の数
の加算は減算であるが、こゝではデータＢは正数
としてこれを引く場合を想定している。第４図は
従来例であつて、ＢのデジツトB1〜B4をインバ
ータ２６で反転しかつキヤリー端子C′に“１”
を加えて２の補数としている。つまりこれらのイ
ンバータ２６およびキヤリー“１”は−Ｂを示す
符号付きデータを作成するものである。かゝるデ
ータができたら、あとは第１図と同様である。第
５図は本発明の場合であつて、デジツトA1，
B1，Ｃを反転するが、B1については２の補数化
のための反転と打消し合うのでインバータなしと
とる。これら第４図、第５図の場合も入力レジス
タがフリツプフロツプ群からなる場合その出力
を用いることによりインバータは省略できる。 なお信号処理用加減算回路ではスケーリングの
代りにオーバーフロー処理することもある。これ
は次のようなものである。即ち、ｎビツトデータ
Ａ，Ｂの加算結果Ｓをｎビツトとするとオーバフ
ローが起る場合がある。この場合に、正しい加算
結果が正ならば表わせる最大の数、８ビツト出力
なら01111111を出力し、負ならば表わせる最小の
数、本例では10000000を出力する。オーバフロー
の検出は本発明では次のようにすればよい。即ち
（ｎ＋１）ビツトの加算結果を得てS0とS1で次の
如く判断する。
式に、符号つきのものを符号がないように変換し
た後に加算し、逆変換したものを出力するという
考えから生れたものである。 ハードウエアでこれらを説明すると、第１図は
従来方式、第２図は本発明方式である。いずれも
４ビツト加算器を用いている全加算器の場合も同
様である。これらの図で１０は４ビツト加算器、
１２，１４は加数、被加数を格納される４ビツト
レジスタ、１６，１８は排他オア回路、２０，２
２，２４はインバータまたはノツト回路、C′は
４ビツト加算器の下段からのキヤリー入力、Ｃは
４ビツト加算器の上段へのキヤリー出力である。
第１図では排他オア回路１６，１８が１ビツト拡
張の機能を果している。具体例で説明すると前記
のＡ＝1110，Ｂ＝0111なら加算器出力Ｃ，S1，
S2，S3，S3＝10101、EXOR１６の出力は１、
EXOR１８の出力は０従つて加算出力S0，S1，
S2，S3，S4＝0010、即ち10進の＋５となる。本例
ではＡ＝−２，Ｂ＝７であるからＳ＝Ａ＋Ｂ＝５
は正しい。取出すのは上位４ビツトS0〜S3であ
る。第２図では符号ビツトA1，B1をインバータ
２０，２２で反転し、和のキヤリー出力Ｃを反転
することにより“１”拡張を行ない、(3)式の演算
をしている。第２図のノツト回路２０，２２はレ
ジスタ１２，１４がフリツプフロツプ回路群から
なる場合はもその出力を用いることにより省略
できる。第３図にこの例を示す。第１図と比較す
れば明らかなように本発明方式ではハードウエア
の節減が可能である。 減算は２の補数の加算とするので、処理は加算
と同じである。なお符号ビツトが１つまり負の数
の加算は減算であるが、こゝではデータＢは正数
としてこれを引く場合を想定している。第４図は
従来例であつて、ＢのデジツトB1〜B4をインバ
ータ２６で反転しかつキヤリー端子C′に“１”
を加えて２の補数としている。つまりこれらのイ
ンバータ２６およびキヤリー“１”は−Ｂを示す
符号付きデータを作成するものである。かゝるデ
ータができたら、あとは第１図と同様である。第
５図は本発明の場合であつて、デジツトA1，
B1，Ｃを反転するが、B1については２の補数化
のための反転と打消し合うのでインバータなしと
とる。これら第４図、第５図の場合も入力レジス
タがフリツプフロツプ群からなる場合その出力
を用いることによりインバータは省略できる。 なお信号処理用加減算回路ではスケーリングの
代りにオーバーフロー処理することもある。これ
は次のようなものである。即ち、ｎビツトデータ
Ａ，Ｂの加算結果Ｓをｎビツトとするとオーバフ
ローが起る場合がある。この場合に、正しい加算
結果が正ならば表わせる最大の数、８ビツト出力
なら01111111を出力し、負ならば表わせる最小の
数、本例では10000000を出力する。オーバフロー
の検出は本発明では次のようにすればよい。即ち
（ｎ＋１）ビツトの加算結果を得てS0とS1で次の
如く判断する。
【表】
S0＝S1のときは上記処理を行ない、S0＝S1なら
下位ｎビツトS1〜Ｓoをそのまゝ出力する。 以上説明したように本発明によれば符号付きｎ
ビツト入力データを加算して同じｎビツトデータ
を出力する加減算回路のハードウエアを節減でき
る利点が得られる。
下位ｎビツトS1〜Ｓoをそのまゝ出力する。 以上説明したように本発明によれば符号付きｎ
ビツト入力データを加算して同じｎビツトデータ
を出力する加減算回路のハードウエアを節減でき
る利点が得られる。
第１図および第４図は従来例を示すブロツク
図、第２図、第３図、および第５図は本発明の実
施例を示すブロツク図である。 図面で、１２，１４は入力データＡ，Ｂを格納
するレジスタ、２０，２２はその符号ビツトを反
転するノツト回路、１０は４ビツト加算器、２４
は加算結果の符号ビツトを反転するノツト回路で
ある。
図、第２図、第３図、および第５図は本発明の実
施例を示すブロツク図である。 図面で、１２，１４は入力データＡ，Ｂを格納
するレジスタ、２０，２２はその符号ビツトを反
転するノツト回路、１０は４ビツト加算器、２４
は加算結果の符号ビツトを反転するノツト回路で
ある。
Claims (1)
- 【特許請求の範囲】 １ 符号付きｎビツト入力データＡ，Ｂの加減算
を行ないかつスケーリングにより同じｎビツトの
出力データＳを生じる信号処理用加減算回路にお
いて、 入力データＡ，Ｂの符号ビツトを反転する手段
と、符号ビツトが反転されたｎビツト入力データ
Ａ，Ｂの加算を行なう回路と、加算結果からその
符号ビツトを反転して上位ｎビツトを取出す回路
とを備えることを特徴とする信号処理用加減算回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20298481A JPS58105349A (ja) | 1981-12-16 | 1981-12-16 | 信号処理用加減算回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20298481A JPS58105349A (ja) | 1981-12-16 | 1981-12-16 | 信号処理用加減算回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58105349A JPS58105349A (ja) | 1983-06-23 |
| JPS6150334B2 true JPS6150334B2 (ja) | 1986-11-04 |
Family
ID=16466400
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20298481A Granted JPS58105349A (ja) | 1981-12-16 | 1981-12-16 | 信号処理用加減算回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105349A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59151236A (ja) * | 1983-02-17 | 1984-08-29 | Sanyo Electric Co Ltd | デイジタル加減算回路 |
-
1981
- 1981-12-16 JP JP20298481A patent/JPS58105349A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58105349A (ja) | 1983-06-23 |
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