JPS6150183A - Display - Google Patents
DisplayInfo
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- JPS6150183A JPS6150183A JP59171531A JP17153184A JPS6150183A JP S6150183 A JPS6150183 A JP S6150183A JP 59171531 A JP59171531 A JP 59171531A JP 17153184 A JP17153184 A JP 17153184A JP S6150183 A JPS6150183 A JP S6150183A
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- JP
- Japan
- Prior art keywords
- circuit
- data address
- shield electrode
- island
- bus line
- Prior art date
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- Granted
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- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、例えばデータ・アドレス回路とアクティブ・
マトリクス回路と表示媒体とが一体化されたモジュール
型と呼ばれる表示装置の改良に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention is applicable to, for example, data address circuits and active
This invention relates to an improvement in a display device called a module type in which a matrix circuit and a display medium are integrated.
（従来の技術〕
前記種類の表示装置に於いては、その表示媒体自体が発
光することに依って表示を行うものであればその発光に
より、また、受光することに依って表示を行うものであ
れば外光により前記データ・アドレス回路のリーク電流
が増大して動作不良を引き起こすので、前記データ・ア
ドレス回路上″にシールド電極を設けている。尚、通常
、データ・アドレス回路は多段のシフト・レジスタから
なっている。(Prior Art) In the above type of display device, if the display medium itself performs display by emitting light, it performs display by emitting light or by receiving light. A shield electrode is provided on the data address circuit, since external light will increase the leakage current of the data address circuit and cause malfunctions.A shield electrode is provided on the data address circuit.Usually, the data address circuit is a multi-stage shift circuit. - Consists of registers.
第３図は従来の表示装置に於けるデータ・アドレス回路
部分近傍を表す要部切断側面図である。FIG. 3 is a cutaway side view of a main part showing the vicinity of a data address circuit in a conventional display device.
図に於いて、ｌはシリコン（Ｓｉ）などからなる基板、
２は二酸化シリコン（ＳｉＯ２）などからなる絶縁膜、
３は電源バス・ライン、４乃至６は基板１に作り込まれ
た半導体素子の配線、７は接地バス・ライン、８は二酸
化シリコンなどからなる絶縁膜、９はシールド電極をそ
れぞれ示している。尚、電源バス・ライン３、配線４乃
至６、接地バス・ライン７、シールド電極９は、通常、
アルミニウム（Ａｌ）で作られる。In the figure, l is a substrate made of silicon (Si), etc.
2 is an insulating film made of silicon dioxide (SiO2),
Reference numeral 3 designates a power bus line, 4 to 6 wiring of semiconductor elements formed in the substrate 1, 7 a ground bus line, 8 an insulating film made of silicon dioxide, and 9 a shield electrode. Note that the power bus line 3, wiring 4 to 6, ground bus line 7, and shield electrode 9 are usually
Made of aluminum (Al).
一般に、半導体装置に於ける絶縁膜にはピン・ホールが
形成され易く、また、段差の部分では亀裂が入り易い。Generally, pin holes are likely to be formed in an insulating film in a semiconductor device, and cracks are likely to occur at stepped portions.
前記従来の表示装置に於いても、絶縁膜２の段差部分、
例えば破線の円で囲んだ部分に亀裂が入った場合、その
上に形成したシールド電極９が該亀裂内に侵入して他の
配線などとの間に短絡を生ずる。面、シールド電極９を
フローティングにすることも行われているが、短絡が複
数個所で発生した場合には、やはり、回路は動作不良を
起こすことになる。Also in the conventional display device, the stepped portion of the insulating film 2,
For example, if a crack occurs in the area surrounded by a broken line circle, the shield electrode 9 formed thereon will penetrate into the crack and cause a short circuit with other wiring. Although it has been attempted to make the shield electrode 9 floating, if short circuits occur at multiple locations, the circuit will still malfunction.
Ｃ問題点を解決するための手段〕
本発明の表示装置では、アクティブ・マトリクス回路を
アドレスする為のデータ・アドレス回路と、該データ・
アドレス回路を任意に分割した各所定部分を覆い且つフ
ローティング状態に保たれた島状のシールド電極とを備
えた構成に成っている。Means for Solving Problem C] The display device of the present invention includes a data address circuit for addressing the active matrix circuit, and a data address circuit for addressing the active matrix circuit.
The structure includes island-shaped shield electrodes that cover each predetermined portion of the address circuit that is arbitrarily divided and are maintained in a floating state.
前記構成に依ると、仮に、シールド電極と他の電極など
との間に短絡を生じても、シールド電極が短絡した配線
の電位にクランプされるだけであり、動作不良を生ずる
回路の範囲はご（限定されたものとなるか、或いは、動
作不良は全く発生しないかの何れかであって、異なる電
源バス・ライン間や信号バス・ライン間、或いは、接地
バス・ライン間の短絡などは殆ど生じない。According to the above configuration, even if a short circuit occurs between the shield electrode and another electrode, the shield electrode will only be clamped to the potential of the shorted wiring, and the range of the circuit that will cause malfunction will be limited ( Short circuits between different power bus lines, signal bus lines, or ground bus lines are unlikely to occur. do not have.
第１図は本発明一実施例を表す要部切断側面図であり、
第３図に関して説明した部分と同部分は同記号で指示し
である。FIG. 1 is a cutaway side view of essential parts showing one embodiment of the present invention.
The same parts as those explained in connection with FIG. 3 are indicated by the same symbols.
図に於いて、１０は信号バス・ライン、１１乃至１３は
基板１に作り込まれた半導体素子の配線、１４及び１５
は島状のシールド電極をそれぞれ示している。In the figure, 10 is a signal bus line, 11 to 13 are semiconductor element wirings formed on the substrate 1, and 14 and 15 are
indicate island-shaped shield electrodes, respectively.
図から判るように、本実施例に於けるシールド電極１４
及び１５は、従来のもののように回路全面を覆うのでは
なく、回路の必要な部分のみ、例えば、シールドが必要
なトランジスタの部分のみを覆うようにしである。As can be seen from the figure, the shield electrode 14 in this embodiment
The shields 15 and 15 do not cover the entire surface of the circuit as in the conventional case, but cover only the necessary parts of the circuit, for example, only the transistor parts that require shielding.
第２図は本発明の他の実施例を表す要部平面図であり、
第１図及び第３図に関して説明した部分と同部分は同記
号で指示しである。FIG. 2 is a plan view of main parts showing another embodiment of the present invention,
The same parts as those described with reference to FIGS. 1 and 3 are indicated by the same symbols.
図に於いて、Ｑｌ及びＱ２はトランジスタを示している
。In the figure, Ql and Q2 indicate transistors.
この図によれば、島状のシールド電極１４及び１５の形
状及び配置が更に明瞭である。According to this figure, the shape and arrangement of the island-shaped shield electrodes 14 and 15 are clearer.
この実施例では、トランジスタＱ１及びＱ２の部分のみ
にシールド電極１４及び１５が形成されていて、特に、
シールドが不要で且つ短絡が生じた際には回路全体の不
良を招来し易いバス・ラインとは成るべく交差しないよ
うな配置になっている。In this embodiment, shield electrodes 14 and 15 are formed only in the transistors Q1 and Q2, and in particular,
The arrangement is such that it does not require a shield and as much as possible does not intersect with the bus line, which is likely to cause failure of the entire circuit if a short circuit occurs.
本発明の表示装置では、アクティブ・マトリクス回路を
アドレスする為のデータ・アドレス回路と、該データ・
アドレス回路を任意に分割した各所定部分を覆い且つフ
ローティング状態に保たれた島状のシールド電極とを備
えてなる構成になっている。The display device of the present invention includes a data address circuit for addressing the active matrix circuit, and a data address circuit for addressing the active matrix circuit.
The structure includes island-shaped shield electrodes that cover each predetermined portion of the address circuit that is arbitrarily divided and are maintained in a floating state.
このような構成を採ることに依り、島状のシールド電極
とその下の回路との間に短絡が発生しても、該島状のシ
ールド電極は短絡を生じた回路の電位にクランプされる
のみであって、他の回路と干渉して動作不良を発生する
ことはなく、また、短絡が発生する確率自体が低くなる
。By adopting such a configuration, even if a short circuit occurs between the island-shaped shield electrode and the circuit below it, the island-shaped shield electrode will only be clamped to the potential of the circuit where the short circuit occurred. Therefore, it does not interfere with other circuits and cause malfunctions, and the probability of short circuits itself is reduced.
第１図は本発明一実施例の要部切断側面図、第２図は他
の実施例の要部平面図、第３図は従来例の要部切断側面
図をそれぞれ表している。
図に於いて、１はシリコンなどからなる基板、２は二酸
化シリコンなどからなる絶縁膜、３は電源バス・ライン
、４乃至６は基板１に作り込まれた半導体素子の配線、
７は接地バス・ライン、８は二酸化シリコンからなる絶
縁膜、９はシールド電極、１０は信号バス・ライン、１
１乃至１３は基ｖｉ１に作り込まれた半導体素子の配線
、１４及び１５は島状のシールド電極、Ｑｌ及びＱ２は
トランジスタをそれぞれ示している。
特許出願人 冨士通株式会社
代理人弁理士 相 谷 昭 司
代理人弁理士 渡 邊 弘 −
第１図
第３図
一只ｑFIG. 1 is a cross-sectional side view of an essential part of an embodiment of the present invention, FIG. 2 is a plan view of an essential part of another embodiment, and FIG. 3 is a cross-sectional side view of a conventional example. In the figure, 1 is a substrate made of silicon or the like, 2 is an insulating film made of silicon dioxide or the like, 3 is a power bus line, 4 to 6 are wirings of semiconductor elements built into the substrate 1,
7 is a ground bus line, 8 is an insulating film made of silicon dioxide, 9 is a shield electrode, 10 is a signal bus line, 1
Reference numerals 1 to 13 indicate interconnections of semiconductor elements built into the base vi1, 14 and 15 indicate island-shaped shield electrodes, and Ql and Q2 indicate transistors, respectively. Patent Applicant Fujitsu Co., Ltd. Representative Patent Attorney Akio Aitani Representative Patent Attorney Hiroshi Watanabe - Figure 1 Figure 3 Ittadaq
Claims (1)
・アドレス回路と、該データ・アドレス回路を任意に分
割した各所定部分を覆い且つフローティング状態に保た
れた島状のシールド電極とを備えてなることを特徴とす
る表示装置。It is characterized by comprising a data address circuit for addressing an active matrix circuit, and island-shaped shield electrodes that cover each predetermined portion of the data address circuit that is arbitrarily divided and are maintained in a floating state. display device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171531A JPS6150183A (en) | 1984-08-20 | 1984-08-20 | Display |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171531A JPS6150183A (en) | 1984-08-20 | 1984-08-20 | Display |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6150183A true JPS6150183A (en) | 1986-03-12 |
| JPH0521234B2 JPH0521234B2 (en) | 1993-03-23 |
Family
ID=15924848
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171531A Granted JPS6150183A (en) | 1984-08-20 | 1984-08-20 | Display |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6150183A (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005215343A (en) * | 2004-01-29 | 2005-08-11 | Sharp Corp | Display device |
| JP2008097035A (en) * | 2007-12-12 | 2008-04-24 | Sharp Corp | Display device |
| US8253872B2 (en) | 2004-01-29 | 2012-08-28 | Sharp Kabushiki Kaisha | Liquid crystal display device having source-drain parasitic capacitances of a delta arrangement |
| JP5472305B2 (en) * | 2009-08-19 | 2014-04-16 | 日本電気株式会社 | Feed line structure, circuit board using the same, and EMI noise reduction method |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961765U (en) * | 1982-10-19 | 1984-04-23 | 株式会社中西製作所 | Dipping device for tableware |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5772185A (en) * | 1980-10-23 | 1982-05-06 | Suwa Seikosha Kk | Liquid crystal indicator |
| JPS5919991A (en) * | 1982-07-26 | 1984-02-01 | 富士通株式会社 | Display |
-
1984
- 1984-08-20 JP JP59171531A patent/JPS6150183A/en active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5961765U (en) * | 1982-10-19 | 1984-04-23 | 株式会社中西製作所 | Dipping device for tableware |
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| US8253872B2 (en) | 2004-01-29 | 2012-08-28 | Sharp Kabushiki Kaisha | Liquid crystal display device having source-drain parasitic capacitances of a delta arrangement |
| JP2008097035A (en) * | 2007-12-12 | 2008-04-24 | Sharp Corp | Display device |
| JP4668256B2 (en) * | 2007-12-12 | 2011-04-13 | シャープ株式会社 | Display device |
| JP5472305B2 (en) * | 2009-08-19 | 2014-04-16 | 日本電気株式会社 | Feed line structure, circuit board using the same, and EMI noise reduction method |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521234B2 (en) | 1993-03-23 |
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