JPS6149757B2 - - Google Patents
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- JPS6149757B2 JPS6149757B2 JP56048620A JP4862081A JPS6149757B2 JP S6149757 B2 JPS6149757 B2 JP S6149757B2 JP 56048620 A JP56048620 A JP 56048620A JP 4862081 A JP4862081 A JP 4862081A JP S6149757 B2 JPS6149757 B2 JP S6149757B2
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- 239000004065 semiconductor Substances 0.000 claims description 10
- 230000003068 static effect Effects 0.000 claims description 8
- 238000010586 diagram Methods 0.000 description 6
- 230000000694 effects Effects 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
- G11C11/417—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction for memory cells of the field-effect type
- G11C11/419—Read-write [R-W] circuits
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- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Static Random-Access Memory (AREA)
Description
【発明の詳細な説明】
この発明は半導体記憶装置、特にスタテイツ
ク・ランダム・アクセス・メモリ（以下これをス
タテイツクRAMと略称する）に用いられる半導
体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory device, and particularly to a semiconductor memory device used in a static random access memory (hereinafter abbreviated as static RAM).
まず、従来のスタテイツクRAMを第１図につ
いて説明する。このスタテイツクRAMは、ビツ
ト線（例えばＤ１，DB１）およびワード線例え
ばＷ１を有し、ビツト線Ｄ１，DB１間には、ワ
ード線Ｗ１からのワードデコーダ出力によりゲー
トされるトランスハア用トランジスタＱ１，Ｑ２
を介して抵抗およびフリツプフロツプからなるメ
モリセルCE１が接続され、そしてビツト線Ｄ
１，DB１は負荷トランジスタＱ３，Ｑ４を介し
て電源に接続されていて、またビツト線Ｄ１，
DB１はコラム選択用のトランジスタＱ５，Ｑ６
を介してセンスアンプ回路１に接続され出力回路
２を介して端子３に出力が送出されるようになつ
ている。 First, a conventional static RAM will be explained with reference to FIG. This static RAM has a bit line (for example, D1, DB1) and a word line, for example, W1.Transfer transistors Q1, Q2 are connected between the bit lines D1, DB1, and are gated by the word decoder output from the word line W1.
A memory cell CE1 consisting of a resistor and a flip-flop is connected through the bit line D.
1, DB1 are connected to the power supply via load transistors Q3, Q4, and bit lines D1,
DB1 is transistor Q5, Q6 for column selection
It is connected to a sense amplifier circuit 1 via an output circuit 2, and an output is sent to a terminal 3 via an output circuit 2.
上記構成のスタテイツクRAMにおいて、第２
図ａに示す波形のアドレス出力が図示しない外部
アドレスバツフア、コーダを通過すると、ワード
線Ｗ１には第２図ｂのような波形のワードデコー
ダ出力が加わり、これによりトランジスタＱ１，
Ｑ２がオンしてビツト線Ｄ１，DB１のいずれか
を接地レベルへ書き込み回路を通して引きこむこ
とによつてＱ７またはＱ８がオンしてセルCEの
プリツプフロツプにデータが書込まれる。例えば
メモリセルCEの情報を第１図に示す“Ｈ”、
“Ｌ”の状態にする。また、コラムデコーダ出力
がトランジスタＱ５，Ｑ６に加えられることでト
ランジスタＱ５，Ｑ６がONする。セルデータの
読出し時に、いままでビツト線Ｄ１，DB１に別
のメモリセルによる逆データが残つていると、メ
モリセルCE１によつて第１図に示すように電流
I1が流れ、ビツト線DB１の“Ｈ”データは
“Ｌ”データに反転し、ビツト線Ｄ１の“Ｌ”デ
ータはトランジスタＱ３によつて充電され、
“Ｈ”になり、ビツト線Ｄ１，DB１に現われる出
力の動きは第２図の実線のようになつて、データ
の読出しが可能となる。 In the static RAM with the above configuration, the second
When the address output with the waveform shown in FIG. 2a passes through an external address buffer and coder (not shown), the word decoder output with the waveform shown in FIG.
When Q2 is turned on and either bit line D1 or DB1 is pulled to ground level through the write circuit, Q7 or Q8 is turned on and data is written to the flip-flop of cell CE. For example, the information of memory cell CE is "H" shown in FIG.
Set to "L" state. Further, the column decoder output is applied to the transistors Q5 and Q6, so that the transistors Q5 and Q6 are turned on. When reading cell data, if reverse data from another memory cell remains on the bit lines D1 and DB1, a current is generated by the memory cell CE1 as shown in Figure 1.
I1 flows, the "H" data on the bit line DB1 is inverted to "L" data, and the "L" data on the bit line D1 is charged by the transistor Q3.
The signal becomes "H", and the movement of the output appearing on the bit lines D1 and DB1 becomes as shown by the solid line in FIG. 2, making it possible to read data.
本発明の目的は、データ読出し時のビツト線
（もしくはデータバス線）の動きを迅速にし、デ
ータの読出し速度を向上させた半導体記憶装置を
提供するにある。 SUMMARY OF THE INVENTION An object of the present invention is to provide a semiconductor memory device in which the bit line (or data bus line) moves quickly during data reading, thereby improving the data reading speed.
本発明の特徴とするところは、スタテイツク
RAMにおいて、そのビツト線もしくはデータバ
ス線間をトランジスタにより接続し、このトラン
ジスタをデータの読出し時にのみ導通するように
したものである。 The feature of the present invention is that static
In RAM, the bit lines or data bus lines are connected by transistors, and the transistors are made conductive only when reading data.
以下、本発明の実施例を図面について説明す
る。 Embodiments of the present invention will be described below with reference to the drawings.
第３図は本発明にかかる半導体記憶装置の一部
の回路例を示すもので、第１図の場合と同様にビ
ツト線Ｄ１，DB１およびワード線Ｗ１を有し、
ビツト線Ｄ１，DB１間には、ワード線Ｗ１から
のワードデコーダ出力によりゲート制御されるト
ランスフア用のトランジスタＱ１，Ｑ２を介して
抵抗およびフリツプフロツプからなるメモリセル
CE１が接続され、さらにビツト線Ｄ１，DB１に
は負荷トランジスタＱ３，Ｑ４がそれぞれ接続さ
れており、またさらにビツト線Ｄ１，DB１には
コラムデコーダ出力により制御されるコラム選択
用のトランジスタＱ５，Ｑ６がそれぞれ接続され
ているとともに、このトランジスタＱ５，Ｑ６を
通して読出されるメモリセルCE１のデータはセ
ンスアンプ回路１、出力回路２を介して端子３に
出力されるようになつている。また、ビツト線Ｄ
１，DB１間にはトランジスタＱ９のドレイン・
ソースが接続され、このトランジスタＱ９のゲー
トには、第４図に示すように外部入力をもつ
ライトイネーブル回路４によりつくられた信号
WEBが加えられるようになつている。このとき
の入力および出力WEBを第５図に示す。 FIG. 3 shows an example of a part of the circuit of a semiconductor memory device according to the present invention, which has bit lines D1, DB1 and a word line W1 as in the case of FIG.
A memory cell consisting of a resistor and a flip-flop is connected between the bit lines D1 and DB1 via transfer transistors Q1 and Q2 whose gates are controlled by the word decoder output from the word line W1.
Load transistors Q3 and Q4 are connected to the bit lines D1 and DB1, respectively, and column selection transistors Q5 and Q6 controlled by the column decoder output are connected to the bit lines D1 and DB1. The data in the memory cell CE1 read through the transistors Q5 and Q6 is outputted to a terminal 3 via a sense amplifier circuit 1 and an output circuit 2. Also, bit line D
1 and DB1 is the drain of transistor Q9.
A source is connected to the gate of the transistor Q9, and a signal generated by a write enable circuit 4 having an external input as shown in FIG.
WEB is now being added. The input and output WEB at this time is shown in FIG.
上記のように構成された半導体記憶回路におい
て、第２図ｂに示す波形のワードデコーダ出力が
ワード線Ｗ１を通してトランジスタＱ１，Ｑ２の
ゲートに加わると、このトランジスタＱ１，Ｑ２
がオンしてＤ１，DB１のいずれかを接地レベル
へ引き込むことによつてＱ７，Ｑ８のいずれかが
オンして、メモリセルCE１のフリツプフロツプ
にデータを書込み、例えばメモリセルCE１を第
３図に示す“Ｈ”、“Ｌ”の状態にする。この書込
み動作時、信号WEBはトランジスタＱ９のゲー
トを制御して、トランジスタＱ９をOFF状態に
保持する。 In the semiconductor memory circuit configured as described above, when the word decoder output having the waveform shown in FIG. 2b is applied to the gates of transistors Q1 and Q2 through word line W1,
turns on and pulls either D1 or DB1 to the ground level, which turns on either Q7 or Q8 and writes data to the flip-flop of memory cell CE1, for example, memory cell CE1 is shown in FIG. Set to “H” and “L” states. During this write operation, signal WEB controls the gate of transistor Q9 to keep transistor Q9 in the OFF state.
また、コラムデコーダ出力がトランジスタＱ
５，Ｑ６に加わることでこれらがONする。セル
データの読出し時に、第１図の場合と同様、いま
までビツト線Ｄ１，DB１に別のメモリセルによ
る逆データが残つている場合は、トランジスタＱ
９を信号WEBにより導通すれば、このトランジ
スタＱ９を通して電流I2が流れ、セルを流れる電
流I1によつてビツト線DB１が“Ｈ”から“Ｌ”
に反転されるほかに、電流I2によつてビツト線
DB１の電荷がビツト線Ｄ１に放電されるため、
ビツト線DB１の電位は迅速に“Ｈ”から“Ｌ”
へ反転しまたやや第１図の場合より電位が下が
る。ビツト線Ｄ１の“Ｌ”はトランジスタＱ３を
流れる電流のほかに、電流I2によつて充電される
ため、第１図の場合よりも早く“Ｈ”に反転され
ることになる。したがつて、ビツト線Ｄ１，DB
１に現われる出力の動きは第２図の破線のように
変化し、“Ｈ”から“Ｌ”、“Ｌ”から“Ｈ”に反
転する時間は実線に示す従来のものよりＴNSだけ
速くなり、その結果データの読出しか速くなる。
前記書込み動作に関しては、前述の通りトランジ
スタＱ９を非導通にしておく。 Also, the column decoder output is transistor Q
5. These are turned on by joining Q6. When reading cell data, if reverse data from another memory cell remains on the bit lines D1 and DB1, as in the case of FIG.
9 is made conductive by the signal WEB, a current I2 flows through this transistor Q9, and the bit line DB1 changes from "H" to " L " due to the current I1 flowing through the cell.
In addition to being reversed to
Since the charge on DB1 is discharged to bit line D1,
The potential of bit line DB1 quickly changes from “H” to “L”
The potential is also slightly lower than in the case of FIG. 1. Since the "L" level of the bit line D1 is charged by the current I2 in addition to the current flowing through the transistor Q3, it is reversed to "H" level earlier than in the case of FIG. Therefore, the bit line D1, DB
The movement of the output appearing in 1 changes as shown by the broken line in Figure 2, and the time to reverse from "H" to "L" and from "L" to "H" is faster by T NS than the conventional one shown by the solid line. As a result, data reading becomes faster.
Regarding the write operation, the transistor Q9 is kept non-conductive as described above.
これは、トランジスタＱ９が導通することによ
つてビツト線対Ｄ１，DB１の電位の開きが抑制
され、読出し時には電位の反転を早めることがで
きるが、書込み動作においては、ビツト線対の電
位差を大きくしてメモリセルの状態を反転させる
必要があるため、トランジスタＱ９が導通した状
態では書込みの時間が長くかかつたり、データの
書込みが行われない事態が生じる。 This is because when transistor Q9 becomes conductive, the difference in potential between bit line pair D1 and DB1 is suppressed, and the potential reversal can be accelerated during reading, but during write operation, the potential difference between bit line pair is increased. Since it is necessary to invert the state of the memory cell by inverting the state of the memory cell, when the transistor Q9 is conductive, writing may take a long time or data may not be written.
従つて、書込み動作時にはトランジスタＱ９を
非導通にしておく。 Therefore, during the write operation, transistor Q9 is kept non-conductive.
なお、第２図ｃに示す１対のビツト線間の電位
差は、電位が安定した後では、実線で示す従来例
で0.7〜0.8V、破線で示す本発明の実施例では0.4
〜0.5Vとなる。しかし、センスアンプは0.2V程
度の電位差がついた時に出力するので、本発明を
用いたことによつて、ビツト線間の電位差が多少
小さくなつてもビツト線電位の切り替わり時にお
けるビツト線間の電位差は実質的に従来と変わり
なく、読み出し感度の低下は実質的にはない。ま
た、本発明におけるトランジスタＱ９の接続位置
は、上記実施例に述べたようにビツト線Ｄ１，
DB１間に限らず、第３図の破線に示すようにデ
ータバスSD，SDB側に接続しても上記実施例と
同様の作用効果が得られる。 The potential difference between the pair of bit lines shown in FIG. 2c is 0.7 to 0.8 V in the conventional example shown by the solid line, and 0.4 V in the embodiment of the present invention shown by the broken line, after the potential has stabilized.
~0.5V. However, since the sense amplifier outputs when there is a potential difference of about 0.2V, by using the present invention, even if the potential difference between the bit lines becomes somewhat small, the difference between the bit lines when the bit line potential changes The potential difference is substantially the same as in the conventional case, and there is substantially no reduction in read sensitivity. Further, the connection position of the transistor Q9 in the present invention is the bit line D1, as described in the above embodiment.
The same effects as in the above embodiment can be obtained by connecting not only between the DB1 but also the data buses SD and SDB as shown by the broken line in FIG.
以上のように本発明においては、スタテイツク
RAMにおいて、そのビツト線もしくはデータバ
ス線間をトランジスタにより接続し、このトラン
ジスタをデータの読出し時にのみ導通させるよう
にしたので、ビツト線もしくはデータバス線の動
きが迅速となり、データの読出し速度を早くする
ことができる。 As described above, in the present invention, static
In RAM, the bit lines or data bus lines are connected by transistors, and these transistors are made conductive only when data is read. This speeds up the movement of the bit lines or data bus lines, increasing the data read speed. can do.
第１図は従来における半導体記憶装置の一部の
回路図、第２図は従来および本発明における説明
用波形図、第３図は本発明にかかる半導体記憶装
置の一部の回路図、第４図は本発明における信号
WEBを得るためのブロツク図、第５図はその波
形図である。
図において、Ｑ１０〜Ｑ１６……トランジス
タ、CEはメモリセル、Ｄ２，DB２はビツト線、
SD，SDBはデータバス線、Ｗ２はワード線。
FIG. 1 is a circuit diagram of a part of a conventional semiconductor memory device, FIG. 2 is an explanatory waveform diagram of the conventional semiconductor memory device and the present invention, FIG. 3 is a circuit diagram of a part of a semiconductor memory device according to the present invention, and FIG. The diagram shows signals in the present invention.
The block diagram for obtaining the WEB is shown in FIG. 5, and its waveform diagram is shown in FIG. In the figure, Q10 to Q16...transistors, CE is a memory cell, D2 and DB2 are bit lines,
SD and SDB are data bus lines, and W2 is a word line.
Claims (1)
接続されたビツト線対と、該ビツト線対に接続さ
れ、該ビツト線対の電位をセンスアンプ回路に伝
えるデータバス線対を備えた半導体記憶装置にお
いて、該ビツト線対又は該データバス線対間をト
ランジスタにより接続し、該メモリセルのデータ
の読出し動作時に該トランジスタを導通させ、該
メモリセルへのデータの書込み動作時に該トラン
ジスタを非導通とするようにしたことを特徴とす
る半導体記憶装置。1. In a semiconductor memory device comprising a static memory cell, a bit line pair connected to the memory cell, and a data bus line pair connected to the bit line pair and transmitting the potential of the bit line pair to a sense amplifier circuit , the bit line pair or the data bus line pair are connected by a transistor, the transistor is made conductive when data is read from the memory cell, and the transistor is made non-conductive when data is written to the memory cell. A semiconductor memory device characterized by:
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048620A JPS57169994A (en) | 1981-03-31 | 1981-03-31 | Semiconductor storage device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56048620A JPS57169994A (en) | 1981-03-31 | 1981-03-31 | Semiconductor storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57169994A JPS57169994A (en) | 1982-10-19 |
| JPS6149757B2 true JPS6149757B2 (en) | 1986-10-30 |
Family
ID=12808444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56048620A Granted JPS57169994A (en) | 1981-03-31 | 1981-03-31 | Semiconductor storage device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57169994A (en) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0690877B2 (en) * | 1984-05-25 | 1994-11-14 | 株式会社東芝 | Semiconductor memory |
| JPS62145595A (en) * | 1985-12-20 | 1987-06-29 | Toshiba Corp | Semiconductor memory device |
| US4785427A (en) * | 1987-01-28 | 1988-11-15 | Cypress Semiconductor Corporation | Differential bit line clamp |
| JPH01119982A (en) * | 1987-10-31 | 1989-05-12 | Toshiba Corp | Static type random access memory |
| KR920008763A (en) * | 1990-10-16 | 1992-05-28 | 김광호 | Data Line Equalization Circuit and Equalization Method of Static RAM |
-
1981
- 1981-03-31 JP JP56048620A patent/JPS57169994A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57169994A (en) | 1982-10-19 |
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