JPH0234117B2 - - Google Patents
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- JPH0234117B2 JPH0234117B2 JP58033048A JP3304883A JPH0234117B2 JP H0234117 B2 JPH0234117 B2 JP H0234117B2 JP 58033048 A JP58033048 A JP 58033048A JP 3304883 A JP3304883 A JP 3304883A JP H0234117 B2 JPH0234117 B2 JP H0234117B2
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Description
【発明の詳細な説明】
本発明は二つのチツプイネーブル入力端子を有
し、第一のチツプイネーブル入力端子にロウレベ
ル、かつ第二のチツプイネーブル入力端子にハイ
レベルの信号が入力されると、読み出し又は書き
込みが可能となるCMOSメモリ回路に関する。Detailed Description of the Invention The present invention has two chip enable input terminals, and when a low level signal is input to the first chip enable input terminal and a high level signal is input to the second chip enable input terminal, the readout is performed. Or, it relates to a CMOS memory circuit that allows writing.
以下の説明において、「ロウレベル」、「ハイレ
ベル」はTTLレベルを含む電圧レベルを表わす
ものとする。（例えば、電源電圧Vcc＝5Vで「ロ
ウレベル」は0V〜0.8V、「ハイレベル」は2.2V〜
5Vである。）以下で使用している「ロウレベル」、
「ハイレベル」もこの意味での電圧レベルとする。 In the following description, "low level" and "high level" represent voltage levels including TTL levels. (For example, when the power supply voltage Vcc = 5V, "low level" is 0V ~ 0.8V, "high level" is 2.2V ~
It is 5V. ) "Low level" used below,
"High level" is also defined as a voltage level in this sense.
第１図に、従来のCMOSメモリ回路の一例を
示す。二つのチツプイネーブル入力信号1、
CE2は、入力バツフア１０１に入力される。又、
アドレス信号A1、データ入力信号DIN、ライトイ
ネーブル入力信号WEは、それぞれ入力バツフア
１０２に入力される。入力バツフア１０１，１０
２はそれぞれ第１図ｂ、ｃの如く構成される。バ
ツフアされた信号A′i、′iから、アドレスデコー
ダ部１０３で所望のメモリセルが選択される。
DIN制御部１０４、DOUT制御部１０６は、それぞ
れデータの読み出し、書き込みの制御を行なう。 FIG. 1 shows an example of a conventional CMOS memory circuit. Two chip enable input signals 1 ,
CE 2 is input to input buffer 101 . or,
Address signal A 1 , data input signal D IN , and write enable input signal WE are input to input buffer 102, respectively. Input buffer 101, 10
2 are constructed as shown in FIG. 1b and c, respectively. A desired memory cell is selected by the address decoder section 103 from the buffered signals A' i and ' i .
The D IN control unit 104 and the D OUT control unit 106 control data reading and writing, respectively.
第１図ｃの入力バツフア１０２は、CE′がVTN
以下の場合、電源電流を消費しない。但し、VTN
＝0.8Vである。又、アドレスデコーダ部１０３
は′がVCC｜VTP｜以上の場合、DIN制御部１０
４、DOUT制御部１０６はCE′がVTN以下の場合、
データ保持に不要な電力消費がないように、それ
ぞれ構成されているとする。但し、VCC、VTPは
それぞれ電源電圧、Ｐチヤネルトランジスタの閾
値電圧とする。例えば、VTP＝−0.8Vである。
CE1がハイレベル或るいはCE2がロウレベルの場
合、CE′はVTN以下、′はVCC−｜VTP｜以上と
なるので、１０２，１０３，１０４，１０５，１
０６の各ブロツクの電源電流はデータ保持に必要
な成分だけになる。尚、動作状態即ち、読み出し
又は書き込みが可能となるのは、1がロウレベ
ルかつCE2がハイレベルの場合である。 The input buffer 102 of FIG .
Power supply current is not consumed in the following cases. However, V TN
=0.8V. Additionally, the address decoder section 103
If ' is greater than or equal to V CC | V TP |, D IN control section 10
4. When CE′ is less than V TN , the D OUT control unit 106
It is assumed that each is configured so that there is no unnecessary power consumption for data retention. However, V CC and V TP are the power supply voltage and the threshold voltage of the P channel transistor, respectively. For example, V TP =-0.8V.
When CE 1 is high level or CE 2 is low level, CE′ is less than V TN and ′ is more than V CC −|V TP |, so 102, 103, 104, 105, 1
The power supply current for each block of 06 is only the component necessary for data retention. Note that the operating state, that is, reading or writing is possible when 1 is at low level and CE2 is at high level.
ところで、ブロツク１０１の電源電流が遮断さ
れるのは、CE2がVTN以下で1が任意のレベル
の場合、或るいはCE2がVCC−｜VTP｜以上で1
がVCC−｜VTP｜以上かVTN以下の場合に限られ
る。ここで、CMOSメモリ回路の電源電流がデ
ータ保持に必要な成分だけになつている状態を待
機時状態と呼ぶことにすれば、以上の考察から
CE2がVTN以下で1が任意のレベルの場合、或
るいは1、CE2が共にVCC−｜VTP｜以上の場合
の二つの場合に限つて、本従来例のCMOSメモ
リ回路は待機時状態になることがわかる。ところ
で、CE2をVTN以下のレベルに設定するだけで、
CE1が如何なるレベルにあつても、前記CMOSメ
モリ回路を対機時状態にすることができるのに対
し、1をVCC−｜VTP｜以上のレベルに設定して
も、CE2のレベルに依つては、前記CMOSメモリ
回路を待機時状態にすることはできない。従つ
て、本従来例は、1だけの制御でCMOSメモリ
回路を待機時状態に遷移させることができないと
言う欠点があつた。 By the way, the power supply current of block 101 is cut off when CE 2 is below V TN and 1 is an arbitrary level, or when CE 2 is above V CC - | V TP | and 1
is limited to the case where is greater than or equal to V CC − | V TP | or less than V TN . Here, if we call the state in which the power supply current of the CMOS memory circuit is reduced to only the component necessary for data retention as the standby state, then from the above considerations,
The CMOS memory circuit of this conventional example is limited to two cases: when CE 2 is below V TN and 1 is at an arbitrary level, or when 1 and CE 2 are both above V CC − | V TP | It can be seen that it is in a standby state. By the way, just by setting CE 2 to a level below V TN ,
While the CMOS memory circuit can be put into the operational state no matter what level CE 1 is, setting 1 to a level above V CC − | V TP | Depending on the situation, the CMOS memory circuit cannot be put into a standby state. Therefore, this conventional example has a drawback in that it is not possible to transition the CMOS memory circuit to the standby state by controlling only 1 .
本発明の目的は、1をVCC−｜VTP｜以上で
CE2を任意のレベル、或るいはCE2をVTN以下で
CE1を任意のレベルにするだけで待機時状態とな
るCMOSメモリ回路を提供することにある。 The purpose of the present invention is to set 1 to V CC − | V TP | or more.
CE 2 at any level or CE 2 below V TN
The object of the present invention is to provide a CMOS memory circuit that enters a standby state simply by setting CE1 to an arbitrary level.
本発明によるCMOSメモリ回路は、第一のチ
ツプイネーブル入力端子及び第二のチツプイネー
ブル入力端子を入力を有し、前記第一のチツプイ
ネーブル入力端子にロウレベル、かつ前記第二の
チツプイネーブル入力端子にハイレベルの信号が
入力されると、読み出し又は書き込みが可能とな
るメモリ回路であつて、前記第一のチツプイネー
ブル入力端子に（電源電圧）−（Ｐチヤネルトラン
ジスタの閾値電圧の絶体値）以上、或るいは前記
第二のチツプイネーブル入力端子に（Ｎチヤネル
トランジスタの閾値電圧）以下の信号が入力され
た状態を検知し所要の信号を発生する第一の手段
と、前記検知信号により前記回路内部のデータ保
持に不要な電源電流を遮断する第二の手段とを兼
ね備えたことを特徴とする。 The CMOS memory circuit according to the present invention has a first chip enable input terminal and a second chip enable input terminal, and has a low level on the first chip enable input terminal and a low level on the second chip enable input terminal. A memory circuit that can be read or written when a high-level signal is input, and the first chip enable input terminal is set to (power supply voltage) - (absolute value of the threshold voltage of the P channel transistor) or more. or a first means for detecting a state in which a signal equal to or lower than (threshold voltage of an N-channel transistor) is input to the second chip enable input terminal and generating a required signal; It is characterized in that it also has a second means of cutting off power supply current that is unnecessary for internal data retention.
或るいは、本発明によるCMOSメモリ回路は、
前記第一の手段が、前記第一のチツプイネーブル
入力端子をゲートに接続した第一のＰチヤネルト
ランジスタと、第一の抵抗器と、前記第二のチツ
プイネーブル入力端子をゲートに接続した第一の
Ｎチヤネルトランジスタとを縦続接続し、第二の
Ｎチヤネル（又はＰチヤネル）トランジスタのゲ
ート（又はソース）を前記第一のＰチヤネルトラ
ンジスタと前記第一の抵抗器の接続点に、前記第
二のＮチヤネル（又はＰチヤネル）トランジスタ
のソース（又はゲート）を前記第一のＮチヤネル
トランジスタと前記第一の抵抗器との接続点に、
それぞれ接続し、第二の抵抗器の一端を前記第二
のＮチヤネル（Ｐチヤネル）トランジスタのドレ
インに、前記第二の抵抗器の他端を電源（又は
GND）にそれぞれ接続し、CMOSインバータの
入力を前記第二のＮチヤネル（又はＰチヤネル）
トランジスタのドレインに接続し、前記CMOS
インバータの出力を前記検知信号とするように構
成したことを特徴とする。 Alternatively, the CMOS memory circuit according to the present invention
The first means includes a first P-channel transistor having a gate connected to the first chip enable input terminal, a first resistor, and a first P-channel transistor having a gate connected to the second chip enable input terminal. N-channel transistors are cascade-connected, and the gate (or source) of the second N-channel (or P-channel) transistor is connected to the connection point between the first P-channel transistor and the first resistor; a source (or gate) of an N-channel (or P-channel) transistor at a connection point between the first N-channel transistor and the first resistor;
one end of the second resistor is connected to the drain of the second N-channel (P-channel) transistor, and the other end of the second resistor is connected to the power supply (or
GND) and connect the input of the CMOS inverter to the second N channel (or P channel).
Connect to the drain of the transistor and the CMOS
The present invention is characterized in that the output of the inverter is used as the detection signal.
本発明の第一の実施例を説明する。 A first embodiment of the present invention will be described.
本実施例は、第一の入力バツフア１０１を第２
図の回路２０１で置き換えたCMOSメモリ回路
である。第２図に於て、トランジスタQ21、Q22、
Q23、抵抗R21、R22及びインバータ２０２によつ
て、入力レベル検知回路２０３を構成する。但
し、トランジスタQ21、Q22、Q23のオン状態に於
けるソース・ドレイン間抵抗値は、いずれも抵抗
R21、R22の抵抗値より十分小さいとする。まず、
CE1がVCC−｜VTP｜以下、かつCE2がVTN以上の
場合について説明する。この場合、トランジスタ
Q21及びQ22が共にオンするので抵抗R21に電流が
流れ、節点２１，２２の間に電位差が生じる。前
記電位差がVTN以上になると、トランジスタQ23
がオンし、抵抗R22にも電流が流れ、節点２３の
電位が低下し、インバータ２０２の出力２４の電
位はハイレベルになる。この場合、トランジスタ
Q24がオフ、トランジスタQ25がオンするので、
NAND回路２０４は、CE2を入力とし、節点２
５を出力するインバータとして動作する。従つ
て、1がVCC−｜VTP｜以下、かつCE2がVTN以
上の場合、本実施例の入力バツフア２０１は、前
記従来例の入力バツフア１０１と等価な構成をな
し、１０１と同等の働きをする。尚、本実施例に
於て読み出し又は書き込み動作が可能となるの
は、前記従来例と同じく、1がロウレベルかつ
CE2がハイレベルの場合である。 In this embodiment, the first input buffer 101 is
This is a CMOS memory circuit that replaced the circuit 201 in the figure. In FIG. 2, transistors Q 21 , Q 22 ,
Q 23 , resistors R 21 , R 22 and inverter 202 constitute an input level detection circuit 203 . However, the source-drain resistance values in the on state of transistors Q 21 , Q 22 , and Q 23 are all
It is assumed that the resistance values are sufficiently smaller than the resistance values of R 21 and R 22 . first,
The case where CE 1 is less than or equal to V CC −|V TP | and CE 2 is greater than or equal to V TN will be explained. In this case, the transistor
Since both Q 21 and Q 22 are turned on, a current flows through the resistor R 21 and a potential difference is generated between the nodes 21 and 22. When the potential difference becomes greater than or equal to V TN , the transistor Q 23
is turned on, current also flows through resistor R22 , the potential at node 23 decreases, and the potential at output 24 of inverter 202 becomes high level. In this case, the transistor
Since Q 24 is off and transistor Q 25 is on,
The NAND circuit 204 inputs CE 2 and connects node 2
It operates as an inverter that outputs 5. Therefore, when 1 is less than or equal to V CC -|V TP | and CE 2 is greater than or equal to V TN , the input buffer 201 of this embodiment has a configuration equivalent to that of the input buffer 101 of the conventional example, and is equivalent to 101. The function of Note that in this embodiment, read or write operations are possible only when 1 is low level and
This is the case when CE 2 is at a high level.
次に、本実施例に於て、1がVCC−｜VTP｜以
上、或るいはCE2がVTN以下の場合の動作につい
て説明する。この場合、トランジスタQ21がオフ
或るいはトランジスタQ22がオフとなるので、抵
抗R21には電流が流れない。従つて、節点２１，
２２間の電位差は0Vで、トランジスタQ23はオフ
になる。よつて、抵抗R22にも電流は流れず、節
点２３の電位はVCCで、インバータ２０２の出力
２４の電位はGNDとなる。節点２４がGNDとな
るため、トランジスタQ24がオン、トランジスタ
Q25がオフとなり、NAND回路２０４の出力２５
の電位はVCCとなる。従つて、トランジスタQ26
がオフ、トランジスタQ27がオンとなり、NAND
回路２０５の出力２６の電位にGNDとなる。以
上のように、1がVCC−｜VTP｜以上、或るいは
CE2がVTN以下の場合、入力バツフア２０１を構
成する２０２，２０３，２０４，２０５の各回路
のいずれにも電流は流れない。又、節点２６の電
位がGNDであるので、′がVCC、CE′がGNDと
なり、第１図に於ける１０２，１０３，１０４，
１０５，１０６の各ブロツクの電源電流はデータ
保持に必要な成分だけになる。 Next, in this embodiment, the operation when 1 is greater than or equal to V CC -|V TP | or CE 2 is less than or equal to V TN will be described. In this case, the transistor Q 21 is turned off or the transistor Q 22 is turned off, so no current flows through the resistor R 21 . Therefore, node 21,
The potential difference between Q 22 is 0V and transistor Q 23 is turned off. Therefore, no current flows through the resistor R 22 either, the potential of the node 23 is V CC and the potential of the output 24 of the inverter 202 is GND. Since node 24 becomes GND, transistor Q 24 is turned on and transistor
Q 25 is turned off, and the output 25 of the NAND circuit 204
The potential of is V CC . Therefore, transistor Q 26
is off, transistor Q 27 is on, and NAND
The potential of the output 26 of the circuit 205 becomes GND. As mentioned above, 1 is greater than or equal to V CC − | V TP |
When CE 2 is less than or equal to V TN , no current flows through any of the circuits 202 , 203 , 204 , and 205 that constitute the input buffer 201 . Also, since the potential of node 26 is GND, ' is V CC and CE' is GND, and 102, 103, 104, 104 in FIG.
The power supply current for each block 105 and 106 consists of only the component necessary for data retention.
以上の如く、本実施例のCMOSメモリ回路は、
CE1をVCC−｜VTP｜以上、或るいはCE2をVTN以
下にするだけで待機時状態になり、データ保持以
外の不要な電力を遮断することができる。 As described above, the CMOS memory circuit of this embodiment is
Simply setting CE 1 to V CC -|V TP | or higher, or CE 2 to V TN or lower, enters the standby state and cuts off unnecessary power for purposes other than data retention.
本発明の第二の実施例を説明する。 A second embodiment of the present invention will be described.
本実施例は、第１図の入力バツフア１０１を第
３図の回路３０１で置き換えたものである。第３
図に於て、トランジスタQ31、Q32、Q33、抵抗
R31、Q32、Q33、抵抗R31、R32及びインバータ３
０２によつて入力レベル検知回路３０３を構成す
る。但し、トランジスタQ31、Q32、Q33のオン状
態のソース・ドレイン間抵抗値は、いずれも抵抗
R31、R33の抵抗値より十分小さいとする。本実
施例の入力バツフア３０１は、第一の実施例の入
力バツフア２０１に於て、1とCE2、′と
CE′、電源とGND、Ｐチヤネルトランジスタと
Ｎチヤネルトランジスタをそれぞれ入れ換えたも
のである。まず、CE1がVCC−｜VTP｜以下、かつ
CE2がVTN以上の場合、抵抗R31、R32に電流が流
れ、節点３４がロウレベルとなり、NOR回路３
０４は1を入力、節点３５を出力とするインバ
ータとして働く。特に1がロウレベル、かつ
CE2がハイレベルの場合、入力バツフア３０１の
出力信号CE′、′はそれぞれハイレベル、ロウ
レベルとなり、３０１は前記従来例の入力バツフ
ア１０１と同等の働きをする。次に1がVCC−
｜VTP｜以上、或るいはCE2がVTN以下の場合、抵
抗R31、R32には電流が流れず、節点３４の電位
がVCCとなり、さらに節点３５，３６の電位がそ
れぞれGND、VCCとなり、入力バツフア３０１を
構成する３０２，３０３，３０４，３０５の各回
路いずれにも電流は流れない。又、CE′がGND、
CE′がVCCとなり、第１図に於ける１０２，１０
３，１０４，１０５，１０６の各ブロツクの電源
電流はデータ保持に必要な分だけになる。従つ
て、本実施例のCMOSメモリ回路は、1をVCC
−｜VTP｜以上、或るいはCE2をVTN以下にするだ
けで、待機時状態になり、データ保持以外の不要
な電力を遮断することができる。 In this embodiment, input buffer 101 in FIG. 1 is replaced with circuit 301 in FIG. 3. Third
In the figure, transistors Q 31 , Q 32 , Q 33 , resistors
R 31 , Q 32 , Q 33 , resistors R 31 , R 32 and inverter 3
02 constitutes an input level detection circuit 303. However, the on-state source-drain resistance values of transistors Q 31 , Q 32 , and Q 33 are all
It is assumed that the resistance values are sufficiently smaller than the resistance values of R 31 and R 33 . The input buffer 301 of this embodiment is different from the input buffer 201 of the first embodiment by 1 , CE 2 ,' and
CE', the power supply and GND, and the P-channel transistor and N-channel transistor are replaced. First, CE 1 is less than or equal to V CC − | V TP | and
When CE 2 is higher than V TN , current flows through resistors R 31 and R 32 , node 34 becomes low level, and NOR circuit 3
04 works as an inverter with 1 as input and node 35 as output. In particular, 1 is low level and
When CE 2 is at a high level, the output signals CE' and CE' of the input buffer 301 are at a high level and a low level, respectively, and the input buffer 301 functions in the same manner as the input buffer 101 of the conventional example. Then 1 is V CC −
If it is greater than |V TP | or CE 2 is less than V TN , no current flows through resistors R 31 and R 32 , the potential of node 34 becomes V CC , and the potential of nodes 35 and 36 becomes GND. , V CC , and no current flows through any of the circuits 302, 303, 304, and 305 that constitute the input buffer 301. Also, CE′ is GND,
CE' becomes V CC , and 102, 10 in Figure 1
The power supply current for each block 3, 104, 105, and 106 is only that necessary for data retention. Therefore, in the CMOS memory circuit of this embodiment, 1 is set to V CC
-|V TP | or more, or simply by reducing CE 2 to V TN or less, the standby state is entered and unnecessary power other than data retention can be cut off.
以上述べたように、本発明は二つのチツプイネ
ーブル入力信号1、CE2に対し、1をVCC−｜
VTP｜以上、或るいはCE2をVTN以下にするだけ
で、データ保持に不要な電源電流が遮断されるよ
うなCMOSメモリ回路を実現するものである。 As described above, in the present invention, for two chip enable input signals 1 and CE 2 , 1 is set to V CC −|
The purpose is to realize a CMOS memory circuit in which power supply current unnecessary for data retention is cut off simply by reducing V TP | or more or CE 2 to less than V TN .
又、前記各実施例に限らず、本発明の主旨を満
たす種々の応用例が可能であることは言うまでも
ない。 Furthermore, it goes without saying that the present invention is not limited to the above-mentioned embodiments, and that various application examples that satisfy the gist of the present invention are possible.
第１図ａ〜ｃは従来例を示す回路図、第２図は
本発明の第一の実施例を示す部分回路図、第３図
は同じく第二の実施例を示す部分回路図である。
１０１，１０２……入力バツフア、１０３……
アドレスデコーダ部、１０４……DIN制御部、１
０５……メモリセルマトリツクス部、１０６……
DOUT制御部、２０１，３０１……入力バツフア、
２０２，３０２……インバータ、２０３，３０３
……入力レベル検知回路、２０４，３０５……
NAND回路、２０５，３０４……NOR回路。
1A to 1C are circuit diagrams showing a conventional example, FIG. 2 is a partial circuit diagram showing a first embodiment of the present invention, and FIG. 3 is a partial circuit diagram showing a second embodiment. 101, 102...input buffer, 103...
Address decoder section, 104...D IN control section, 1
05...Memory cell matrix section, 106...
D OUT control section, 201, 301...input buffer,
202,302...Inverter, 203,303
...Input level detection circuit, 204, 305...
NAND circuit, 205, 304...NOR circuit.
Claims (1)
チツプイネーブル入力端子を有し、前記第一のチ
ツプイネーブル入力端子にロウレベル、かつ前記
第二のチツプイネーブル入力端子にハイレベルの
信号が入力されると、読み出し又は書き込みが可
能となるメモリ回路に於て、前記第一のチツプイ
ネーブル入力端子に（電源電圧）−（Ｐチヤネルト
ランジスタの閾値電圧の絶対値）以上、或るいは
前記第二のチツプイネーブル入力端子に（Ｎチヤ
ネルトランジスタの閾値電圧）以下の信号が入力
された状態を検知し所要の信号を発生する第一の
手段と、前記検知信号により前記回路内部のデー
タ保持に不要な電源電流を遮断する第二の手段と
を備えたことを特徴とするメモリ回路。 ２ 前記第一の手段が、前記第一のチツプイネー
ブル入力端子をゲートに接続した第一のＰチヤネ
ルトランジスタと、第一の抵抗器と、前記第二の
チツプイネーブル入力端子をゲートに接続した第
一のＮチヤネルトランジスタとを縦続接続し、第
二のＮチヤネル（又はＰチヤネル）トランジスタ
のゲート（又はソース）を前記第一のＰチヤネル
トランジスタと前記第一の抵抗器の接続点に、前
記第二のＮチヤネル（又はＰチヤネル）トランジ
スタのソース（又はゲート）を前記第一のＮチヤ
ネルトランジスタと前記第一の抵抗器との接続点
にそれぞれ接続し、第二の抵抗器の一端を前記第
二のＮチヤネル（又はＰチヤネル）トランジスタ
のドレインに、前記第二の抵抗器の他端を電源
（又はGND）にそれぞれ接続し、CMOSインバー
タの入力を前記第二のＮチヤネル（又はＰチヤネ
ル）トランジスタのドレインに接続し、前記
CMOSインバータの出力を前記検知信号とする
ように構成したことを特徴とする。特許請求の範
囲第１項に記載のメモリ回路。[Scope of Claims] 1 It has a first chip enable input terminal and a second chip enable input terminal, and the first chip enable input terminal has a low level and the second chip enable input terminal has a high level. When a signal is input, in the memory circuit that enables reading or writing, the voltage at the first chip enable input terminal is set to (power supply voltage) - (absolute value of the threshold voltage of the P channel transistor) or more, or a first means for detecting a state in which a signal equal to or lower than the threshold voltage of the N-channel transistor is input to the second chip enable input terminal and generating a required signal; and a second means for cutting off unnecessary power supply current. 2. The first means includes a first P-channel transistor having a gate connected to the first chip enable input terminal, a first resistor, and a first P-channel transistor having the gate connected to the second chip enable input terminal. one N-channel transistor is cascade-connected, and the gate (or source) of a second N-channel (or P-channel) transistor is connected to the connection point of the first P-channel transistor and the first resistor. The sources (or gates) of two N-channel (or P-channel) transistors are respectively connected to the connection points of the first N-channel transistor and the first resistor, and one end of the second resistor is connected to the connection point of the first N-channel transistor and the first resistor. Connect the drain of the second N-channel (or P-channel) transistor and the other end of the second resistor to the power supply (or GND), and connect the input of the CMOS inverter to the drain of the second N-channel (or P-channel) transistor. Connect to the drain of the transistor and
The present invention is characterized in that the output of a CMOS inverter is configured to be used as the detection signal. A memory circuit according to claim 1.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033048A JPS59160883A (en) | 1983-03-01 | 1983-03-01 | Memory circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58033048A JPS59160883A (en) | 1983-03-01 | 1983-03-01 | Memory circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59160883A JPS59160883A (en) | 1984-09-11 |
| JPH0234117B2 true JPH0234117B2 (en) | 1990-08-01 |
Family
ID=12375883
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58033048A Granted JPS59160883A (en) | 1983-03-01 | 1983-03-01 | Memory circuit |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59160883A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62102499A (en) * | 1985-10-28 | 1987-05-12 | Nec Corp | Memory circuit |
| JPH063679B2 (en) * | 1987-10-30 | 1994-01-12 | 株式会社東芝 | Semiconductor device control circuit |
-
1983
- 1983-03-01 JP JP58033048A patent/JPS59160883A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59160883A (en) | 1984-09-11 |
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