JPS6149423A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS6149423A JPS6149423A JP59171891A JP17189184A JPS6149423A JP S6149423 A JPS6149423 A JP S6149423A JP 59171891 A JP59171891 A JP 59171891A JP 17189184 A JP17189184 A JP 17189184A JP S6149423 A JPS6149423 A JP S6149423A
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- JP
- Japan
- Prior art keywords
- resist
- pattern
- drain
- source
- prescribed
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02107—Forming insulating materials on a substrate
- H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
- H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
- H01L21/02118—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer carbon based polymeric organic or inorganic material, e.g. polyimides, poly cyclobutene or PVC
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- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、複数のレジストパターン工程をともない、高
精度の重ね合せを実現する半導体装置の製造方法に関す
るものである。
精度の重ね合せを実現する半導体装置の製造方法に関す
るものである。
従来例の構成とその問題点
半導体素子の高集積化、微細化が進むにつれてパターン
形成における重ね合せ精度の向上が求められている。
形成における重ね合せ精度の向上が求められている。
従来例の半導体装置の製造方法を、ＧａＡｓ Ｆ Ｅ
Ｔを製作する場合を例として、第１図ａ、ｂの平面図に
基いて説明する。はじめに、ソース・ドレイン用のレジ
ストパターンを形成し、ＡｕＧｅ／Ａｕの蒸着、リフト
オフにより、ソース・ドレイン１を形成する（第１図ａ
）。その際に、次のパターニング用の合せマーク２を形
成しておく。次に、合せマーク２を用いて重ね合せを行
いながら、ソース・ドレイン１の間にゲートパターン３
を形成する（第１図ｂ）。そのとき問題となるのは、ソ
ース・ドレイン１に対するゲートパターン３の重ね合せ
である。半導体素子の微細化が進むにつれて重ね合せ精
度の向上が求められている。しかし、あらかじめ設けら
れたパターンに、新しくノくターンを重ね合せる方法で
は、重ね合せ精度の向上にも限界があり、この点を改良
し、重ね合せ精度をより向上することが望まれている。
Ｔを製作する場合を例として、第１図ａ、ｂの平面図に
基いて説明する。はじめに、ソース・ドレイン用のレジ
ストパターンを形成し、ＡｕＧｅ／Ａｕの蒸着、リフト
オフにより、ソース・ドレイン１を形成する（第１図ａ
）。その際に、次のパターニング用の合せマーク２を形
成しておく。次に、合せマーク２を用いて重ね合せを行
いながら、ソース・ドレイン１の間にゲートパターン３
を形成する（第１図ｂ）。そのとき問題となるのは、ソ
ース・ドレイン１に対するゲートパターン３の重ね合せ
である。半導体素子の微細化が進むにつれて重ね合せ精
度の向上が求められている。しかし、あらかじめ設けら
れたパターンに、新しくノくターンを重ね合せる方法で
は、重ね合せ精度の向上にも限界があり、この点を改良
し、重ね合せ精度をより向上することが望まれている。
発明の目的
本発明は、以上の問題を解決した半導体装置の製造方法
であり、本発明を用いることにより、高精度の重ね合せ
を実現することができる。
であり、本発明を用いることにより、高精度の重ね合せ
を実現することができる。
発明の構成
本発明は、半導体基板上に、所定図形Ａと所定図形Ｂと
からなる第１のレジストパターンを、１回の露光、現像
工程により形成し、ついで、前記第１のレジストパター
ン上に、第２のレジストを塗布し、露光、現像工程によ
り前記所定図形Ａよりやや大きい所定図形Ａ′の第２の
レジストパターンを形成したのち、第１のウェーハ処理
工程を行い、その後、前記第２のレジストのみを除去し
、ついで再び第３のレジストを塗布し、露光、現像ｆ
により、前記第１のレジストパターンによ
る所定図形Ｂよりやや大きい所定図形Ｂ′の第３のレジ
ストパターンを形成したのち、第２のウェーハ処理工程
を行う半導体装置の製造方法であり、これＫよシ、第１
．第２のウェーハ処理工程によるパターンずれは起らな
い。
からなる第１のレジストパターンを、１回の露光、現像
工程により形成し、ついで、前記第１のレジストパター
ン上に、第２のレジストを塗布し、露光、現像工程によ
り前記所定図形Ａよりやや大きい所定図形Ａ′の第２の
レジストパターンを形成したのち、第１のウェーハ処理
工程を行い、その後、前記第２のレジストのみを除去し
、ついで再び第３のレジストを塗布し、露光、現像ｆ
により、前記第１のレジストパターンによ
る所定図形Ｂよりやや大きい所定図形Ｂ′の第３のレジ
ストパターンを形成したのち、第２のウェーハ処理工程
を行う半導体装置の製造方法であり、これＫよシ、第１
．第２のウェーハ処理工程によるパターンずれは起らな
い。
実施例の説明
ＧａＡｓ Ｆ Ｅ Ｔを製作する場合を例として、第
２図ａ−ｊの工程順断面図に用いて本発明の詳細な説明
する。
２図ａ−ｊの工程順断面図に用いて本発明の詳細な説明
する。
ＧａＡｓ ＦＥＴにおける、メサエッチング工程、ソ
ース・ドレイン形成工程、ゲート形成工程で、メサパタ
ーンをＡ、ソース・ドレインパターンをＢ、ゲートパタ
ーンをＣとする。ＧａＡｓ基板４上に、例えば、東京応
化（社）製の商品名０ＦＰＲ８００で知られるレジスト
剤を１μｍの厚さで塗布し、８５°Ｃ，２０分間のプリ
ベークを行う。次に、メサパターンＡ、ソース・ドレイ
ンパターンＢ、ゲートパターンＣを含む露光用マスクを
用いて、露光を行い、例えば、東京応化（社）製の商品
名ＮＭＤ−３で知られる現像液を用いて１分間現像する
ことにより、０ＦＰＲ８００レジストに、パターン５を
形成する。つぎに、波長２５０ｎｍ。
ース・ドレイン形成工程、ゲート形成工程で、メサパタ
ーンをＡ、ソース・ドレインパターンをＢ、ゲートパタ
ーンをＣとする。ＧａＡｓ基板４上に、例えば、東京応
化（社）製の商品名０ＦＰＲ８００で知られるレジスト
剤を１μｍの厚さで塗布し、８５°Ｃ，２０分間のプリ
ベークを行う。次に、メサパターンＡ、ソース・ドレイ
ンパターンＢ、ゲートパターンＣを含む露光用マスクを
用いて、露光を行い、例えば、東京応化（社）製の商品
名ＮＭＤ−３で知られる現像液を用いて１分間現像する
ことにより、０ＦＰＲ８００レジストに、パターン５を
形成する。つぎに、波長２５０ｎｍ。
光強度４０ ｍＷ／ｃＡの遠紫外光を、レジストノくタ
ーン６に対して、６分間照射する。さらに３００°Ｃ２
３０分間の熱処理を行う。この処理によりレジストパタ
ーン６は、現像液に不溶となる。この断面形状を第２図
ａに示す・ 次ニ、不溶のレジストパターン５および基板４の露出面
をおおって、０ＦＰＲｓｏｏによる第２のレジスト６を
１μｍの厚さで塗布し、８５°Ｃ２２０分間のプリベー
クを行う（第２図ｂ）。そして、第２のレジスト６に対
して、メサノくターンＡよりやや大きいパターンＡ′
のマスクを用いて露光、現像を行い、メサノくターン７
を形成する（第２図Ｃ）。ここでメサパターン７は、所
定図形Ａに対する重ね合せをかなりゆるくてよく、図形
Ａと同図Ａ′の重ね合せが変動しても、実際のノくター
ンは図形Ａによって決定しているから、メサノくターン
形成に影響しない。ついで、図形ＡおよびＡ／ をマス
クにして、基板４に対して、Ｈ２ＳＯ４／Ｈ２ｏ２の混
合液を用いて、深さ１μｍのメサエッチングを行う（第
２図ｄ）。
ーン６に対して、６分間照射する。さらに３００°Ｃ２
３０分間の熱処理を行う。この処理によりレジストパタ
ーン６は、現像液に不溶となる。この断面形状を第２図
ａに示す・ 次ニ、不溶のレジストパターン５および基板４の露出面
をおおって、０ＦＰＲｓｏｏによる第２のレジスト６を
１μｍの厚さで塗布し、８５°Ｃ２２０分間のプリベー
クを行う（第２図ｂ）。そして、第２のレジスト６に対
して、メサノくターンＡよりやや大きいパターンＡ′
のマスクを用いて露光、現像を行い、メサノくターン７
を形成する（第２図Ｃ）。ここでメサパターン７は、所
定図形Ａに対する重ね合せをかなりゆるくてよく、図形
Ａと同図Ａ′の重ね合せが変動しても、実際のノくター
ンは図形Ａによって決定しているから、メサノくターン
形成に影響しない。ついで、図形ＡおよびＡ／ をマス
クにして、基板４に対して、Ｈ２ＳＯ４／Ｈ２ｏ２の混
合液を用いて、深さ１μｍのメサエッチングを行う（第
２図ｄ）。
ＮＭＤ−３’ｉたは有機溶剤のレジスト除去剤を用いて
、残存レジスト７を除去した後、再度０ＦＰＲｓｏｏレ
ジストを１μｍの厚さで塗布し、８６°Ｃ２２０分間の
プリベークを行う（第２図ｅ）。
、残存レジスト７を除去した後、再度０ＦＰＲｓｏｏレ
ジストを１μｍの厚さで塗布し、８６°Ｃ２２０分間の
プリベークを行う（第２図ｅ）。
ソース・ドレインパターンＢよシやや大きいノくターン
Ｂ′の露光用マスクを用いて露光、現像を行い、レジス
トによるソース・ドレインノ（ターフ８を形成する（第
２図ｆ）。次に、電極材のＡｕＧｅ ／Ａｕを０．５μ
ｍの厚さで蒸着し、トリクロルエチレン中でボイルする
ことにより、リフトオフを行い、ソース・ドレイン電極
９を形成する（第２図ｑ）・ 次に、０ＦＰＲｓｏｏレジストを再度１μｍの厚さで塗
布し、８６°Ｃ，２０分間プリベークを行う（第２図ｈ
）。そして、このレジストに対して。
Ｂ′の露光用マスクを用いて露光、現像を行い、レジス
トによるソース・ドレインノ（ターフ８を形成する（第
２図ｆ）。次に、電極材のＡｕＧｅ ／Ａｕを０．５μ
ｍの厚さで蒸着し、トリクロルエチレン中でボイルする
ことにより、リフトオフを行い、ソース・ドレイン電極
９を形成する（第２図ｑ）・ 次に、０ＦＰＲｓｏｏレジストを再度１μｍの厚さで塗
布し、８６°Ｃ，２０分間プリベークを行う（第２図ｈ
）。そして、このレジストに対して。
ゲートパターンＣよシやや大きいノぐターンＣ′を用い
て露光、現像を行い、四ノくターンＣ′の開口を有する
ゲートパターン１ｏを形成する（第２図ｉ）。ここで、
予め形成されているゲートノくターンＣに対するノくタ
ーンＣ′の重ね合せはゆるくてよく、ゲートパターンＣ
のソース・ドレインに対する位置は、第２図ａで決定さ
れるので、パターンＣ′の重ね合せの変動に全く依存し
ない。ＧａＡｇ基板を、酒石酸系のエツチング液を用い
てエツチングし、リセス領域１１を形成する。最後にＡ
ｌの蒸着、リフトオフを用いてゲート電極を形成する（
第２図ｊ）。
て露光、現像を行い、四ノくターンＣ′の開口を有する
ゲートパターン１ｏを形成する（第２図ｉ）。ここで、
予め形成されているゲートノくターンＣに対するノくタ
ーンＣ′の重ね合せはゆるくてよく、ゲートパターンＣ
のソース・ドレインに対する位置は、第２図ａで決定さ
れるので、パターンＣ′の重ね合せの変動に全く依存し
ない。ＧａＡｇ基板を、酒石酸系のエツチング液を用い
てエツチングし、リセス領域１１を形成する。最後にＡ
ｌの蒸着、リフトオフを用いてゲート電極を形成する（
第２図ｊ）。
以上の説明では、パターン形成用のレジスト６として０
ＦＰ１’ｔ ８００を用いテイルが、ＰＭＭＡなどのポ
ジ形電子ビームレジストを用いることもできる。その場
合、遠紫外光照射は不要である。なお、ＰＭＭＡは有機
溶剤に溶解するので、上層０ＦＰＲ８００の除去には、
ＮＭＤ−ａやアルカリ系現像液を用いる必要がある。
ＦＰ１’ｔ ８００を用いテイルが、ＰＭＭＡなどのポ
ジ形電子ビームレジストを用いることもできる。その場
合、遠紫外光照射は不要である。なお、ＰＭＭＡは有機
溶剤に溶解するので、上層０ＦＰＲ８００の除去には、
ＮＭＤ−ａやアルカリ系現像液を用いる必要がある。
また、ＧａＡｓ基板上にＳ ｉ０２膜などの薄膜がある
場合についても、Ｓ ｉ０２膜のウェットエツチング工
程が、第２図ａの工程で追加される以外は、□
上述した工程と全く同じである。
場合についても、Ｓ ｉ０２膜のウェットエツチング工
程が、第２図ａの工程で追加される以外は、□
上述した工程と全く同じである。
発明の効果
以上に詳述したように、本発明を用いることにより、重
ね合せ誤差を原理的に無視することができ、高い精度の
重ね合せを持つ、半導体素子を実現することができる。
ね合せ誤差を原理的に無視することができ、高い精度の
重ね合せを持つ、半導体素子を実現することができる。
第１図ａ、ｂは従来例による半導体装置の製造方法を示
す平面図、第２図ａ−ｊは本発明による半導体装置の製
造方法を示す工程順断面図である。 １・・・・・・ソース・ドレインパターン、２・・・・
・・重ね合せ用マーク、３・・・・・・ゲートパターン
、４・・・・・・・・・ＧａＡｓ 基板、５・・・・・
・レジストパターン（Ａ・・・・・・メサハターン、Ｂ
・・・・・・ソース・ドレインパターン、Ｃ・・・・・
ゲートパターン）、６，７，８．１０・・・・・・レジ
スト、９・・・・・・ソース・ドレイン電極、１１・・
・・・・リセス領域、１２・・・・・・ゲート電極、Ａ
／ 、ｆ３／ 、Ｃ’・・・・・・Ａ、Ｅ、Ｃのパター
ンよりやや大きいパターン。
す平面図、第２図ａ−ｊは本発明による半導体装置の製
造方法を示す工程順断面図である。 １・・・・・・ソース・ドレインパターン、２・・・・
・・重ね合せ用マーク、３・・・・・・ゲートパターン
、４・・・・・・・・・ＧａＡｓ 基板、５・・・・・
・レジストパターン（Ａ・・・・・・メサハターン、Ｂ
・・・・・・ソース・ドレインパターン、Ｃ・・・・・
ゲートパターン）、６，７，８．１０・・・・・・レジ
スト、９・・・・・・ソース・ドレイン電極、１１・・
・・・・リセス領域、１２・・・・・・ゲート電極、Ａ
／ 、ｆ３／ 、Ｃ’・・・・・・Ａ、Ｅ、Ｃのパター
ンよりやや大きいパターン。
Claims (1)
- 半導体基板上に、所定図形Ａと所定図形Ｂとからなる第
１のレジストパターンを、１回の露光、現像工程により
形成し、ついで、前記第１のレジストパターン上に第２
のレジストを塗布し、露光、現像工程により、前記所定
図形Ａよりやや大きい所定図形Ａ′の第２のレジストパ
ターンを形成したのち、第１のウェーハ処理工程を行い
、その後、前記第２のレジストのみを除去し、ついで、
再び、第３のレジストを塗布し、露光、現像工程により
、前記第１のレジストパターンによる所定図形Ｂよりや
や大きい所定図形Ｂ′の第３のレジストパターンを形成
したのち、第２のウェーハ処理工程を行う半導体装置の
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171891A JPS6149423A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59171891A JPS6149423A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6149423A true JPS6149423A (ja) | 1986-03-11 |
Family
ID=15931718
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59171891A Pending JPS6149423A (ja) | 1984-08-17 | 1984-08-17 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6149423A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158734A (ja) * | 1987-12-16 | 1989-06-21 | Toshiba Corp | 半導体装置製造方法 |
| JP2008300398A (ja) * | 2007-05-29 | 2008-12-11 | Sony Ericsson Mobilecommunications Japan Inc | コイルモジュール装置 |
-
1984
- 1984-08-17 JP JP59171891A patent/JPS6149423A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01158734A (ja) * | 1987-12-16 | 1989-06-21 | Toshiba Corp | 半導体装置製造方法 |
| JP2008300398A (ja) * | 2007-05-29 | 2008-12-11 | Sony Ericsson Mobilecommunications Japan Inc | コイルモジュール装置 |
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