JPS6146962A

JPS6146962A - 電子複写機制御装置

Info

Publication number: JPS6146962A
Application number: JP59167864A
Authority: JP
Inventors: Arinobu Nagano; 有信永野
Original assignee: Fuji Xerox Co Ltd
Current assignee: Fujifilm Business Innovation Corp
Priority date: 1984-08-13
Filing date: 1984-08-13
Publication date: 1986-03-07
Anticipated expiration: 2009-06-08
Also published as: JPH0644165B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】（利用分野）本発明は、電子複写機制御装置に関するものであり、特
に、少ない本数の信号ワイヤを用いて、複数の入出力様
器と制御部との間で情報の授受を行なうようにした電子
複写機制御装置に関するものである。

（従来技術）電子複写機を初めとする各種機器では、その多機種化、
高性能化に伴なって、種々の電気、電子部品が入出力機
器として多用される様になってぎた。

その−例の概略をＭ２図に示す。

中央制御装置３０は、極めて普通に知られてい　。

る汎用のものでよく、例えば、制御のための各種演算を
実行するＣＰＬＪ３１、主として制御プログラムなどを
記憶するＲＯＭ３２、主としてデータや途中の演算結果
などを記憶するＲＡＭ３３、前記３者の間の情報伝達の
ための共通バス３４、および前記共通バス３４に接続さ
れた入出力インターフェイス３６より構成される。

また、前記入出力インターフェイス３６には、クラッチ
やンレノイド、リレーなどの各種出力機器または負荷１
０．ならびにマイクロスイッチなどの各種検知センサま
たは入力機器１１が接続される。

前記負荷１０や検知センサ１１は、いうまでもなく、被
制御装置である電子複写機に装備されているものである
。

（発明が解決しようとする問題点）第２図からも分るように、負荷１０や検知センサ１１は
、それぞれ単独のワイヤ配線対によって入出力インター
フェイス３６と接続される。また、被制御装置が多機種
化、高性能化されれば、負荷１０や検知センサ１１の個
数も増えてくる。

このため、これら部品が検知した情報（例えば、マイク
ロスイッチや各種センサが検知したデータ）をマイコン
などの制御部へ伝送したり、あるいはその逆に、前記制
御部で得られた制御信号を各種出力機器へ伝達するため
のワイヤ本数や配線の長さも当然に増加してくる。

その結果、装置全体としてのコストが押し上げられるば
かりではなく、全体の信頼性や保守性の低下をもたらす
という問題点を有していた。

本発明は、前述の問題点を解決するためになされたもの
である。

（問題点を解決するための手段および作用）前記の問題
点を解決するために、本発明は、マイコンなどの中央制
御装置にその一端が接続されたアドレス／データバスを
、電子複写機内に分散配置された各入出力機器の近傍を
通るように配線しておき、各入出力機器と制御部間のデ
ータ・信号の授受は時分割式に実行するようにすると共
に、制御部から送られてきたデータをデコードして、該
デコード出力で複数の検知センサが接続された入力イン
ターフェイスを制御することにより、多数の検知センサ
から検知信号を受は取ることができるようにした点にあ
る。

（実施例）以下に、図面を参照して、本発明の詳細な説明する。

第３図は本発明の一実施例の概略ブロック図である。な
お、図において、第２図と同一の符号は、同一または同
等部分をあられしている。

アドレス／データバス３８の一端は、双方向バスバッフ
ァ３７を介して、中央制御装置３０内の共通バス３４と
接続される。前記アドレス／データバス３８は、電子複
写機内に分散配置された各入出力Ｉａ器（例えば、負荷
１０や検知センサ１１など）の近傍を通るように配線さ
れている。

そして、アドレス／データバス３８からは、それぞれが
デコード回路１８および入出力インターフェイス１９よ
りなるブランチＢ１．Ｂ２・・・・・・Ｂ　（ｎ−１＞
、　Ｂ　（ｎ　）が分岐されており、前記入出力インタ
ーフェイス１９に、検知センサ１１や負荷１０などが接
続される。

第３図において、アドレス／データバス３８は、例えば
１２本の信号線より構成されることができ、その機能分
担は次のように指定される。

信号線ＮＯ，Ｏ〜７・・・ブランチ選択アドレス、負荷
のオン、オフ制御データ、及びセンサによる検知情報の伝送信号線Ｎｏ　、８．９・・・モード指示（または指定）
信号ａ、ｂの伝送信号線Ｎｏ、１０　　・・・ストローブ信号Ｃの伝送信
号線Ｎ０．１１　　・・・リセット信号の伝送第１図は
、第３図のデコード回路１８および入出力インターフェ
イス１９の詳細ブロック図である。

バスバッファ・ドライバ２０は、アドレス／データバス
３８上を伝送されてきたデータをアドレス検出回路２３
、ｉ１０プログラムメモリ２６、および出力ラッチ２７
に伝送する。

インターフェイス２１は、モード指示信号ａ。

ｂおよびストローブ信号Ｃをデコーダ２４に供給し、ま
た、インターフェイス２２は、リセット信号を制御回路
２５、ｉ１０プログラムメモリ２６に供給する。

アドレス検出回路２３は、バスバッファ・ドライバ２０
を介してバス３８Ｗ上に伝送されたアドレスが、自己ア
ドレス発生器２９で発生される自己のアドレス２３Ａと
一致しているか否かを判別し、一致しているとぎはアド
レス一致信号２３Ｂを出力する。

デコーダ２４は、モード指示信号ａ、ｂに基づいて、当
該入出力機器または端子の作動モードを判定し、制御信
号２４Ａ（読出しデータ送出）。

２４Ｂ（書込みデータ読込）および２４Ｃ（プログラム
書込）を発生する。

制御回路２５は、アドレス一致信号２３Ｂが発生されて
いる時にデコーダ２４の動作を制御する。

１１０プログラムメモリ２６は、プログラム書込信号２
４Ｇの制御の下に、バス３８Ｗから伝送されるプログラ
ムを記憶する。

出力ラッチ２７は、自込みデータ読込信号２４Ｂの制御
の下に、バス３８Ｗから伝送されるデータを記憶する。

バッファ２８は、ｉ１０プログラムメモリ２６に記憶さ
れたプログラム（当該端子が入力であるか出力であるか
を決定する）にしたがって、必要な場合には、出力ラッ
チ２７のデータを、出力インターフェイス３９を介して
負荷１０、入力インターフェイス選択用デコーダ４２な
どへ出力する。

出力インターフェイス３９は負荷１０にデータを送出す
ると共に、入力インターフェイス選択用デコーダ４２の
入力端子ａ、ｂへ、入力インターフェイス４１ａ　、４
１ｂ　、・・・・・・を選択するためのデータを送出す
る。このデータの送出は書込みデータ読込信号２４Ｂの
制御の下に行なわれる。

入力インターフェイス選択用デコーダ４２は読出しデー
タ退出信号２４Ａによってイネーブルになされた時に動
作し、その出力端子Ａ、Ｂ、ＣおよびＤに第１表の真理
値表に従った信号を送出する。

第　　１　　表入力インターフエイス４１ａ、４１ｂ、・・・・・・の
それぞれには、最大で８個の検知センサが接続でき、上
記入力インターフェイス４１ａ　、４１ｂ　。

・・・・・・のいずれか−個がオンになると、並列的に
該８個の検知センサから検知信号が読み出される。

この検知信号はバス３８Ｒを通ってアドレス／データバ
ス３８上へ送出される。

つぎに、第３図および第１図、ならびに第４図のタイミ
ングチャートを参照して、本発明の実施例の動作を説明
する。

（１）電源が投入されると、リセット信号が、中央制御
装置３０よりアドレス／データバス３８上に送出される
。これによって、第１図の制御回路２５、ｉ１０プログ
ラムメモリ２６は全て初期化される。

なお、ｉ１０プログラムメモリ２６の初期化とは、バッ
ファ２８をハイインピーダンス状態、すなわち入力モー
ドにすることを意味している。

（２）　　モード指示信号ａ、ｂが共にＯで、ストロー
ブ信号Ｃが１の期間中に、アドレス／データバス３８の
信号線Ｎｏ、Ｏ〜７上のデータと自己アドレス２３Ａと
の排他的論理和が、アドレス検出回路２３で実行される
。

両者が一致すれば、その時にアドレス／データバス３８
上を伝送されるデータは、自己宛のものであると判定す
ることができる。それ故に、アドレス一致信号２３Ｂが
発生され、制御回路２５内に必要期間保持される。

なお、アドレス／データバス３８の信号線Ｎｏ、Ｏ〜７
上のデータと自己アドレス２３Ａとが一致しないときは
、制御回路２５は何の動作もしない。

（３）モード指示信号がａ　−Ｑ、　ｂ　＝１であれば
、プログラムモードであり、アドレス／データバス３８
上には、この端子の入出力モードを決めるプログラムデ
ータが伝送されている。

したがって、この状態において、さらに、前記（２）の
判定でアドレス一致信号２３Ｂがあると　　　　１きは
、ストローブ信号Ｃが１の期間に、デコーダ２４はプロ
グラム書込信号２４Ｇを１にする。

これにより、バス３８Ｗ上のデータ（プログラム）が１
１０プログラムメモリ２６に記憶され、バッフ１２８の
入出力モード設定が行なわれる。

（４）　　次の書込みモード（第４図）でも、先ず最初
に前記（２Ｊと同様の判定を行ない、アドレス／データ
バス３８上のデータが自己宛のものかどうかを判定する
。

（５）　　モード指示信号がａ−１，ｂ　＝Ｏであれば
書込みモードであり、アドレス／データバス３８上には
書込みデータが伝送されている。

したがって、アドレス一致信号２３Ｂがあり、かつスト
ローブ信号Ｃが１であるときに、デコーダ２４は書込み
データ読込信号２４Ｂを１にする。

これにより、バス３８Ｗ上のデータが出力ラッチ２７に
記憶され、さらにそのデータはバッファ２８に転送され
る。

このとき、前記（３）の過程で、プログラムによって、
当該端末が出力モードに指示されておれば、バッフ７２
８および出力インターフェイス３９を介して出力端にｒ
　ｉ　１１、または°“０″が出力される。このように
して、負荷１０は、バス３８Ｗ上のデータに基づいて制
御されるようになる。

（■　第４図の読出しモードでも、先ず最初に前記（２
と同様の判定を行ない、アドレス／データバス３８上の
データが自己宛のものかどうかを判定する。

（カ　モード指示信号ａ、ｂが共に１であれば、読出し
くリード）モードである。アドレス一致信号２３Ｂがあ
り、かつストローブ信号Ｃが１のとき、デコーダ２４は
、読出しデータ送出信号２４Ａを１にする。

これにより、入力インターフェイス選択用デコーダ４２
はイネーブルになり、該入力インク−フェイス選択用デ
コーダ４２は、先の店込みモード時に得られたデータに
基づいて、出力端子から、第１表に従った信号を出力す
る。該信号によっである入力インターフェイスがオンさ
れると、該入力インターフェイスに接続された検知セン
サから検知信号が読み出され、該検知信号はバス３８Ｒ
およびバス３８を通って中央制御装置３０へ伝送される
。

第５図は、入力インターフェイス選択用デコーダ４２の
一例を示す概略ブローツク図である。

この回路が第１表に示した真理値表通りの動作をするこ
とは説明するまでもなく明らかであろう。

上記の実施例は、入出力インターフェイス１９の２ビツ
ト（ｏｕｔ　Ｑ、　ｏｕｔ　ｌ　）を入力インターフェ
イス選択用デコーダ４２の制御用に利用したものである
が、本発明はこれに限定されず、入出力インターフェイ
ス１９の８ビット全部を入力インターフェイス選択用デ
コーダ４２の制御用に利用することができる。この場合
には、最大８×２８個の検知センサを接続することがで
きる。

（効果）以上の説明から明らかなように、本発明によれば、被制
御電子複写機内に一つのアドレス／データバス３８を設
けると共に、入出力機器付近の適所にそれぞれ必要数の
ブランチを配置し、このブランチ内にあるデコード回路
により、中央制御装置からアドレス／データバス３８上
を時分割で伝送されてくるデータを解読し、この結果に
応じて、前記データに含まれるアドレスが自己のそれと
一致しているときは、各ブランチに接続されている負荷
１０を駆動制御するか、若しくは検知センサ１１の検出
情報を中央制御装置３０に送出するようにしたので、従
来の構成にくらべて配線の本数と長さを減らすことがで
きる。

しかも、入出力機器が増設されても配線本数を増やす必
要がないので、予めブランチを余分に準備するか、接続
部を設けておくかしておくことにより、入出力機器の増
設を橿めて容易に行なうことができる。

ざらに、本発明によれば、入出力インターフェイス１９
に入力するバスが８ビツトの場合、検知センサの数を最
大８×２８個まで接続できるため検知センサの数が多い
機器の制御には大きな効果を発揮する。

【図面の簡単な説明】

第１図は第３図におけるデコード回路および入出力イン
ターフェイスの詳細ブロック図、第２図は従来の電子複
写機制御装置の概略構成を示すブロック図、第３図は本
発明の一実施例の概略ブロック図、第４図は第１図の動
作を説明するためのタイミングチャート、第５図は第１
図の入力インターフェイス選択用デコーダの詳細ブロッ
ク図である。１０・・・負荷、１１・・・検知センサ、１８・・・デ
コード回路、１９・・・入出力インターフェイス、２０
・・・バスバッファ・ドライバ、２１．２２・・・イン
ターフェイス、２３・・・アドレス検出回路、２４−・
・・デコーダ、２５・・・制御回路、２６・・・１１０
プログラムメモリ、２７・・・出力ラッチ、２８・・・
バッファ、２９・・・自己アドレス発生器、３０・・・
中央制御装置、３１・・・ＣＰＵ、３２・・・ＲＯＭ、
３３・・・ＲＡＭ、３７・・・双方向バスバッファ、３
９・・・出力インターフェイス、４１ａ〜４１ｄ・・・
入力インターフェイス、４２・・・入力インターフ１イ
ス選択用デコーダ代理人弁理士　　平木通人　外１名第２図第　　５　　図

Claims

【特許請求の範囲】

（１）ＣＰＵ、ＲＯＭ、ＲＡＭ、およびこれら相互間の
情報授受のための共通バスなどよりなる中央制御装置と
、その一端がバスバッファを介して前記共通バスに接続
され、被制御電子複写機内に延長されたアドレス／デー
タバスと、前記被制御電子複写機内の入出力機器の近く
に配置され、前記アドレス／データバスに接続された複
数のブランチと、前記ブランチに前記入出力機器を接続
する手段とを有し、前記ブランチは、それぞれアドレス
／データバス上を伝送されている情報を取込んで、それ
が自己宛のものであるか否かを判定し、自己宛のもので
あるときにのみ、そこに接続されている入出力機器と中
央制御装置との間の情報授受を可能とするように構成さ
れた電子複写機制御装置において、前記ブランチに前記
入出力機器を接続する手段が、出力インターフェイスと
、該出力インターフェイスの出力の一部または全部をデ
コードする入力インターフェイス選択用デコーダと、該
入力インターフェイス選択用デコーダの出力により選択
され、かつ、選択された時に複数の検知センサの検知信
号をバスに導く複数の入力インターフェイスとを少くと
も具備したことを特徴とする電子複写機制御装置。