JPS6146962A - 電子複写機制御装置 - Google Patents
電子複写機制御装置Info
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- JPS6146962A JPS6146962A JP59167864A JP16786484A JPS6146962A JP S6146962 A JPS6146962 A JP S6146962A JP 59167864 A JP59167864 A JP 59167864A JP 16786484 A JP16786484 A JP 16786484A JP S6146962 A JPS6146962 A JP S6146962A
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- JP
- Japan
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- data
- output
- address
- bus
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-
- G—PHYSICS
- G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
- G03G—ELECTROGRAPHY; ELECTROPHOTOGRAPHY; MAGNETOGRAPHY
- G03G15/00—Apparatus for electrographic processes using a charge pattern
- G03G15/50—Machine control of apparatus for electrographic processes using a charge pattern, e.g. regulating differents parts of the machine, multimode copiers, microprocessor control
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Control Or Security For Electrophotography (AREA)
- Selective Calling Equipment (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(利用分野)
本発明は、電子複写機制御装置に関するものであり、特
に、少ない本数の信号ワイヤを用いて、複数の入出力様
器と制御部との間で情報の授受を行なうようにした電子
複写機制御装置に関するものである。
に、少ない本数の信号ワイヤを用いて、複数の入出力様
器と制御部との間で情報の授受を行なうようにした電子
複写機制御装置に関するものである。
(従来技術)
電子複写機を初めとする各種機器では、その多機種化、
高性能化に伴なって、種々の電気、電子部品が入出力機
器として多用される様になってぎた。
高性能化に伴なって、種々の電気、電子部品が入出力機
器として多用される様になってぎた。
その−例の概略をM2図に示す。
中央制御装置30は、極めて普通に知られてい 。
る汎用のものでよく、例えば、制御のための各種演算を
実行するCPLJ31、主として制御プログラムなどを
記憶するROM32、主としてデータや途中の演算結果
などを記憶するRAM33、前記3者の間の情報伝達の
ための共通バス34、および前記共通バス34に接続さ
れた入出力インターフェイス36より構成される。
実行するCPLJ31、主として制御プログラムなどを
記憶するROM32、主としてデータや途中の演算結果
などを記憶するRAM33、前記3者の間の情報伝達の
ための共通バス34、および前記共通バス34に接続さ
れた入出力インターフェイス36より構成される。
また、前記入出力インターフェイス36には、クラッチ
やンレノイド、リレーなどの各種出力機器または負荷1
0.ならびにマイクロスイッチなどの各種検知センサま
たは入力機器11が接続される。
やンレノイド、リレーなどの各種出力機器または負荷1
0.ならびにマイクロスイッチなどの各種検知センサま
たは入力機器11が接続される。
前記負荷10や検知センサ11は、いうまでもなく、被
制御装置である電子複写機に装備されているものである
。
制御装置である電子複写機に装備されているものである
。
(発明が解決しようとする問題点)
第2図からも分るように、負荷10や検知センサ11は
、それぞれ単独のワイヤ配線対によって入出力インター
フェイス36と接続される。また、被制御装置が多機種
化、高性能化されれば、負荷10や検知センサ11の個
数も増えてくる。
、それぞれ単独のワイヤ配線対によって入出力インター
フェイス36と接続される。また、被制御装置が多機種
化、高性能化されれば、負荷10や検知センサ11の個
数も増えてくる。
このため、これら部品が検知した情報(例えば、マイク
ロスイッチや各種センサが検知したデータ)をマイコン
などの制御部へ伝送したり、あるいはその逆に、前記制
御部で得られた制御信号を各種出力機器へ伝達するため
のワイヤ本数や配線の長さも当然に増加してくる。
ロスイッチや各種センサが検知したデータ)をマイコン
などの制御部へ伝送したり、あるいはその逆に、前記制
御部で得られた制御信号を各種出力機器へ伝達するため
のワイヤ本数や配線の長さも当然に増加してくる。
その結果、装置全体としてのコストが押し上げられるば
かりではなく、全体の信頼性や保守性の低下をもたらす
という問題点を有していた。
かりではなく、全体の信頼性や保守性の低下をもたらす
という問題点を有していた。
本発明は、前述の問題点を解決するためになされたもの
である。
である。
(問題点を解決するための手段および作用)前記の問題
点を解決するために、本発明は、マイコンなどの中央制
御装置にその一端が接続されたアドレス/データバスを
、電子複写機内に分散配置された各入出力機器の近傍を
通るように配線しておき、各入出力機器と制御部間のデ
ータ・信号の授受は時分割式に実行するようにすると共
に、制御部から送られてきたデータをデコードして、該
デコード出力で複数の検知センサが接続された入力イン
ターフェイスを制御することにより、多数の検知センサ
から検知信号を受は取ることができるようにした点にあ
る。
点を解決するために、本発明は、マイコンなどの中央制
御装置にその一端が接続されたアドレス/データバスを
、電子複写機内に分散配置された各入出力機器の近傍を
通るように配線しておき、各入出力機器と制御部間のデ
ータ・信号の授受は時分割式に実行するようにすると共
に、制御部から送られてきたデータをデコードして、該
デコード出力で複数の検知センサが接続された入力イン
ターフェイスを制御することにより、多数の検知センサ
から検知信号を受は取ることができるようにした点にあ
る。
(実施例)
以下に、図面を参照して、本発明の詳細な説明する。
第3図は本発明の一実施例の概略ブロック図である。な
お、図において、第2図と同一の符号は、同一または同
等部分をあられしている。
お、図において、第2図と同一の符号は、同一または同
等部分をあられしている。
アドレス/データバス38の一端は、双方向バスバッフ
ァ37を介して、中央制御装置30内の共通バス34と
接続される。前記アドレス/データバス38は、電子複
写機内に分散配置された各入出力Ia器(例えば、負荷
10や検知センサ11など)の近傍を通るように配線さ
れている。
ァ37を介して、中央制御装置30内の共通バス34と
接続される。前記アドレス/データバス38は、電子複
写機内に分散配置された各入出力Ia器(例えば、負荷
10や検知センサ11など)の近傍を通るように配線さ
れている。
そして、アドレス/データバス38からは、それぞれが
デコード回路18および入出力インターフェイス19よ
りなるブランチB1.B2・・・・・・B (n−1>
、 B (n )が分岐されており、前記入出力インタ
ーフェイス19に、検知センサ11や負荷10などが接
続される。
デコード回路18および入出力インターフェイス19よ
りなるブランチB1.B2・・・・・・B (n−1>
、 B (n )が分岐されており、前記入出力インタ
ーフェイス19に、検知センサ11や負荷10などが接
続される。
第3図において、アドレス/データバス38は、例えば
12本の信号線より構成されることができ、その機能分
担は次のように指定される。
12本の信号線より構成されることができ、その機能分
担は次のように指定される。
信号線NO,O〜7・・・ブランチ選択アドレス、負荷
のオン、オフ制御デ ータ、及びセンサによる 検知情報の伝送 信号線No 、8.9・・・モード指示(または指定)
信号a、bの伝送 信号線No、10 ・・・ストローブ信号Cの伝送信
号線N0.11 ・・・リセット信号の伝送第1図は
、第3図のデコード回路18および入出力インターフェ
イス19の詳細ブロック図である。
のオン、オフ制御デ ータ、及びセンサによる 検知情報の伝送 信号線No 、8.9・・・モード指示(または指定)
信号a、bの伝送 信号線No、10 ・・・ストローブ信号Cの伝送信
号線N0.11 ・・・リセット信号の伝送第1図は
、第3図のデコード回路18および入出力インターフェ
イス19の詳細ブロック図である。
バスバッファ・ドライバ20は、アドレス/データバス
38上を伝送されてきたデータをアドレス検出回路23
、i10プログラムメモリ26、および出力ラッチ27
に伝送する。
38上を伝送されてきたデータをアドレス検出回路23
、i10プログラムメモリ26、および出力ラッチ27
に伝送する。
インターフェイス21は、モード指示信号a。
bおよびストローブ信号Cをデコーダ24に供給し、ま
た、インターフェイス22は、リセット信号を制御回路
25、i10プログラムメモリ26に供給する。
た、インターフェイス22は、リセット信号を制御回路
25、i10プログラムメモリ26に供給する。
アドレス検出回路23は、バスバッファ・ドライバ20
を介してバス38W上に伝送されたアドレスが、自己ア
ドレス発生器29で発生される自己のアドレス23Aと
一致しているか否かを判別し、一致しているとぎはアド
レス一致信号23Bを出力する。
を介してバス38W上に伝送されたアドレスが、自己ア
ドレス発生器29で発生される自己のアドレス23Aと
一致しているか否かを判別し、一致しているとぎはアド
レス一致信号23Bを出力する。
デコーダ24は、モード指示信号a、bに基づいて、当
該入出力機器または端子の作動モードを判定し、制御信
号24A(読出しデータ送出)。
該入出力機器または端子の作動モードを判定し、制御信
号24A(読出しデータ送出)。
24B(書込みデータ読込)および24C(プログラム
書込)を発生する。
書込)を発生する。
制御回路25は、アドレス一致信号23Bが発生されて
いる時にデコーダ24の動作を制御する。
いる時にデコーダ24の動作を制御する。
110プログラムメモリ26は、プログラム書込信号2
4Gの制御の下に、バス38Wから伝送されるプログラ
ムを記憶する。
4Gの制御の下に、バス38Wから伝送されるプログラ
ムを記憶する。
出力ラッチ27は、自込みデータ読込信号24Bの制御
の下に、バス38Wから伝送されるデータを記憶する。
の下に、バス38Wから伝送されるデータを記憶する。
バッファ28は、i10プログラムメモリ26に記憶さ
れたプログラム(当該端子が入力であるか出力であるか
を決定する)にしたがって、必要な場合には、出力ラッ
チ27のデータを、出力インターフェイス39を介して
負荷10、入力インターフェイス選択用デコーダ42な
どへ出力する。
れたプログラム(当該端子が入力であるか出力であるか
を決定する)にしたがって、必要な場合には、出力ラッ
チ27のデータを、出力インターフェイス39を介して
負荷10、入力インターフェイス選択用デコーダ42な
どへ出力する。
出力インターフェイス39は負荷10にデータを送出す
ると共に、入力インターフェイス選択用デコーダ42の
入力端子a、bへ、入力インターフェイス41a 、4
1b 、・・・・・・を選択するためのデータを送出す
る。このデータの送出は書込みデータ読込信号24Bの
制御の下に行なわれる。
ると共に、入力インターフェイス選択用デコーダ42の
入力端子a、bへ、入力インターフェイス41a 、4
1b 、・・・・・・を選択するためのデータを送出す
る。このデータの送出は書込みデータ読込信号24Bの
制御の下に行なわれる。
入力インターフェイス選択用デコーダ42は読出しデー
タ退出信号24Aによってイネーブルになされた時に動
作し、その出力端子A、B、CおよびDに第1表の真理
値表に従った信号を送出する。
タ退出信号24Aによってイネーブルになされた時に動
作し、その出力端子A、B、CおよびDに第1表の真理
値表に従った信号を送出する。
第 1 表
入力インターフエイス41a、41b、・・・・・・の
それぞれには、最大で8個の検知センサが接続でき、上
記入力インターフェイス41a 、41b 。
それぞれには、最大で8個の検知センサが接続でき、上
記入力インターフェイス41a 、41b 。
・・・・・・のいずれか−個がオンになると、並列的に
該8個の検知センサから検知信号が読み出される。
該8個の検知センサから検知信号が読み出される。
この検知信号はバス38Rを通ってアドレス/データバ
ス38上へ送出される。
ス38上へ送出される。
つぎに、第3図および第1図、ならびに第4図のタイミ
ングチャートを参照して、本発明の実施例の動作を説明
する。
ングチャートを参照して、本発明の実施例の動作を説明
する。
(1)電源が投入されると、リセット信号が、中央制御
装置30よりアドレス/データバス38上に送出される
。これによって、第1図の制御回路25、i10プログ
ラムメモリ26は全て初期化される。
装置30よりアドレス/データバス38上に送出される
。これによって、第1図の制御回路25、i10プログ
ラムメモリ26は全て初期化される。
なお、i10プログラムメモリ26の初期化とは、バッ
ファ28をハイインピーダンス状態、すなわち入力モー
ドにすることを意味している。
ファ28をハイインピーダンス状態、すなわち入力モー
ドにすることを意味している。
(2) モード指示信号a、bが共にOで、ストロー
ブ信号Cが1の期間中に、アドレス/データバス38の
信号線No、O〜7上のデータと自己アドレス23Aと
の排他的論理和が、アドレス検出回路23で実行される
。
ブ信号Cが1の期間中に、アドレス/データバス38の
信号線No、O〜7上のデータと自己アドレス23Aと
の排他的論理和が、アドレス検出回路23で実行される
。
両者が一致すれば、その時にアドレス/データバス38
上を伝送されるデータは、自己宛のものであると判定す
ることができる。それ故に、アドレス一致信号23Bが
発生され、制御回路25内に必要期間保持される。
上を伝送されるデータは、自己宛のものであると判定す
ることができる。それ故に、アドレス一致信号23Bが
発生され、制御回路25内に必要期間保持される。
なお、アドレス/データバス38の信号線No、O〜7
上のデータと自己アドレス23Aとが一致しないときは
、制御回路25は何の動作もしない。
上のデータと自己アドレス23Aとが一致しないときは
、制御回路25は何の動作もしない。
(3)モード指示信号がa −Q、 b =1であれば
、プログラムモードであり、アドレス/データバス38
上には、この端子の入出力モードを決めるプログラムデ
ータが伝送されている。
、プログラムモードであり、アドレス/データバス38
上には、この端子の入出力モードを決めるプログラムデ
ータが伝送されている。
したがって、この状態において、さらに、前記(2)の
判定でアドレス一致信号23Bがあると 1きは
、ストローブ信号Cが1の期間に、デコーダ24はプロ
グラム書込信号24Gを1にする。
判定でアドレス一致信号23Bがあると 1きは
、ストローブ信号Cが1の期間に、デコーダ24はプロ
グラム書込信号24Gを1にする。
これにより、バス38W上のデータ(プログラム)が1
10プログラムメモリ26に記憶され、バッフ128の
入出力モード設定が行なわれる。
10プログラムメモリ26に記憶され、バッフ128の
入出力モード設定が行なわれる。
(4) 次の書込みモード(第4図)でも、先ず最初
に前記(2Jと同様の判定を行ない、アドレス/データ
バス38上のデータが自己宛のものかどうかを判定する
。
に前記(2Jと同様の判定を行ない、アドレス/データ
バス38上のデータが自己宛のものかどうかを判定する
。
(5) モード指示信号がa−1,b =Oであれば
書込みモードであり、アドレス/データバス38上には
書込みデータが伝送されている。
書込みモードであり、アドレス/データバス38上には
書込みデータが伝送されている。
したがって、アドレス一致信号23Bがあり、かつスト
ローブ信号Cが1であるときに、デコーダ24は書込み
データ読込信号24Bを1にする。
ローブ信号Cが1であるときに、デコーダ24は書込み
データ読込信号24Bを1にする。
これにより、バス38W上のデータが出力ラッチ27に
記憶され、さらにそのデータはバッファ28に転送され
る。
記憶され、さらにそのデータはバッファ28に転送され
る。
このとき、前記(3)の過程で、プログラムによって、
当該端末が出力モードに指示されておれば、バッフ72
8および出力インターフェイス39を介して出力端にr
i 11、または°“0″が出力される。このように
して、負荷10は、バス38W上のデータに基づいて制
御されるようになる。
当該端末が出力モードに指示されておれば、バッフ72
8および出力インターフェイス39を介して出力端にr
i 11、または°“0″が出力される。このように
して、負荷10は、バス38W上のデータに基づいて制
御されるようになる。
(■ 第4図の読出しモードでも、先ず最初に前記(2
と同様の判定を行ない、アドレス/データバス38上の
データが自己宛のものかどうかを判定する。
と同様の判定を行ない、アドレス/データバス38上の
データが自己宛のものかどうかを判定する。
(カ モード指示信号a、bが共に1であれば、読出し
くリード)モードである。アドレス一致信号23Bがあ
り、かつストローブ信号Cが1のとき、デコーダ24は
、読出しデータ送出信号24Aを1にする。
くリード)モードである。アドレス一致信号23Bがあ
り、かつストローブ信号Cが1のとき、デコーダ24は
、読出しデータ送出信号24Aを1にする。
これにより、入力インターフェイス選択用デコーダ42
はイネーブルになり、該入力インク−フェイス選択用デ
コーダ42は、先の店込みモード時に得られたデータに
基づいて、出力端子から、第1表に従った信号を出力す
る。該信号によっである入力インターフェイスがオンさ
れると、該入力インターフェイスに接続された検知セン
サから検知信号が読み出され、該検知信号はバス38R
およびバス38を通って中央制御装置30へ伝送される
。
はイネーブルになり、該入力インク−フェイス選択用デ
コーダ42は、先の店込みモード時に得られたデータに
基づいて、出力端子から、第1表に従った信号を出力す
る。該信号によっである入力インターフェイスがオンさ
れると、該入力インターフェイスに接続された検知セン
サから検知信号が読み出され、該検知信号はバス38R
およびバス38を通って中央制御装置30へ伝送される
。
第5図は、入力インターフェイス選択用デコーダ42の
一例を示す概略ブローツク図である。
一例を示す概略ブローツク図である。
この回路が第1表に示した真理値表通りの動作をするこ
とは説明するまでもなく明らかであろう。
とは説明するまでもなく明らかであろう。
上記の実施例は、入出力インターフェイス19の2ビツ
ト(out Q、 out l )を入力インターフェ
イス選択用デコーダ42の制御用に利用したものである
が、本発明はこれに限定されず、入出力インターフェイ
ス19の8ビット全部を入力インターフェイス選択用デ
コーダ42の制御用に利用することができる。この場合
には、最大8×28個の検知センサを接続することがで
きる。
ト(out Q、 out l )を入力インターフェ
イス選択用デコーダ42の制御用に利用したものである
が、本発明はこれに限定されず、入出力インターフェイ
ス19の8ビット全部を入力インターフェイス選択用デ
コーダ42の制御用に利用することができる。この場合
には、最大8×28個の検知センサを接続することがで
きる。
(効果)
以上の説明から明らかなように、本発明によれば、被制
御電子複写機内に一つのアドレス/データバス38を設
けると共に、入出力機器付近の適所にそれぞれ必要数の
ブランチを配置し、このブランチ内にあるデコード回路
により、中央制御装置からアドレス/データバス38上
を時分割で伝送されてくるデータを解読し、この結果に
応じて、前記データに含まれるアドレスが自己のそれと
一致しているときは、各ブランチに接続されている負荷
10を駆動制御するか、若しくは検知センサ11の検出
情報を中央制御装置30に送出するようにしたので、従
来の構成にくらべて配線の本数と長さを減らすことがで
きる。
御電子複写機内に一つのアドレス/データバス38を設
けると共に、入出力機器付近の適所にそれぞれ必要数の
ブランチを配置し、このブランチ内にあるデコード回路
により、中央制御装置からアドレス/データバス38上
を時分割で伝送されてくるデータを解読し、この結果に
応じて、前記データに含まれるアドレスが自己のそれと
一致しているときは、各ブランチに接続されている負荷
10を駆動制御するか、若しくは検知センサ11の検出
情報を中央制御装置30に送出するようにしたので、従
来の構成にくらべて配線の本数と長さを減らすことがで
きる。
しかも、入出力機器が増設されても配線本数を増やす必
要がないので、予めブランチを余分に準備するか、接続
部を設けておくかしておくことにより、入出力機器の増
設を橿めて容易に行なうことができる。
要がないので、予めブランチを余分に準備するか、接続
部を設けておくかしておくことにより、入出力機器の増
設を橿めて容易に行なうことができる。
ざらに、本発明によれば、入出力インターフェイス19
に入力するバスが8ビツトの場合、検知センサの数を最
大8×28個まで接続できるため検知センサの数が多い
機器の制御には大きな効果を発揮する。
に入力するバスが8ビツトの場合、検知センサの数を最
大8×28個まで接続できるため検知センサの数が多い
機器の制御には大きな効果を発揮する。
第1図は第3図におけるデコード回路および入出力イン
ターフェイスの詳細ブロック図、第2図は従来の電子複
写機制御装置の概略構成を示すブロック図、第3図は本
発明の一実施例の概略ブロック図、第4図は第1図の動
作を説明するためのタイミングチャート、第5図は第1
図の入力インターフェイス選択用デコーダの詳細ブロッ
ク図である。 10・・・負荷、11・・・検知センサ、18・・・デ
コード回路、19・・・入出力インターフェイス、20
・・・バスバッファ・ドライバ、21.22・・・イン
ターフェイス、23・・・アドレス検出回路、24−・
・・デコーダ、25・・・制御回路、26・・・110
プログラムメモリ、27・・・出力ラッチ、28・・・
バッファ、29・・・自己アドレス発生器、30・・・
中央制御装置、31・・・CPU、32・・・ROM、
33・・・RAM、37・・・双方向バスバッファ、3
9・・・出力インターフェイス、41a〜41d・・・
入力インターフェイス、42・・・入力インターフ1イ
ス選択用デコーダ 代理人弁理士 平木通人 外1名 第2図 第 5 図
ターフェイスの詳細ブロック図、第2図は従来の電子複
写機制御装置の概略構成を示すブロック図、第3図は本
発明の一実施例の概略ブロック図、第4図は第1図の動
作を説明するためのタイミングチャート、第5図は第1
図の入力インターフェイス選択用デコーダの詳細ブロッ
ク図である。 10・・・負荷、11・・・検知センサ、18・・・デ
コード回路、19・・・入出力インターフェイス、20
・・・バスバッファ・ドライバ、21.22・・・イン
ターフェイス、23・・・アドレス検出回路、24−・
・・デコーダ、25・・・制御回路、26・・・110
プログラムメモリ、27・・・出力ラッチ、28・・・
バッファ、29・・・自己アドレス発生器、30・・・
中央制御装置、31・・・CPU、32・・・ROM、
33・・・RAM、37・・・双方向バスバッファ、3
9・・・出力インターフェイス、41a〜41d・・・
入力インターフェイス、42・・・入力インターフ1イ
ス選択用デコーダ 代理人弁理士 平木通人 外1名 第2図 第 5 図
Claims (1)
- (1)CPU、ROM、RAM、およびこれら相互間の
情報授受のための共通バスなどよりなる中央制御装置と
、その一端がバスバッファを介して前記共通バスに接続
され、被制御電子複写機内に延長されたアドレス/デー
タバスと、前記被制御電子複写機内の入出力機器の近く
に配置され、前記アドレス/データバスに接続された複
数のブランチと、前記ブランチに前記入出力機器を接続
する手段とを有し、前記ブランチは、それぞれアドレス
/データバス上を伝送されている情報を取込んで、それ
が自己宛のものであるか否かを判定し、自己宛のもので
あるときにのみ、そこに接続されている入出力機器と中
央制御装置との間の情報授受を可能とするように構成さ
れた電子複写機制御装置において、前記ブランチに前記
入出力機器を接続する手段が、出力インターフェイスと
、該出力インターフェイスの出力の一部または全部をデ
コードする入力インターフェイス選択用デコーダと、該
入力インターフェイス選択用デコーダの出力により選択
され、かつ、選択された時に複数の検知センサの検知信
号をバスに導く複数の入力インターフェイスとを少くと
も具備したことを特徴とする電子複写機制御装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167864A JPH0644165B2 (ja) | 1984-08-13 | 1984-08-13 | 電子複写機制御装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP59167864A JPH0644165B2 (ja) | 1984-08-13 | 1984-08-13 | 電子複写機制御装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6146962A true JPS6146962A (ja) | 1986-03-07 |
JPH0644165B2 JPH0644165B2 (ja) | 1994-06-08 |
Family
ID=15857497
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59167864A Expired - Fee Related JPH0644165B2 (ja) | 1984-08-13 | 1984-08-13 | 電子複写機制御装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0644165B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP0835434A1 (en) * | 1995-06-30 | 1998-04-15 | Vibrametrics, Inc. | Fault tolerant multipoint control and data collection system |
JP2008158355A (ja) * | 2006-12-25 | 2008-07-10 | Ricoh Co Ltd | 画像形成装置 |
Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
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- 1984-08-13 JP JP59167864A patent/JPH0644165B2/ja not_active Expired - Fee Related
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JPH0644165B2 (ja) | 1994-06-08 |
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