JPS6146044A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6146044A JPS6146044A JP16817284A JP16817284A JPS6146044A JP S6146044 A JPS6146044 A JP S6146044A JP 16817284 A JP16817284 A JP 16817284A JP 16817284 A JP16817284 A JP 16817284A JP S6146044 A JPS6146044 A JP S6146044A
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- groove
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76232—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials of trenches having a shape other than rectangular or V-shape, e.g. rounded corners, oblique or rounded trench walls
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- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に係り、特に素子分離構
造の製法に関する。
造の製法に関する。
半導体装置は素子分離領域において、隣接した素子を電
気的に分離する必要がある。そのための１手段として、
分離領域に高濃度の不純物層を形成して、素子より延び
てくるチャネルをカットする所謂チャネルカット領域を
設ける場合が多い。
気的に分離する必要がある。そのための１手段として、
分離領域に高濃度の不純物層を形成して、素子より延び
てくるチャネルをカットする所謂チャネルカット領域を
設ける場合が多い。
溝を利用した微細な埋め込み分離領域では、溝底への不
純物層形成はイオン注入により可能であるが、溝側面に
不純物層を形成することは極めて困難である。
純物層形成はイオン注入により可能であるが、溝側面に
不純物層を形成することは極めて困難である。
埋め込み素子分離領域の、底面と側面にわたってチャネ
ルカット領域を形成することはきわめて難しい。
ルカット領域を形成することはきわめて難しい。
上記問題点の解決体、半導体基板上に第１の絶縁層と耐
酸化層とレジストを順次被着し、該レジストをパターニ
ングして溝を形成しようとする領域を除去する工程と、
該レジストをマスクにして該耐酸化層と該第１の絶縁層
をエツチングして除去する工程と、基板と同導電型の不
純物雰囲気中でエツチングして溝を形成し、該溝内部の
基板表面より基板内に該不純物を導入する工程と、該レ
ジストを除去し、咳溝内部の基板表面に第２の絶縁層を
形成すると同時に該不純物層を形成する工程を有する本
発明による半導体装置の製造方法により達成される。
酸化層とレジストを順次被着し、該レジストをパターニ
ングして溝を形成しようとする領域を除去する工程と、
該レジストをマスクにして該耐酸化層と該第１の絶縁層
をエツチングして除去する工程と、基板と同導電型の不
純物雰囲気中でエツチングして溝を形成し、該溝内部の
基板表面より基板内に該不純物を導入する工程と、該レ
ジストを除去し、咳溝内部の基板表面に第２の絶縁層を
形成すると同時に該不純物層を形成する工程を有する本
発明による半導体装置の製造方法により達成される。
本発明は、半導体基板に形成した溝を埋め込んで行う素
子分離において、反応性イオンエツチング（ＲＩＥ）に
より溝を形成する際に、エツチングガスの他に半導体基
板と同導電型の不純物を含むガスを混入してエツチング
を行う。
子分離において、反応性イオンエツチング（ＲＩＥ）に
より溝を形成する際に、エツチングガスの他に半導体基
板と同導電型の不純物を含むガスを混入してエツチング
を行う。
これにより、エツチング中に不純物が溝表面より基板中
に取り込まれ、以後の熱処理により溝表面に不純物層を
形成し、これをチャネルカッ） ９Ｘ域としたものであ
る。
に取り込まれ、以後の熱処理により溝表面に不純物層を
形成し、これをチャネルカッ） ９Ｘ域としたものであ
る。
第１図（ａ）乃至（ｆ）は本発明による素子分離領域形
成を工程順に示す断面図である。
成を工程順に示す断面図である。
第１図（ａｌにおいて、半導体基板１としてｐ型珪素（
Ｓｉ）基板を用い、この上に第１の絶縁層２として熱酸
化により二酸化珪素（ＳｉＯ□）層を５００人被着し、
続いて気相成長（ＣＶＤ）法により耐酸化層３として窒
化珪素（Ｓｉ３Ｎｔ）層を１０００人堆積する。
Ｓｉ）基板を用い、この上に第１の絶縁層２として熱酸
化により二酸化珪素（ＳｉＯ□）層を５００人被着し、
続いて気相成長（ＣＶＤ）法により耐酸化層３として窒
化珪素（Ｓｉ３Ｎｔ）層を１０００人堆積する。
つぎにレジスト（例えばシブレイ社のＡＺ〜１３５０Ｊ
）４をスピンナー法で１．８μｍの厚さに被着し、通常
のリングラフィ工程を用いてパターニングを行い、基板
に溝を形成しようとする領域５のレジストを除去する。
）４をスピンナー法で１．８μｍの厚さに被着し、通常
のリングラフィ工程を用いてパターニングを行い、基板
に溝を形成しようとする領域５のレジストを除去する。
つぎにパターニングされたレジストをマスクにＳｉＪ、
層３と、Ｓｉ０２層２とをエツチングガスとしてトリフ
ロロメタン（Ｃ）ＩＦｆｆ）を用いたＲＩＢにより異方
性エツチングを行う。
層３と、Ｓｉ０２層２とをエツチングガスとしてトリフ
ロロメタン（Ｃ）ＩＦｆｆ）を用いたＲＩＢにより異方
性エツチングを行う。
第１図（ｂｌにおいて、レジスト４をマスクに半導体基
板１をＲＩＥによりエツチングし、幅０．５μｍの溝６
を形成する。エツチングガスとして四塩化炭素（ＣＣ１
４）の他に三塩化ボロン（ＢＣｌ２）等を用いてもよい
。
板１をＲＩＥによりエツチングし、幅０．５μｍの溝６
を形成する。エツチングガスとして四塩化炭素（ＣＣ１
４）の他に三塩化ボロン（ＢＣｌ２）等を用いてもよい
。
このとき半導体基板と同導電型の不純物ガス、例えばジ
ボラン（ＢｚＨ６）ガスをエツチングガスに含めると、
プラズマで解離したボロン（Ｂ）が溝表面より基板中に
取り込まれ、ボロン取り込み層７が形成される。
ボラン（ＢｚＨ６）ガスをエツチングガスに含めると、
プラズマで解離したボロン（Ｂ）が溝表面より基板中に
取り込まれ、ボロン取り込み層７が形成される。
第１図（Ｃ）において、レジスト４を除去し、１０００
℃の熱酸化で、５ｉｆｆＮ、層３をマスクにして溝内表
面に第２の絶縁層８としてＳｉ０２層を形成する。
℃の熱酸化で、５ｉｆｆＮ、層３をマスクにして溝内表
面に第２の絶縁層８としてＳｉ０２層を形成する。
同時にこの熱処理によりｐ゛型の不純物Ｊｉ ７Ａが形
成される。
成される。
第１図（ｄ）において、厚い多結晶５ｉｌｉ９で溝６を
埋める。
埋める。
第１図（ｅ）において、多結晶Ｓｉ層９をＳｉ ３Ｎ４
層３が露出するまでエツチング除去し、５ｉＪａ層３を
マスクに多結晶Ｓｉ層９の表面を酸化し、ＳｉＯ□層１
０層形０する。
層３が露出するまでエツチング除去し、５ｉＪａ層３を
マスクに多結晶Ｓｉ層９の表面を酸化し、ＳｉＯ□層１
０層形０する。
第１図Ｉｆ）において、Ｓｉ３Ｎ４層３とＳｉＯ□層２
を除去し、素子の動作領域１１および１２を得る。
を除去し、素子の動作領域１１および１２を得る。
第２図は本発明に使用したＲＩＥ装置の構造を模式的に
示す断面図である。
示す断面図である。
図において、アノードを兼ね接地された真空容器１３を
排気しエツチングガスを導入する。一方半導体基板１を
載せたサセプタ１４は真空容器１３と絶縁して周波数１
３．５６ＭＨｚのＲＦ電源１５に接続される。
排気しエツチングガスを導入する。一方半導体基板１を
載せたサセプタ１４は真空容器１３と絶縁して周波数１
３．５６ＭＨｚのＲＦ電源１５に接続される。
ＲＦ電力を加えて真空容器１３内にエツチングガスのプ
ラズマを発生さす半導体基板１のエツチングを行う。
ラズマを発生さす半導体基板１のエツチングを行う。
第１図の方法によると、幅０．５μｍで深さ３μｍ位の
深い溝に対してもｐ゛型の不純物層を溝側面に簡単に形
成できる。このｐ゛型の不純物層をもつ分離領域により
、分離領域に隣接した素子間の寄生チャネルの発生を防
止できる。
深い溝に対してもｐ゛型の不純物層を溝側面に簡単に形
成できる。このｐ゛型の不純物層をもつ分離領域により
、分離領域に隣接した素子間の寄生チャネルの発生を防
止できる。
溝を形成する際に、エツチングガスに高濃度のボロンを
含む組成のものを用いれば、別に不純物ガスを混入しな
くても同じ効果が得られる。
含む組成のものを用いれば、別に不純物ガスを混入しな
くても同じ効果が得られる。
実施例ではｐ型基板を用いたが、ｎ型基板を用し・ても
発明の要旨は変わらない。この場合は不純物ガスとして
アルシン（ＡＳＨ３）、フォスフイン（ｐＨ３）を用い
ればよい。
発明の要旨は変わらない。この場合は不純物ガスとして
アルシン（ＡＳＨ３）、フォスフイン（ｐＨ３）を用い
ればよい。
以上詳細に説明したように本発明によれば、埋め込み分
離領域の側面に簡単にチャネルカフ）領域が形成でき、
分離領域により隣接した素子間の寄生チャネルの発生を
防止できる。
離領域の側面に簡単にチャネルカフ）領域が形成でき、
分離領域により隣接した素子間の寄生チャネルの発生を
防止できる。
第１図（ａ）乃至（ｆｌは本発明による素子分離領域形
成を工程順に示す断面図、 第２図は本発明に使用したＲＩＥ装置の構造を模式的に
示す断面図である。 図において、 １は半翼体基板（ｐ型Ｓｉ基板）、 ２は第１の絶縁Ｎ （ＳｉＯｘ層）、 ３は耐酸化層（ＳｉＪ４）ｉＪ、 ４はレジスト、 ５は溝を形成しようとする領域、 ６は溝、 ７はボロン取り込み層、 ７Ａはｐ゛型の不純物層、 ８は第２の絶縁Ｎ（５ｉＯｚ Ｊｌ） ９は多結晶Ｓｉ層、 １０はＳｉＯ□層、 １１と１２は素子の動作領域 １３は真空容器、 １４はサセプタ、 １５はＲＦ電源 を示す。 第 １ 第２図
成を工程順に示す断面図、 第２図は本発明に使用したＲＩＥ装置の構造を模式的に
示す断面図である。 図において、 １は半翼体基板（ｐ型Ｓｉ基板）、 ２は第１の絶縁Ｎ （ＳｉＯｘ層）、 ３は耐酸化層（ＳｉＪ４）ｉＪ、 ４はレジスト、 ５は溝を形成しようとする領域、 ６は溝、 ７はボロン取り込み層、 ７Ａはｐ゛型の不純物層、 ８は第２の絶縁Ｎ（５ｉＯｚ Ｊｌ） ９は多結晶Ｓｉ層、 １０はＳｉＯ□層、 １１と１２は素子の動作領域 １３は真空容器、 １４はサセプタ、 １５はＲＦ電源 を示す。 第 １ 第２図
Claims (1)
- 半導体基板上に第１の絶縁層と耐酸化層とレジストを順
次被着し、該レジストをパターニングして溝を形成しよ
うとする領域を除去する工程と、該レジストをマスクに
して該耐酸化層と該第１の絶縁層をエッチングして除去
する工程と、基板と同導電型の不純物雰囲気中でエッチ
ングして溝を形成し、該溝内部の基板表面より基板内に
該不純物を導入する工程と、該レジストを除去し、該溝
内部の基板表面に第２の絶縁層を形成すると同時に該不
純物層を形成する工程を有することを特徴とする半導体
装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16817284A JPS6146044A (ja) | 1984-08-11 | 1984-08-11 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16817284A JPS6146044A (ja) | 1984-08-11 | 1984-08-11 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6146044A true JPS6146044A (ja) | 1986-03-06 |
Family
ID=15863133
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16817284A Pending JPS6146044A (ja) | 1984-08-11 | 1984-08-11 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6146044A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912065A (en) * | 1987-05-28 | 1990-03-27 | Matsushita Electric Industrial Co., Ltd. | Plasma doping method |
| US7772097B2 (en) | 2007-11-05 | 2010-08-10 | Asm America, Inc. | Methods of selectively depositing silicon-containing films |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534438A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Ion injection method |
-
1984
- 1984-08-11 JP JP16817284A patent/JPS6146044A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5534438A (en) * | 1978-08-31 | 1980-03-11 | Fujitsu Ltd | Ion injection method |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4912065A (en) * | 1987-05-28 | 1990-03-27 | Matsushita Electric Industrial Co., Ltd. | Plasma doping method |
| US7772097B2 (en) | 2007-11-05 | 2010-08-10 | Asm America, Inc. | Methods of selectively depositing silicon-containing films |
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