JPH02136949A - Input/output controller - Google Patents
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- JPH02136949A JPH02136949A JP28996288A JP28996288A JPH02136949A JP H02136949 A JPH02136949 A JP H02136949A JP 28996288 A JP28996288 A JP 28996288A JP 28996288 A JP28996288 A JP 28996288A JP H02136949 A JPH02136949 A JP H02136949A
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、演算処理装置、主記憶装置に対し共通バス
を介して接続される入出力制御装置、特に通信チャネル
を備えた入出力制御装置に関する。[Detailed Description of the Invention] [Industrial Application Field] The present invention relates to an input/output control device connected to an arithmetic processing unit and a main storage device via a common bus, particularly an input/output control device equipped with a communication channel. Regarding.
従来、通信チャネルを備えた入出力制御装置は、例えば
以下のように構成されている。Conventionally, an input/output control device equipped with a communication channel is configured as follows, for example.
通信チャネルには通常、入出力を制御するための情報を
設定するコントロール・レジスタ群と、制御情報に従っ
て処理した結果を設定するためのステータス・レジスタ
群が設けられている。演算処理装置はデータ転送要求が
発生すると、通信チャネルのコントロール・レジスタ群
に制御情報（主記憶装置のアドレス、デー、夕長、コマ
ンド等）を設定し、入力出力制御装置にデータ転送指示
を与える。入出力制御装置はコントロール・レジスタ群
よりデータ転送に必要な制御情報を読み出し、データ転
送処理を実行する。入出力制御装置はデータ転送処理が
終了すると、通信チャネルのステータス・レジスタ群に
データ転送処理の実行結果を設定し、演算処理装置にデ
ータ転送の終了を通知する。演算処理装置は入出力制御
装置からデータ転送の終了通知を受けると、次のデータ
転送指示を入出力装置に与えることにより、データ転送
の制御を行っている。A communication channel is usually provided with a group of control registers for setting information for controlling input/output, and a group of status registers for setting results of processing according to the control information. When a data transfer request occurs, the arithmetic processing unit sets control information (main memory address, data, evening length, command, etc.) in the control register group of the communication channel, and gives a data transfer instruction to the input/output control unit. . The input/output control device reads control information necessary for data transfer from a group of control registers and executes data transfer processing. When the data transfer process is completed, the input/output control device sets the execution result of the data transfer process in the status register group of the communication channel, and notifies the arithmetic processing unit of the completion of the data transfer. When the arithmetic processing unit receives a data transfer completion notification from the input/output control device, it controls the data transfer by giving the next data transfer instruction to the input/output device.
このとき、演算処理装置が入出力制御装置に与えたデー
タ転送指示に対応する終了通知を入出力制御装置より受
ける前に新たなデータ転送要求を発すると、この要求は
入出力制御装置から終了通知を受けるまで待たされる。At this time, if the arithmetic processing unit issues a new data transfer request before receiving a completion notification from the input/output control device corresponding to the data transfer instruction given to the input/output control device, this request will be sent to the input/output control device with a completion notification. I have to wait until I receive it.
これは、通信チャネルのコントロール・レジスタ群を用
いてデータ転送に必要な制御情報を演算処理装置と入出
力制御装置との間で受渡しを行うため、連続して発生し
たデータ転送要求に対応するデータ転送に必要な制御情
報により、先に発生したデータ転送要求に対応する制御
情報が上書きによって消失するのを防止するために必要
である。This is because the control information necessary for data transfer is passed between the arithmetic processing unit and the input/output control unit using a group of communication channel control registers. This is necessary to prevent control information required for transfer from being lost due to overwriting of control information corresponding to a data transfer request that occurred earlier.
つまり、通信チャネルを介して演算処理装置と入出力制
御装置との間で行われる入出力の制御は、演算処理装置
からのデータ転送指示と、それに対応する入出力制御装
置からの終了通知によって、通信チャネルに対するアク
セスを演算処理装置と入出力制御装置との間で排他的に
行うことを基本にした入出力制御方式と云うことができ
る。In other words, input/output control performed between an arithmetic processing unit and an input/output control device via a communication channel is performed based on a data transfer instruction from the arithmetic processing unit and a corresponding completion notification from the input/output control device. It can be said to be an input/output control method based on exclusive access to a communication channel between an arithmetic processing device and an input/output control device.
従来の通信チャネルを用いた入出力制御方式において、
演算処理装置で連続して発生したデータ転送要求に対応
するデータ転送指示を、先に入出力制御装置に与えたデ
ータ転送指示に対する終了通知を待たずに入出力制御装
置に与えると、先に通信チャネルのコントロール・レジ
スタ群に設定したデータ転送に必要な制御情報を入出力
制御装置が読み出す前に、演算処理装置が新たに発生し
たデータ転送要求に対応するデータ転送に必要な制御情
報をコントロール・レジスタ群に上書きすることによっ
て、先に入出力制御装置に与えたデータ転送指示に対応
する制御情報が消失したり、演算処理装置と入出力制御
装置のコントロール・レジスタ群のアクセスが重なり、
正しいデータ転送に必要な制御情報を入出力制御装置に
伝えることができないという問題がある。In the input/output control method using conventional communication channels,
If data transfer instructions corresponding to consecutive data transfer requests generated in the processing unit are given to the input/output control device without waiting for the completion notification for the data transfer instruction given to the input/output control device first, the communication Before the input/output control device reads the control information necessary for data transfer set in the control register group of the channel, the arithmetic processing unit controls and controls the control information necessary for data transfer corresponding to a newly generated data transfer request. By overwriting the register group, the control information corresponding to the data transfer instruction previously given to the input/output control device may be lost, or the accesses of the control register group of the arithmetic processing unit and the input/output control device may overlap.
There is a problem in that the control information necessary for correct data transfer cannot be conveyed to the input/output control device.
このため、従来の通信チャネルを用いた入出力制御方式
では、演算処理装置が入出力制御装置に与えるデータ転
送指示と、それに対応する入出力制御装置からのデータ
転送の終了通知によって、通信チャネルのアクセスを演
算処理装置と入出力制御装置との間で排他を取る必要が
あった。また、通信チャネルのアクセスの排他を取るた
め、演算処理装置で連続して発生したデータ転送要求は
、データ転送要求が発生した時点で入出力制御装置にデ
ータ転送指示を与えることができず、先に入出力制御装
置に与えたデータ転送指示に対する終了通知があるまで
待たせる必要があった。For this reason, in the conventional input/output control method using a communication channel, the communication channel is controlled by a data transfer instruction given by the arithmetic processing unit to the input/output control device and a notification of completion of data transfer from the corresponding input/output control device. It was necessary to exclude access between the arithmetic processing unit and the input/output control unit. In addition, in order to exclude access to the communication channel, data transfer requests that occur consecutively in the processing unit cannot be given a data transfer instruction to the input/output control unit at the time the data transfer request occurs, and It was necessary to make the device wait until it received a completion notification for the data transfer instruction given to the input/output control device.
演算処理装置および主記憶装置へ共通バスを介して接続
される入出力制御装置に対し、複数のブロックに分割さ
れデータ転送制御のための制御情報を記憶する第１のメ
モリと、複数のブロックに分割されデータ転送終了結果
を記憶する第２のメモリと、前記第１．第２メモリのそ
れぞれに対応して設けられ前記演算処理装置がブロック
分割された第１．第２メモリを選択するための第１．第
２セレクタと、前記第１．第２メモリのそれぞれに対応
して設けられ前記入出力制御装置がブロック分割された
第１．第２メモリを選択するための第３．第４セレクタ
と、前記第１．第２メモリのそれぞれに対応して設けら
れいずれのメモリブロックに情報が設定されているかを
示す情報を記憶するための第１．第２の先入れ先出しく
Ｆ Ｉ ＦＯ）メモリと、前記第１．第２メモリのそれ
ぞれに対応して設けられ使用可能なメモリブロックを記
憶するための第３．第４のＦＩＦＯメモリと、からなる
通信チャネルを設け、前記演算処理装置は入出力制御装
置に与えたデータ転送指示に対する人出力制御装置から
の終了通知を待つことなく連続してデータ転送を実行で
きるようにする。For an input/output control device connected to an arithmetic processing unit and a main storage device via a common bus, a first memory is divided into a plurality of blocks and stores control information for data transfer control; a second memory for storing the divided data transfer completion results; The first memory is provided corresponding to each of the second memories, and the arithmetic processing unit is divided into blocks. the first for selecting the second memory; a second selector; and the first selector. The first memory is provided corresponding to each of the second memories, and the input/output control device is divided into blocks. 3. for selecting the second memory; a fourth selector; and the first selector. The first memory block is provided corresponding to each of the second memories and stores information indicating in which memory block information is set. a second first-in-first-out (FIFO) memory; A third memory block is provided corresponding to each of the second memories and stores a usable memory block. A communication channel consisting of a fourth FIFO memory is provided, and the arithmetic processing unit can continuously transfer data without waiting for a completion notification from the human output control device in response to a data transfer instruction given to the input/output control device. do it like this.
上記の如くすることにより、演算処理装置と入出力制御
装置が同時にコントロール・レジスタ群をアクセスした
場合でも、演算処理装置と入出力制御装置はそれぞれ異
なるメモリ・ブロックに設けられたコントロール・レジ
スタ群をアクセスできるようになり、演算処理装置と入
出力制御装置との間のコントロール・レジスタ群の排他
を取ることができる。また、演算処理装置が連続してコ
ントロール・レジスタ群をアクセスする場合も、演算処
理装置は異なるメモリ・ブロックに設けられたコントロ
ール・レジスタ群をアクセスできるようになり、上書き
によるデータ転送に必要な制御情報の消失を防止できる
。By doing the above, even if the arithmetic processing unit and the input/output control unit access the control register group at the same time, the arithmetic processing unit and the input/output control unit can access the control register groups provided in different memory blocks. This makes it possible to exclude the control register group between the arithmetic processing unit and the input/output control unit. In addition, even when the processing unit accesses the control register group continuously, the processing unit can access the control register group provided in different memory blocks, and the control required for data transfer by overwriting is now possible. Information loss can be prevented.
同様に、演算処理装置と入出力制御装置が同時にステー
タス・レジスタ群をアクセスした場合でも、演算処理装
置と入出力制御装置はそれぞれ異なるメモリ・ブロック
に設けられたステータス・レジスタ群をアクセスできる
ようになり、演算処理装置と入出力制御装置との間のス
テータス・レジスタ群の排他を取ることができる。また
、入出力制御装置が連続してステータス・レジスタ群を
アクセスする場合も、人出力制御装置は異なるメモリ・
ブロックに設けられたステータス・レジスタ群をアクセ
スできるようになり、上書きによるデータ転送の終了結
果の消失を防止できる。Similarly, even if the arithmetic processing unit and the input/output control unit access the status register group at the same time, the arithmetic processing unit and the input/output control unit can each access the status register group provided in different memory blocks. Therefore, it is possible to exclude the status register group between the arithmetic processing unit and the input/output control unit. Also, when an input/output control device accesses a group of status registers consecutively, the input/output control device accesses different memory
It becomes possible to access a group of status registers provided in a block, and it is possible to prevent data transfer completion results from being lost due to overwriting.
第１図はこの発明の実施例を示すブロック図である。同
図に示されるように、ブロック分割された複数のコント
ロール・レジスタ群１２（ＣＩＤ−０〜３）と、演算処
理装置１がブロック分割されたコントロール・レジスタ
群１２の中から１つのコントロール・レジスタを選択す
るためのセレクタ１０と、入出力制御装置５がコントロ
ール・レジスタ群１２の中から１つのコントロール・レ
ジスタを選択するためのセレクタ１１と、データ転送に
必要な制御情報が設定されているコントロール・レジス
タ群の識別コードＣＩＤを保持するための先入れ先出し
くＦ Ｉ ＦＯ）メモリ１３と、使用可能なコントロー
ル・レジスタ群のＣＩＤを保持するためのＦＩＦＯメモ
リ１４とを設ける。FIG. 1 is a block diagram showing an embodiment of the invention. As shown in the figure, a plurality of control register groups 12 (CID-0 to CID-3) are divided into blocks, and the arithmetic processing unit 1 selects one control register from among the control register groups 12 divided into blocks. a selector 10 for selecting a control register, a selector 11 for the input/output control device 5 to select one control register from the control register group 12, and a control in which control information necessary for data transfer is set. A first-in, first-out (FIFO) memory 13 for holding the identification code CID of the register group and a FIFO memory 14 for holding the CID of the available control register group are provided.
また、ブロック分割された複数のステータス・レジスタ
群２２（ＳＩＤ＝Ｏ〜３）と、演算処理装置ｌがステー
タス・レジスタ群２２の中から１つのステータス・レジ
スタを選択するためのセレクタ２０と、入出力制御装置
５がステータス・レジスタ群２２の中から１つのステー
タス・レジスタを選択するためのセレクタ２１と、デー
タ転送の終了結果が設定されているステータス・レジス
タ群の識別コードＳＩＤを保持するためのＦＩＦＯメモ
リ２４と、使用可能なステータス・レジスタ群のＳＩＤ
を保持するためのＦＩＦＯメモリ２３とを設け、これら
によって入出力制御袋Ｗ５の通信チャネル４を構成する
。なお、第１図の２は主記憶装置、３は共通バスをそれ
ぞれ示している。Furthermore, a plurality of status register groups 22 (SID=0 to 3) divided into blocks, a selector 20 for the arithmetic processing unit l to select one status register from the status register group 22, and an input A selector 21 for the output control device 5 to select one status register from the status register group 22, and a selector 21 for holding the identification code SID of the status register group in which the end result of data transfer is set. FIFO memory 24 and SID of available status registers
A FIFO memory 23 for holding the data is provided, and these constitute the communication channel 4 of the input/output control bag W5. Note that 2 in FIG. 1 indicates a main storage device, and 3 indicates a common bus.
以下、動作を説明する。The operation will be explained below.
イ）演算処理装置のデータ転送要求の処理手順（この項
第２図参照）
演算処理袋Ｗ１はデータ転送要求が発生すると、ＦＩＦ
Ｏメモリ１４より使用可能なコントロール・レジスタ群
のＣＩＤを読み出しく■参照）、そのＣＩＤをセレクタ
１０に設定する（■参照）。セレクタ１０は設定された
ＣＩＤに対応するコントロール・レジスタを複数のコン
トロール・レジスタ群１２・の中から選択し、演算処理
装置１がアクセスできるようにする。演算処理装置ｌは
データ転送に必要な制御情報（主記憶装置２のメモリア
ドレス、データ転送バイト長、制御コマンド等）を選択
したコントロール・レジスタに設定する（■参照）。先
に読み出したコントロール・レジスタ群のＣＩＤを、制
御情報が設定されているコントロール・レジスタ群のＣ
ＩＤを保持するためのＦＩＦＯメモリ１３に設定し、入
出力制御装置５に転送指示を与える（■参照）。b) Processing procedure for a data transfer request of the arithmetic processing unit (see Figure 2 in this section) When a data transfer request occurs, the arithmetic processing bag W1
The CID of the control register group that can be used is read from the O memory 14 (see (2)), and the CID is set in the selector 10 (see (4)). The selector 10 selects a control register corresponding to the set CID from among the plurality of control register groups 12, and allows the arithmetic processing unit 1 to access it. The arithmetic processing unit 1 sets control information necessary for data transfer (memory address of the main memory 2, data transfer byte length, control command, etc.) in the selected control register (see ■). The CID of the control register group read earlier is set to the CID of the control register group in which control information is set.
The ID is set in the FIFO memory 13 for holding the ID, and a transfer instruction is given to the input/output control device 5 (see ■).
口）演算処理装置１のデータ転送の終了通知の処理手順
（この項第３図参照）
演算処理装置１は入出力制御装置５からのデータ転送の
終了通知を受けると、ＦＩＦＯメモリ２４よりデータ転
送の終了結果が設定されているステータス・レジスタ群
のＳＴＤを読み出しく■参照）、そのＳＩＤをセレクタ
２０に設定する（■参照）。セレクタ２０は設定された
ＳＩＤに対応するステータス・レジスタをブロック分割
された複数のステータス・レジスタ群２２の中から選択
し、演算処理装置１がアクセスできるようにする。(1) Processing procedure for notifying the end of data transfer by the arithmetic processing unit 1 (see Figure 3 in this section) When the arithmetic processing unit 1 receives the notification of the end of data transfer from the input/output control device 5, it transfers the data from the FIFO memory 24. Read the STD of the status register group in which the completion result of is set (see (2)), and set the SID in the selector 20 (see (4)). The selector 20 selects the status register corresponding to the set SID from among the plurality of status register groups 22 divided into blocks, and allows the arithmetic processing unit 1 to access it.
演算処理装置１は選択したステータス・レジスタよりデ
ータ転送の終了結果を読み出すことによって、先に入出
力制御装置５に与えたデータ転送指示に対する終了結果
を知る（■参照）。演算処理装置ｌは先に読み出したＳ
ＩＤをＦＩＦＯメモリ２３に設定することにより、ＳＩ
Ｄが示すステータス・レジスタを人出力制御装置５が使
用できるようにする（■参照）。By reading the data transfer end result from the selected status register, the arithmetic processing unit 1 learns the end result for the data transfer instruction previously given to the input/output control device 5 (see ■). The arithmetic processing unit l reads out the S
By setting the ID in the FIFO memory 23, the SI
The status register indicated by D is made available to the human output control device 5 (see ■).
ハ）入出力制御装置５の処理手順（この項第４図参照）
入出力制御装置５は演算処理装置１からデータ転送指示
を受けると、ＦＩＦＯメモリ１３よりデータ転送に必要
な制御情報が設定されているコントロール・レジスタの
ＣＩＤを読み出しく■参照）、セレクタ１１に設定する
（■参照）。セレクタ１１は設定されたＣＩＤに対応し
たコントロール・レジスタをブロック分割されたコント
ロール・レジスタ群１２の中から選択し、入出力制御袋
Ｗ５がアクセスできるようにする。入出力制御装置５は
選択したコントロール・レジスタよりデータ転送に必要
な制御情報を読み出しく■参照）、先に読み出したＣＩ
ＤをＦＩＦＯメモリ１４に設定しく■参照）、ＣＩＤが
示すコントロール・レジスタを演算処理装置１が使用で
きるようにする。入出力制御装置５は先に読み出したデ
ータ転送に必要な制御情報に従って、データ転送処理を
行う（■参照）。c) Processing procedure of the input/output control device 5 (see Figure 4 in this section) When the input/output control device 5 receives a data transfer instruction from the arithmetic processing unit 1, the control information necessary for data transfer is set from the FIFO memory 13. Read the CID of the control register that is in the control register (see ``■'') and set it in the selector 11 (see ``■''). The selector 11 selects the control register corresponding to the set CID from the control register group 12 divided into blocks, and allows the input/output control bag W5 to access it. The input/output control device 5 reads the control information necessary for data transfer from the selected control register (see
D is set in the FIFO memory 14 (see 2) so that the arithmetic processing unit 1 can use the control register indicated by CID. The input/output control device 5 performs data transfer processing in accordance with the control information necessary for data transfer that has been read out previously (see ■).
データ転送処理が終了すると、入出力制御装置５はＦＩ
ＦＯメモリ２３より使用可能なステータス・レジスタ群
のＳＩＤを読み出しく■参照）、セレクタ２１に設定す
る（■参照）、セレクタ２１は設定されたＳＩＤに対応
するステータス・レジスタをブロック分割されたステー
タス・レジスタ群２２の中から選択し、人出力制御装置
５がアクセスできるようにする。入出力制御装置５は選
択したステータス・レジスタにデータ転送の終了結果を
設定しく■参照）、先に読み込んだＳＩＤをデータ転送
の終了結果が設定されているステータス・レジスタのＳ
ＩＤを保持するためのＦＴＦＯメモリ２４に設定し、演
算処理袋Ｗｌにデータ転送の終了通知を行う。入出力制
御装置５は演算処理装置１からのデータ転送指示が有る
かどうかを調べ、データ転送指示が有る場合は連続して
処理を実行し、データ転送指示が無い場合は演算処理装
置１からのデータ転送指示を待つ。When the data transfer process is completed, the input/output control device 5
Read the SID of the status register group that can be used from the FO memory 23 (see ■), set it in the selector 21 (see ■), and the selector 21 reads the status register corresponding to the set SID into the divided status registers. It is selected from the register group 22 and made accessible to the human output control device 5. The input/output control device 5 sets the data transfer end result in the selected status register (see 2), and sets the previously read SID to the S of the status register where the data transfer end result is set.
The ID is set in the FTFO memory 24 for holding the ID, and a data transfer end notification is sent to the arithmetic processing bag Wl. The input/output control device 5 checks whether there is a data transfer instruction from the arithmetic processing device 1. If there is a data transfer instruction, it executes the process continuously, and if there is no data transfer instruction, it executes the process continuously. Wait for data transfer instruction.
なお、第１図ではコントロール・レジスタ群１２（ステ
ータス・レジスタ群２２）の個数とＦＩＦＯメモリ１３
．１４ （２３，２４）の段数をそれぞれ４としている
が、コントロール・レジスタ群１２（ステータス・レジ
スタ群２２）の個数とＦＩＦＯメそり１３．１４ （２
３，２４）の段数は同数であるならば、その数は４と限
定するものではない。In addition, in FIG. 1, the number of control register group 12 (status register group 22) and FIFO memory 13 are
．． 14 (23, 24) are each set to 4, but the number of control register group 12 (status register group 22) and FIFO memory 13.14 (2
As long as the number of stages 3 and 24) is the same, the number is not limited to 4.
前記のようなコントロール・レジスタ群とステータス・
レジスタ群より構成される通信チャネルを入出力制御装
置に設けることにより、演算処理装置と入出力制御装置
が同時にコントロール・レジスタ群をアクセスした場合
はそれぞれ異なるメモリ・ブロックに設けられたコント
ロール・レジスタをアクセスし、演算処理装置が連続し
てコントロール・レジスタ群をアクセスした場合は異な
るメモリ・ブロックに設けられたコントロール・レジス
タをアクセスすることによって上書きによるデータ転送
に必要な制御情報の消失を防止することができるため、
演算処理装置から入出力制御装置へ与えられるデータ転
送指示と、それに対応した入出力制御装置からのデータ
転送の終了通知をすることによって通信チャネルのアク
セスを演算処理装置と入出力制御装置との間で排他を取
る必要を無くし、また演算処理装置で連続して発生した
データ転送要求に対応するデータ転送指示を先に人出力
制御装置に与えたデータ転送指示に対応した終了通知を
待つことなく、入出力制御装置に与えることができる。Control registers and status registers as described above
By providing the input/output control device with a communication channel consisting of a group of registers, when the arithmetic processing unit and the input/output control device access the control register group at the same time, the control registers provided in different memory blocks can be accessed. To prevent loss of control information necessary for data transfer due to overwriting by accessing control registers provided in different memory blocks when an arithmetic processing unit accesses a group of control registers successively. Because it is possible to
Communication channel access is established between the arithmetic processing unit and the I/O control device by issuing a data transfer instruction from the arithmetic processing unit to the I/O control device and notifying the corresponding data transfer end from the I/O control device. This eliminates the need to take exclusive control, and also eliminates the need to wait for a termination notification corresponding to a data transfer instruction given to the human output control device in advance of data transfer instructions corresponding to data transfer requests that have occurred continuously in the arithmetic processing device. It can be given to an input/output controller.
さらに、データ転送に必要な制御情報が設定されている
コントロール・レジスタ群と、データ転送の終了結果が
設定されているステータス・レジスタ群の状態がそれぞ
れＦＩＦＯメそりに保持されるため、入出力制御装置に
連続して複数のデータ転送指示を与えても、その終了結
果の順序性を保つことができる。Furthermore, since the states of the control register group in which control information necessary for data transfer is set and the status register group in which the end result of data transfer is set are held in the FIFO memory, input/output control Even if a plurality of data transfer instructions are given to the device in succession, the order of the completion results can be maintained.
第１図はこの発明の実施例を示すブロック図、第２図は
演算処理装置によるデータ転送要求の処理手順を示すフ
ローチャート、第３図は演算処理装置によるデータ転送
終了通知の処理手順を示すフローチャート、第４図は入
出力制御装置による処理手順を示すフローチャートであ
る。
符号説明
１・・・演算処理装置、２・・・主記憶装置、３・・・
共通バス、４・・・通信チャネル、５・・・人出力制御
装置、１０．１１，２０．２１・・・−１＝レクタ、１
２川コントロール・レジスタ群、２２・・・ステータス
・レジスタ群、１３，１４，２３．２４・ＦＩＦＯ（先
入れ先出し）メモリ。
代理人 弁理士 並 木 昭 夫FIG. 1 is a block diagram showing an embodiment of the present invention, FIG. 2 is a flowchart showing a processing procedure for a data transfer request by an arithmetic processing unit, and FIG. 3 is a flowchart showing a processing procedure for a data transfer completion notification by an arithmetic processing unit. , FIG. 4 is a flowchart showing the processing procedure by the input/output control device. Description of symbols 1...Arithmetic processing unit, 2...Main storage device, 3...
common bus, 4... communication channel, 5... human output control device, 10.11, 20.21...-1=rector, 1
2 river control register group, 22... status register group, 13, 14, 23. 24 FIFO (first in first out) memory. Agent Patent Attorney Akio Namiki
Claims (1)
される入出力制御装置に対し、 複数のブロックに分割されデータ転送制御のための制御
情報を記憶する第１のメモリと、 複数のブロックに分割されデータ転送終了結果を記憶す
る第２のメモリと、 前記第１、第２メモリのそれぞれに対応して設けられ前
記演算処理装置がブロック分割された第１、第２メモリ
を選択するための第１、第２セレクタと、 前記第１、第２メモリのそれぞれに対応して設けられ前
記入出力制御装置がブロック分割された第１、第２メモ
リを選択するための第３、第４セレクタと、 前記第１、第２メモリのそれぞれに対応して設けられい
ずれのメモリブロックに情報が設定されているかを示す
情報を記憶するための第１、第２の先入れ先出し（ＦＩ
ＦＯ）メモリと、 前記第１、第２メモリのそれぞれに対応して設けられ使
用可能なメモリブロックを記憶するための第３、第４の
ＦＩＦＯメモリと、 からなる通信チャネルを設け、前記演算処理装置は入出
力制御装置に与えたデータ転送指示に対する入出力制御
装置からの終了通知を待つことなく連続してデータ転送
を実行可能にしてなることを特徴とする入出力制御装置
。[Claims] For an input/output control device connected to an arithmetic processing unit and a main storage device via a common bus, a first memory that is divided into a plurality of blocks and stores control information for data transfer control. a second memory that is divided into a plurality of blocks and stores the result of data transfer completion; and first and second memories that are provided corresponding to the first and second memories and in which the arithmetic processing unit is divided into blocks. first and second selectors for selecting a memory; and a first and second selector provided corresponding to each of the first and second memories and for selecting the first and second memories in which the input/output control device is divided into blocks. third and fourth selectors, and first and second first-in, first-out (first-in, first-out) memory blocks provided corresponding to the first and second memories, respectively, for storing information indicating in which memory block information is set. FI
FO) memory, and third and fourth FIFO memories provided correspondingly to the first and second memories and for storing usable memory blocks; An input/output control device characterized in that the device is capable of continuously executing data transfer without waiting for a completion notification from the input/output control device in response to a data transfer instruction given to the input/output control device.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28996288A JPH02136949A (en) | 1988-11-18 | 1988-11-18 | Input/output controller |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP28996288A JPH02136949A (en) | 1988-11-18 | 1988-11-18 | Input/output controller |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02136949A true JPH02136949A (en) | 1990-05-25 |
Family
ID=17749987
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP28996288A Pending JPH02136949A (en) | 1988-11-18 | 1988-11-18 | Input/output controller |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02136949A (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339426A (en) * | 2004-05-31 | 2005-12-08 | Fujitsu Ltd | Data processing system and setting method |
-
1988
- 1988-11-18 JP JP28996288A patent/JPH02136949A/en active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005339426A (en) * | 2004-05-31 | 2005-12-08 | Fujitsu Ltd | Data processing system and setting method |
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