JPH0369441B2 - - Google Patents
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- JPH0369441B2 JPH0369441B2 JP59198397A JP19839784A JPH0369441B2 JP H0369441 B2 JPH0369441 B2 JP H0369441B2 JP 59198397 A JP59198397 A JP 59198397A JP 19839784 A JP19839784 A JP 19839784A JP H0369441 B2 JPH0369441 B2 JP H0369441B2
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- 230000005669 field effect Effects 0.000 claims description 2
- 230000003321 amplification Effects 0.000 claims 2
- 238000003199 nucleic acid amplification method Methods 0.000 claims 2
- 238000010586 diagram Methods 0.000 description 4
- 229920006395 saturated elastomer Polymers 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000009291 secondary effect Effects 0.000 description 1
- 239000013589 supplement Substances 0.000 description 1
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- H03—ELECTRONIC CIRCUITRY
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- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45076—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier
- H03F3/4508—Differential amplifiers with semiconductor devices only characterised by the way of implementation of the active amplifying circuit in the differential amplifier using bipolar transistors as the active amplifying circuit
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- H—ELECTRICITY
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- H03F2203/00—Indexing scheme relating to amplifiers with only discharge tubes or only semiconductor devices as amplifying elements covered by H03F3/00
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- Power Engineering (AREA)
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Description
【発明の詳細な説明】
(技術分野)
本発明は、電子回路に関し、更に詳細には演算
増幅器のための能動負荷回路に関する。
増幅器のための能動負荷回路に関する。
(従来技術)
能動負荷回路は、近年のリニア回路、特に演算
増幅器及びコンパレータの性能を高め、その設計
を簡単にするため大きく貢献してきた。共通抵抗
負荷の代りに使用することができ、あるいはそれ
を補足する電流源である能動負荷は、いくつかの
顕著な利点を有する。その1つは、大きな抵抗値
を必要とせずに低電流動作が可能であることであ
る。このことは、インピーダンスを上げ、電力消
費を低下させる点で重要である。第2に、非常に
広い電圧範囲で動作し、リニアな大きい電圧振幅
で、小さな電圧降下でありながら大きいゲインを
与えることである。これによつて、段あたりのゲ
インを非常に大きくすることができるので、段数
を少なくすることが可能となる。
増幅器及びコンパレータの性能を高め、その設計
を簡単にするため大きく貢献してきた。共通抵抗
負荷の代りに使用することができ、あるいはそれ
を補足する電流源である能動負荷は、いくつかの
顕著な利点を有する。その1つは、大きな抵抗値
を必要とせずに低電流動作が可能であることであ
る。このことは、インピーダンスを上げ、電力消
費を低下させる点で重要である。第2に、非常に
広い電圧範囲で動作し、リニアな大きい電圧振幅
で、小さな電圧降下でありながら大きいゲインを
与えることである。これによつて、段あたりのゲ
インを非常に大きくすることができるので、段数
を少なくすることが可能となる。
簡単な抵抗負荷に対し利点があるけれども、演
算増幅器及び他の回路の入力段に使用されると
き、能動負荷回路に関連してまだいくつかの大き
な制約がある。例えば、理想的演算増幅器は、同
一の信号が両方の差動入力に加えられる「コモ
ン・モード」であるとき、両入力端子の共通入力
信号に不感動である純正な差動増幅器として考え
ることができる、理想的には、コモン・モード
(同相)入力信号が加えられるとき、出力信号は
生じないはずである。この同相除去比(CMRR)
は、増幅器がいかに接近しているかを示す尺度で
あり、100%のCMRRは理想動作に対応する。コ
モン・モード入力に対して不応答でなくなると
CMRRは低くなる。この理想的でない特性は、
その増幅器が製造される構成要素の品質及びその
回路の本質的バランスに基いて決まる。能動負荷
演算増幅器のCMRRを高めることは望ましいこ
とである。
算増幅器及び他の回路の入力段に使用されると
き、能動負荷回路に関連してまだいくつかの大き
な制約がある。例えば、理想的演算増幅器は、同
一の信号が両方の差動入力に加えられる「コモ
ン・モード」であるとき、両入力端子の共通入力
信号に不感動である純正な差動増幅器として考え
ることができる、理想的には、コモン・モード
(同相)入力信号が加えられるとき、出力信号は
生じないはずである。この同相除去比(CMRR)
は、増幅器がいかに接近しているかを示す尺度で
あり、100%のCMRRは理想動作に対応する。コ
モン・モード入力に対して不応答でなくなると
CMRRは低くなる。この理想的でない特性は、
その増幅器が製造される構成要素の品質及びその
回路の本質的バランスに基いて決まる。能動負荷
演算増幅器のCMRRを高めることは望ましいこ
とである。
能動負荷を使用する現在の演算増幅器は、ま
た、同相電圧範囲(CMVR)が制限されている。
このCMVRは増幅器の必要とされる性能仕様が
満される入力電圧範囲である。現在の回路の別の
問題は、最大スルーレート(「スルーレート」は
出力電圧変化の大信号駆動状態においてこの変化
をもたらすのに必要な最小時間に対する比であ
る)において、飽和又はカツト・オフになること
である。
た、同相電圧範囲(CMVR)が制限されている。
このCMVRは増幅器の必要とされる性能仕様が
満される入力電圧範囲である。現在の回路の別の
問題は、最大スルーレート(「スルーレート」は
出力電圧変化の大信号駆動状態においてこの変化
をもたらすのに必要な最小時間に対する比であ
る)において、飽和又はカツト・オフになること
である。
(目的)
前述した従来技術に関連した問題に鑑み、本発
明の目的は改善されたCMRRを与える演算増幅
器又は類似の回路の入力段のための能動負荷回路
を提供することである。
明の目的は改善されたCMRRを与える演算増幅
器又は類似の回路の入力段のための能動負荷回路
を提供することである。
本発明の他の目的は、CMVRを改善した能動
負荷回路を提供することである。
負荷回路を提供することである。
本発明の更に他の目的は、高スルーレイトにお
いて現在入手可能な回路よりも飽和又はカツトオ
フにならない能動負荷回路を提供することであ
る。
いて現在入手可能な回路よりも飽和又はカツトオ
フにならない能動負荷回路を提供することであ
る。
(発明の概要)
本発明のこれらの目的を達成するため、相互に
逆方向に変化する一対の可変電流駆動を有する演
算増幅器等の入力段に能動負荷回路が設けられ
る。その能動負荷回路は、2つの電流駆動から
夫々電流を受けるように接続された第1及び第2
抵抗と、一対のバイポーラ・トランジスタを介し
て前記抵抗に電流を送出するように接続された一
対の電流源と、を含む。そのトランジスタは、ベ
ース・バイアス電圧の絶対値がそのトランジスタ
の各抵抗を流れる全電流によつて変化するととも
に、抵抗に伝送された電流がそれらの抵抗の電圧
降下をほぼ等しくさせるようなレベルで、バイア
ス回路がトランジスタへのコモン・モード・ベー
ス・バイアスを維持するように、接続される。出
力端子は電流源の一方とそれに関連のトランジス
タとの間に接続され、駆動電流の相対的不平衡に
従つて変化する出力信号を供給する。
逆方向に変化する一対の可変電流駆動を有する演
算増幅器等の入力段に能動負荷回路が設けられ
る。その能動負荷回路は、2つの電流駆動から
夫々電流を受けるように接続された第1及び第2
抵抗と、一対のバイポーラ・トランジスタを介し
て前記抵抗に電流を送出するように接続された一
対の電流源と、を含む。そのトランジスタは、ベ
ース・バイアス電圧の絶対値がそのトランジスタ
の各抵抗を流れる全電流によつて変化するととも
に、抵抗に伝送された電流がそれらの抵抗の電圧
降下をほぼ等しくさせるようなレベルで、バイア
ス回路がトランジスタへのコモン・モード・ベー
ス・バイアスを維持するように、接続される。出
力端子は電流源の一方とそれに関連のトランジス
タとの間に接続され、駆動電流の相対的不平衡に
従つて変化する出力信号を供給する。
好適実施例においては、2つのトランジスタの
ベースは共通バイアス・レベルに維持され、2つ
の電流源は2つの抵抗と同様に等しくされる。2
つのトランジスタは好適にはnpn形で、それらの
エミツタは夫々2つの抵抗に接続され、トランジ
スタのベース・バイアス電圧が抵抗を流れる電流
及びトランジスタのベース・エミツタ電圧によつ
て決定される。演算増幅器又は他の負荷のかかつ
た回路からの電流駆動はトランジスタを流れずに
抵抗に直接的に接続され、能動負荷に平衡電圧を
加えてCMVRを改善し、負荷回路への電流駆動
入力の電圧レベルを減少させてCMRRを改善す
る。
ベースは共通バイアス・レベルに維持され、2つ
の電流源は2つの抵抗と同様に等しくされる。2
つのトランジスタは好適にはnpn形で、それらの
エミツタは夫々2つの抵抗に接続され、トランジ
スタのベース・バイアス電圧が抵抗を流れる電流
及びトランジスタのベース・エミツタ電圧によつ
て決定される。演算増幅器又は他の負荷のかかつ
た回路からの電流駆動はトランジスタを流れずに
抵抗に直接的に接続され、能動負荷に平衡電圧を
加えてCMVRを改善し、負荷回路への電流駆動
入力の電圧レベルを減少させてCMRRを改善す
る。
(実施例の説明)
第1図は、従来の能動負荷を採用した演算増幅
器の入力段を示す。この増幅器は、一対の接合形
電界効果トランジスタ(JFET)J1及びJ2を
有する。それらのJFETのソースは一緒に接続さ
れ、正電圧バイアスから供給される電流源I1か
ら電流を受け、ドレーンは能動負荷に駆動電流を
供給する。J1及びJ2のゲートは、夫々入力端
子T1及びT2に接続され、差動入力信号を受け
る。差動増幅器の特性に従つて、J1及びJ2は
相互に逆比例してI1からの電流を分割し、各
JFETを流れる電流の量はそれらのゲートに加え
られる相対的入力電圧信号に比例して変化する。
もし、一方のJFETのゲートに一定の既知のバイ
アスが加えられると、他方のJFETのゲートの信
号の大きさは、そのJFETを流れる電流の量によ
つて決定することができる。バイポーラ・トラン
ジスタを増幅器に使用することも可能であるが、
JFETの方が多くの応用において望ましいことが
わかつた。それは、入力バイアス電流がより低
く、スルーレートがより大きく、そして帯域幅が
より広いからである。しかし、本発明の新規な能
動負荷はバイポーラ・トランジスタ及びJFETの
いずれかを使用する演算増幅器及び類似回路に等
しく適用可能である。
器の入力段を示す。この増幅器は、一対の接合形
電界効果トランジスタ(JFET)J1及びJ2を
有する。それらのJFETのソースは一緒に接続さ
れ、正電圧バイアスから供給される電流源I1か
ら電流を受け、ドレーンは能動負荷に駆動電流を
供給する。J1及びJ2のゲートは、夫々入力端
子T1及びT2に接続され、差動入力信号を受け
る。差動増幅器の特性に従つて、J1及びJ2は
相互に逆比例してI1からの電流を分割し、各
JFETを流れる電流の量はそれらのゲートに加え
られる相対的入力電圧信号に比例して変化する。
もし、一方のJFETのゲートに一定の既知のバイ
アスが加えられると、他方のJFETのゲートの信
号の大きさは、そのJFETを流れる電流の量によ
つて決定することができる。バイポーラ・トラン
ジスタを増幅器に使用することも可能であるが、
JFETの方が多くの応用において望ましいことが
わかつた。それは、入力バイアス電流がより低
く、スルーレートがより大きく、そして帯域幅が
より広いからである。しかし、本発明の新規な能
動負荷はバイポーラ・トランジスタ及びJFETの
いずれかを使用する演算増幅器及び類似回路に等
しく適用可能である。
増幅段の能動負荷は、一対のバイポーラ・トラ
ンジスタQ1及びQ2から成り、それらのコレク
タ・エミツタ回路は夫々J1及びJ2から電流を
受けるように接続され、Q1及びQ2のエミツタ
と負電圧バスとの間には抵抗R1及びR2が接続
される。
ンジスタQ1及びQ2から成り、それらのコレク
タ・エミツタ回路は夫々J1及びJ2から電流を
受けるように接続され、Q1及びQ2のエミツタ
と負電圧バスとの間には抵抗R1及びR2が接続
される。
Q1及びQ2のベースは共通バイアスとするた
め一緒に接続される。バイアス回路は、(1)コレク
タが正電圧バスに、エミツタがQ1及ひQ2のベ
ースに、そしてJ1のドレーンとQ1のコレクタ
の間に接続されるバイポーラ・トランジスタQ3
と、(2)共通ベース接合から負電圧バスに電流を流
す電流源I2と、から成る。入力段の出力はQ2
のコレクタから取り出され、そのQ2は出力トラ
ンジスタQ4のベースに接続される。Q4のコレ
クタは正電圧バスに接続され、そのエミツタは別
の出力トランジスタQ5のベース及び別の電流源
I3に接続され、この電流源はQ4から負電圧バ
スに電流を流す。Q5のコレクタは電流源I4か
電流を受け、その電流源の他方側は正電圧バスに
接続され、Q5のエミツタは負電圧バスに接続さ
れる。最終出力端子T3はQ5のコレクタとI4
との接続点に接続される。
め一緒に接続される。バイアス回路は、(1)コレク
タが正電圧バスに、エミツタがQ1及ひQ2のベ
ースに、そしてJ1のドレーンとQ1のコレクタ
の間に接続されるバイポーラ・トランジスタQ3
と、(2)共通ベース接合から負電圧バスに電流を流
す電流源I2と、から成る。入力段の出力はQ2
のコレクタから取り出され、そのQ2は出力トラ
ンジスタQ4のベースに接続される。Q4のコレ
クタは正電圧バスに接続され、そのエミツタは別
の出力トランジスタQ5のベース及び別の電流源
I3に接続され、この電流源はQ4から負電圧バ
スに電流を流す。Q5のコレクタは電流源I4か
電流を受け、その電流源の他方側は正電圧バスに
接続され、Q5のエミツタは負電圧バスに接続さ
れる。最終出力端子T3はQ5のコレクタとI4
との接続点に接続される。
動作において、I1からの電流はT1及びT2
に加えられるバイヤス電圧に従つてJ1とJ2に
向けられる。T2の電圧の方が大きいと、それに
応じてJ1に流れる電流が大きくなる。これによ
つて、Q1を流れる電流よりもQ2を流れる電流
が増大する。こうして、Q2はI6よりも大きい
電流を流すことになる。このQ2の電流変化は、
Q2のコレクタ及びQ4のベースにおける電圧変
化をもたらす、この電圧変化は、Q5のベースに
伝達され、結果としてT3における電圧上昇とな
る。負帰還回路(図示せず)がT3をJ1とJ2
の入力に接続し、Q4のベースにおける不平衡を
減少させるように平衡をとる。その結果、Q4の
ベース及びT3における電圧スイングは緩和され
るが、それでもまだJ1とJ2のゲート電圧差に
影響を与える。
に加えられるバイヤス電圧に従つてJ1とJ2に
向けられる。T2の電圧の方が大きいと、それに
応じてJ1に流れる電流が大きくなる。これによ
つて、Q1を流れる電流よりもQ2を流れる電流
が増大する。こうして、Q2はI6よりも大きい
電流を流すことになる。このQ2の電流変化は、
Q2のコレクタ及びQ4のベースにおける電圧変
化をもたらす、この電圧変化は、Q5のベースに
伝達され、結果としてT3における電圧上昇とな
る。負帰還回路(図示せず)がT3をJ1とJ2
の入力に接続し、Q4のベースにおける不平衡を
減少させるように平衡をとる。その結果、Q4の
ベース及びT3における電圧スイングは緩和され
るが、それでもまだJ1とJ2のゲート電圧差に
影響を与える。
J1のゲートの電圧がJ2のゲート電圧よりも
大きくされると、J2の電流が対応してJ1より
も大きくなる。これによつて、Q2の電流がI6
に対して減少し、Q2のコレクタ及びQ4のベー
スの電圧が上昇する。Q4のベースにおけるこの
電圧変化は、Q5のベースに伝達され、T3の電
圧の低下となる。
大きくされると、J2の電流が対応してJ1より
も大きくなる。これによつて、Q2の電流がI6
に対して減少し、Q2のコレクタ及びQ4のベー
スの電圧が上昇する。Q4のベースにおけるこの
電圧変化は、Q5のベースに伝達され、T3の電
圧の低下となる。
第1図の回路のCMRRは、J1及びJ2のド
レーン電圧が一般に不平衡であるために制限され
る。もしドレーン電圧が等しければCMRRは大
きくなるであろう。J1及びJ2のドレーン電圧
は、夫々相互に独立して確立されるので、不平衡
となる。J1のドレーン電圧は、(1)Rの電圧降下
と、(2)Q1のベース・エミツタ電圧(Vbe)と、
(3)Q3のVbeの和に等しい、一方、J2のドレー
ン電圧は、(1)Q5のVbeと(2)Q4のVbeの和によ
つて確立される。このようなドレーン電圧の独立
性によつて、これらの電圧は、J1とJ2のゲー
トにコモン・モード即ち等しい入力信号が加えら
れたとき、全く不平衡になつてしまう。
レーン電圧が一般に不平衡であるために制限され
る。もしドレーン電圧が等しければCMRRは大
きくなるであろう。J1及びJ2のドレーン電圧
は、夫々相互に独立して確立されるので、不平衡
となる。J1のドレーン電圧は、(1)Rの電圧降下
と、(2)Q1のベース・エミツタ電圧(Vbe)と、
(3)Q3のVbeの和に等しい、一方、J2のドレー
ン電圧は、(1)Q5のVbeと(2)Q4のVbeの和によ
つて確立される。このようなドレーン電圧の独立
性によつて、これらの電圧は、J1とJ2のゲー
トにコモン・モード即ち等しい入力信号が加えら
れたとき、全く不平衡になつてしまう。
第1図の回路は、また、CMVRが制限さる。
JFET増幅器のCMVRはJFETが飽和モードで動
作する必要性によつて制限される。この必要性に
適合させるために、JFETのゲート・ドレーン電
圧はそれのピンチ・オフ電圧に等しいか又はそれ
よりも大きくなければならない。一定のゲート電
圧に対し、CMVRはドレーン電圧の上昇と共に
直線的に減少する。第1図に回路では、J1及び
J2のドレーン電圧は、常に少なくとも2Vbe、
即ち約14ボルトになるであろう。この回路の動作
は、また、最大スルーレートにおいて制約され、
能動負荷を飽和させ、あるいはカツト・オフ状態
にする可能性がある。
JFET増幅器のCMVRはJFETが飽和モードで動
作する必要性によつて制限される。この必要性に
適合させるために、JFETのゲート・ドレーン電
圧はそれのピンチ・オフ電圧に等しいか又はそれ
よりも大きくなければならない。一定のゲート電
圧に対し、CMVRはドレーン電圧の上昇と共に
直線的に減少する。第1図に回路では、J1及び
J2のドレーン電圧は、常に少なくとも2Vbe、
即ち約14ボルトになるであろう。この回路の動作
は、また、最大スルーレートにおいて制約され、
能動負荷を飽和させ、あるいはカツト・オフ状態
にする可能性がある。
これらの問題は、本発明の能動負荷回路によつ
て実質上解消される。その一実施例が第2図に示
される。第2図において、第1図の構成要素に対
応するものは同じ参照符号を用いている。第1図
に示す従来の回路との基本的差異は、第1図にお
いてはJ1及びJ2は2つの目的、即ち、一緒に
差動増幅器として機能するとともに、能動負荷ト
ランジスタQ1及びQ2に必要な電流を供給する
電流源として作用するということである。第2図
の回路においては、J1及びJ2の電流源として
の機能はなくなり、Q1及びQ2への必要な電流
は、J1とJ2とは独立して動作する別個の電流
源回路によつて与えられる。この差異の結果、J
1とJ2のドレーン間の電圧オフセツトが減少し
てCMRRが改善され、J1とJ2のドレーン電
圧レベルを低くしてCMVRが改善され、そして
高スルーレートにおける動作が改善される。
て実質上解消される。その一実施例が第2図に示
される。第2図において、第1図の構成要素に対
応するものは同じ参照符号を用いている。第1図
に示す従来の回路との基本的差異は、第1図にお
いてはJ1及びJ2は2つの目的、即ち、一緒に
差動増幅器として機能するとともに、能動負荷ト
ランジスタQ1及びQ2に必要な電流を供給する
電流源として作用するということである。第2図
の回路においては、J1及びJ2の電流源として
の機能はなくなり、Q1及びQ2への必要な電流
は、J1とJ2とは独立して動作する別個の電流
源回路によつて与えられる。この差異の結果、J
1とJ2のドレーン間の電圧オフセツトが減少し
てCMRRが改善され、J1とJ2のドレーン電
圧レベルを低くしてCMVRが改善され、そして
高スルーレートにおける動作が改善される。
これらの特徴は、一対の電流源I5及びI6を
付加することによつて達成され、その電流源は、
正電圧バスから夫々Q1及びQ2のコレクタに供
給する。J1とJ2のドレーンは、Q1とQ2に
は接続されずに、夫々R1とR2に直接に接続さ
れる。Q1及びQ2のエミツタは夫々R1及びR
2に接続され、これらのトランジスタはJ1及び
J2からではなく、電流源I5及びI6からR1
及びR2に電流を供給する。Q3はQ1のコレク
タによつてバイアスされるが、その接続点はJ1
のドレーンとは接続されない。同様に、出力トラ
ンジスタQ4のベースはQ2のコレクタによつて
バイアスされるが、その接続点はJ2のドレーン
とは接続されない。第1図及び第2図の回路のそ
の他の点は本質的に同じである。
付加することによつて達成され、その電流源は、
正電圧バスから夫々Q1及びQ2のコレクタに供
給する。J1とJ2のドレーンは、Q1とQ2に
は接続されずに、夫々R1とR2に直接に接続さ
れる。Q1及びQ2のエミツタは夫々R1及びR
2に接続され、これらのトランジスタはJ1及び
J2からではなく、電流源I5及びI6からR1
及びR2に電流を供給する。Q3はQ1のコレク
タによつてバイアスされるが、その接続点はJ1
のドレーンとは接続されない。同様に、出力トラ
ンジスタQ4のベースはQ2のコレクタによつて
バイアスされるが、その接続点はJ2のドレーン
とは接続されない。第1図及び第2図の回路のそ
の他の点は本質的に同じである。
コモン・モードにおいて、J1及びJ2は等し
くバイアスされ、等しい電流を流し、J1及びJ
2のドレーンに生じる電圧は実質上等しくなり、
第1図の回路と比較してCMRRが著しく改善さ
れる。これは、R1及びR2が等しい抵抗値を有
し、等しい電流を流すからである。R1に流れる
電流は、トランジスタのベース電流の二次的効果
を無視すると、J1を流れる電流(I1が20μA
に等しいとき、コモン・モードで10μA)と、Q
1のコレクタ・エミツタ電流(I5を25μAとし
たとき25μA)との和で、35マイクロアンペア
(μA)となる。R2を流れる電流はJ2及びQ2
を流れる電流に等しく、その電流もI6が25μA
とすれば全体で35μAとなる。従つて、電圧の平
衡はFETのドレーンにおいて維持される。
くバイアスされ、等しい電流を流し、J1及びJ
2のドレーンに生じる電圧は実質上等しくなり、
第1図の回路と比較してCMRRが著しく改善さ
れる。これは、R1及びR2が等しい抵抗値を有
し、等しい電流を流すからである。R1に流れる
電流は、トランジスタのベース電流の二次的効果
を無視すると、J1を流れる電流(I1が20μA
に等しいとき、コモン・モードで10μA)と、Q
1のコレクタ・エミツタ電流(I5を25μAとし
たとき25μA)との和で、35マイクロアンペア
(μA)となる。R2を流れる電流はJ2及びQ2
を流れる電流に等しく、その電流もI6が25μA
とすれば全体で35μAとなる。従つて、電圧の平
衡はFETのドレーンにおいて維持される。
第2図の回路は、R1及びR2を等しい抵抗値
にし、電流源I5及びI6を等しい電流レベルに
し、そしてトランジスタQ1及びQ2が整合され
共通にバイアスされることによつて平衡となる
が、この回路が不平衡となつても第2図の回路の
利点が維持される。例えば、R1及びR2は異な
つた抵抗値になつても、I5及びI6が等しくさ
れずR1とR2の電圧降下をほぼ等しいコモン・
モード電圧降下とする適切な電流を供給する。Q
1及びQ2に対して別個のバイアス回路を設ける
ことも可能であり、回路の極性及びバイアスを適
当に調整し、適切なFETドレーン電圧の平衡が
保持されれば、バイポーラ・トランジスタをnpn
ではなくpnpで構成することもできる。
にし、電流源I5及びI6を等しい電流レベルに
し、そしてトランジスタQ1及びQ2が整合され
共通にバイアスされることによつて平衡となる
が、この回路が不平衡となつても第2図の回路の
利点が維持される。例えば、R1及びR2は異な
つた抵抗値になつても、I5及びI6が等しくさ
れずR1とR2の電圧降下をほぼ等しいコモン・
モード電圧降下とする適切な電流を供給する。Q
1及びQ2に対して別個のバイアス回路を設ける
ことも可能であり、回路の極性及びバイアスを適
当に調整し、適切なFETドレーン電圧の平衡が
保持されれば、バイポーラ・トランジスタをnpn
ではなくpnpで構成することもできる。
ここで、第3図を参照すると、第1図の従来の
回路で生じる温度係数の問題を考慮した修正され
た従来の回路が示される。この問題は、集積回路
の電流源及び抵抗は典型的には零に近い温度係数
を有するが、トランジスタのベース・エミツタ電
圧は温度によつて非常に変化するという事実によ
つて生じる。第1図において、負電圧バスに対す
るQ2のコレクタ電圧は、Q4及びQ5のベー
ス・エミツタ電圧に等しく、負電圧バスに対する
Q2のベース電圧はQ2のベース・エミツタ電圧
とR2の電圧降下を加えたものである。R2の電
圧はI1の値によつて決まり、コモン・モードに
おいてはR2の抵抗値にI1の1/2を掛けたもの
に等しい。従つて、Q2のコレクタ電圧はトラン
ジスタのベース・エミツタ電圧だけに依存する
が、Q2のベース電圧は部分的に電流源I1の値
に依存する。もし、I1の温度係数がトランジス
タのベース・エミツタ電圧の温度係数と均衡がと
れていないと、Q2のコレクタ電圧はベース電圧
以下に下る可能性があり、その場合にはQ2は飽
和してもはや適切に動作しなくなる。
回路で生じる温度係数の問題を考慮した修正され
た従来の回路が示される。この問題は、集積回路
の電流源及び抵抗は典型的には零に近い温度係数
を有するが、トランジスタのベース・エミツタ電
圧は温度によつて非常に変化するという事実によ
つて生じる。第1図において、負電圧バスに対す
るQ2のコレクタ電圧は、Q4及びQ5のベー
ス・エミツタ電圧に等しく、負電圧バスに対する
Q2のベース電圧はQ2のベース・エミツタ電圧
とR2の電圧降下を加えたものである。R2の電
圧はI1の値によつて決まり、コモン・モードに
おいてはR2の抵抗値にI1の1/2を掛けたもの
に等しい。従つて、Q2のコレクタ電圧はトラン
ジスタのベース・エミツタ電圧だけに依存する
が、Q2のベース電圧は部分的に電流源I1の値
に依存する。もし、I1の温度係数がトランジス
タのベース・エミツタ電圧の温度係数と均衡がと
れていないと、Q2のコレクタ電圧はベース電圧
以下に下る可能性があり、その場合にはQ2は飽
和してもはや適切に動作しなくなる。
この問題を解消するため、第3図に示す従来の
回路は、Q4のエミツタをQ1及びQ2の共通ベ
ース接続に直接結合して、Q2のコレクタ電圧を
Q2のベース電圧よりも1つのベース・エミツタ
電圧だけ高く維持する。第4図は、第3図の回路
に本発明を適用した例を示す。第2図の回路のよ
うに、別個の電流源I5及びI6が設けられて、
Q1及びQ2の電流を維持し、J1及びJ2のド
レーン電圧間の平衡を、そのドレーンをR1及び
R2を介して負電圧バスに結合させることによつ
て、維持する。
回路は、Q4のエミツタをQ1及びQ2の共通ベ
ース接続に直接結合して、Q2のコレクタ電圧を
Q2のベース電圧よりも1つのベース・エミツタ
電圧だけ高く維持する。第4図は、第3図の回路
に本発明を適用した例を示す。第2図の回路のよ
うに、別個の電流源I5及びI6が設けられて、
Q1及びQ2の電流を維持し、J1及びJ2のド
レーン電圧間の平衡を、そのドレーンをR1及び
R2を介して負電圧バスに結合させることによつ
て、維持する。
以上、本発明を実施例に従つて説明したが、本
発明の範囲内で多くの修正及び他の実施例が可能
であることは、当業者には明らかである。
発明の範囲内で多くの修正及び他の実施例が可能
であることは、当業者には明らかである。
第1図は、従来の能動負荷を使用する演算増幅
器の入力段の回路図である。第2図は本発明によ
る能動負荷を使用する第1図の演算増幅器の入力
段の回路図である。第3図は従来の能動負荷を使
用する別の演算増幅器の入力段の回路図である。
第4図は本発明による能動負荷を使用する第3図
の演算増幅器の入力段の回路図である。
器の入力段の回路図である。第2図は本発明によ
る能動負荷を使用する第1図の演算増幅器の入力
段の回路図である。第3図は従来の能動負荷を使
用する別の演算増幅器の入力段の回路図である。
第4図は本発明による能動負荷を使用する第3図
の演算増幅器の入力段の回路図である。
Claims (1)
- 【特許請求の範囲】 1 第1電流源と、 差動増幅器として接続される第1及び第2増幅
トランジスタであつて、各トランジスタに加えら
れるバイアスによつて決定される比率で前記電流
源からの電流をそれらのトランジスタに流す第1
及び第2トランジスタと、 夫々前記第1及び第2トランジスタに対する負
荷として接続される第1及び第2抵抗と、 夫々前記第1及び第2抵抗に電流を伝送するよ
うに接続される第1及び第2負荷トランジスタ
と、 前記第1及び第2負荷トランジスタのためのバ
イアス回路と、 前記第1及び第2負荷トランジスタを介して
夫々前記第1及び第2抵抗に電流を供給するよう
に接続される第2及び第3電流源と、 前記負荷トランジスタの一方に接続される出力
回路と、 から構成される能動負荷入力段。 2 前記第1及び第2増幅トランジスタが接合形
電界効果トランジスタから成る特許請求の範囲第
1項記載の能動負荷入力段。 3 前記第2及び第3電流源が実質上等しい電流
を供給し、前記第1及び第2抵抗が実質上等しい
抵抗値の抵抗から成る、特許請求の範囲第1項記
載の能動負荷入力段。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/615,996 US4687984A (en) | 1984-05-31 | 1984-05-31 | JFET active load input stage |
US615996 | 1984-05-31 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS60257610A JPS60257610A (ja) | 1985-12-19 |
JPH0369441B2 true JPH0369441B2 (ja) | 1991-11-01 |
Family
ID=24467632
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP59198397A Granted JPS60257610A (ja) | 1984-05-31 | 1984-09-21 | 能動負荷回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US4687984A (ja) |
EP (1) | EP0164182B1 (ja) |
JP (1) | JPS60257610A (ja) |
DE (1) | DE3567135D1 (ja) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4868427A (en) * | 1987-10-30 | 1989-09-19 | Gazelle Microcircuits, Inc. | ECL to TTL circuit |
US5323121A (en) * | 1993-06-29 | 1994-06-21 | Analog Devices, Inc. | Folded cascode operational amplifier with gain enhancing base current compensation |
US5420540A (en) * | 1994-08-03 | 1995-05-30 | Analog Devices, Inc. | Double-folded cascode operational amplifier |
US5523718A (en) * | 1994-08-03 | 1996-06-04 | Analog Devices, Inc. | Balanced double-folded cascode operational amplifier |
US5952882A (en) * | 1998-01-22 | 1999-09-14 | Maxim Integrated Products, Inc. | Gain enhancement for operational amplifiers |
KR101072611B1 (ko) * | 2003-05-23 | 2011-10-11 | 페어차일드코리아반도체 주식회사 | 온도에 독립적인 전류전원 회로 |
KR100819119B1 (ko) * | 2006-01-09 | 2008-04-04 | 삼성전자주식회사 | 초광대역 응용을 위한 필터의 cmos 증폭기 및 그 방법 |
US8786359B2 (en) * | 2007-12-12 | 2014-07-22 | Sandisk Technologies Inc. | Current mirror device and method |
CN113641206B (zh) * | 2021-10-15 | 2021-12-28 | 成都时识科技有限公司 | 配置滤波功能的集成电路 |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3851270A (en) * | 1968-03-06 | 1974-11-26 | R Vosteen | Transistorized operational amplifier |
US3852679A (en) * | 1972-12-26 | 1974-12-03 | Rca Corp | Current mirror amplifiers |
US3873933A (en) * | 1973-11-08 | 1975-03-25 | Rca Corp | Circuit with adjustable gain current mirror amplifier |
US3947778A (en) * | 1974-09-11 | 1976-03-30 | Motorola, Inc. | Differential amplifier |
JPS5297046U (ja) * | 1976-01-19 | 1977-07-20 | ||
JPS59103409A (ja) * | 1982-12-03 | 1984-06-14 | Toshiba Corp | カレントミラ−回路 |
JPS59119909A (ja) * | 1982-12-25 | 1984-07-11 | Fujitsu Ltd | 能動負荷回路 |
IT1212748B (it) * | 1983-06-03 | 1989-11-30 | Ates Componenti Elettron | Stadio differenziale perfezionato, in particolare per filtri attivi. |
-
1984
- 1984-05-31 US US06/615,996 patent/US4687984A/en not_active Expired - Lifetime
- 1984-09-21 JP JP59198397A patent/JPS60257610A/ja active Granted
-
1985
- 1985-03-19 EP EP85301899A patent/EP0164182B1/en not_active Expired
- 1985-03-19 DE DE8585301899T patent/DE3567135D1/de not_active Expired
Also Published As
Publication number | Publication date |
---|---|
JPS60257610A (ja) | 1985-12-19 |
EP0164182B1 (en) | 1988-12-28 |
US4687984A (en) | 1987-08-18 |
DE3567135D1 (en) | 1989-02-02 |
EP0164182A1 (en) | 1985-12-11 |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
EXPY | Cancellation because of completion of term |