JPS6143747B2

JPS6143747B2 -

Info

Publication number: JPS6143747B2
Application number: JP53065430A
Authority: JP
Inventors: Masahiro Kawakatsu; Shigeyuki Morioka
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 1978-05-31
Filing date: 1978-05-31
Publication date: 1986-09-29
Also published as: JPS54157049A

Description

【発明の詳細な説明】本発明は、割込みアドレス決定処理方式、特に
マイクロプロセツサを用いて割込み処理を実行す
るデータ処理システムにおいて、複数の各割込要
因のいずれか１つの発生に応じてマイクロプロセ
ツサが割込み要求を受けて割込み処理に入り、マ
イクロプロセツサが現実に割込み処理ルーチンに
分岐する際において最大の優先順位をもつ割込み
要因に対応した割込み処理ルーチンに分岐するよ
うにし、優先順位のより高い割込み要因を効果的
に抽出するようにした割込みアドレス決定処理方
式に関するものである。

従来から、優先順位をもつ複数の割込み要因の
発生に対処して割込み処理に入るには次の方式が
採用されている。即ち、 (A) 複数の割込み要因のいずれか１つの発生に対
応して、プロセツサが割込み処理に入り、発生
した割込み要因をプログラムによつて調べ、当
該時点で選択された最も優先順位の高い割込み
要因にしたがつて割込み処理ルーチンに入る方
式。

(B) 複数の割込み要因のいずれか１つの発生によ
つて、直ちに当該割込み要因に対応した割込み
処理ルーチンに入る方式。

前者の方式(A)の場合、いずれの割込み要因に対
応した割込み処理ルーチンに入るかは、発生して
いる割込み要因をプログラムによつて調べる時点
で決定される。したがつて、いずれの割込み処理
ルーチンに入るかの決定時点が現実に割込み処理
ルーチンに入るまでギリギリ待たされる。このた
め、当該時点までに発生している割込み要因のう
ち、優先順位のより高いものを選択する可能性が
増大する。しかし、上記発生した割込み要因を調
べる処理に当つて比較的長い処理時間を要するマ
イクロプロセツサなどの場合に問題となる。即ち
割込み要因を調べるに当つて、最も優先順位の高
いものから順に割込み要因が生じているか否かを
プログラムによつてチエツクするが、マイクロプ
ロセツサによつてチエツクする処理を実行する場
合に時間遅れが問題となる。そして更に次の如き
場合に処理速度が遅いことが大きい問題となる。
即ち、先づ優先順位の高い割込み要因が発生し
ているか否かを調べた際に発生してなく、次いで
より優先順位の低い割込み要因，，………を
順次調べに行くが、この直後に上記優先順位の高
い割込み要因が発生し、上記順位の低い割込み
要因，，………などの１つに対応したルーチ
ンに分岐した如き場合、上記割込み要因に対す
る処理が大きく待たされることになる。

上記後者の方式(B)の場合、いずれか割込み要因
が発生した際に、直接当該割込み要因に対応した
割込み処理ルーチンが決定され、上記前者の方式
(A)の如く、割込み要因を調べるチエツク処理が存
在しない。このため、上記チエツク処理に長時間
を要することがない。しかし、いずれか１つの割
込み要因が発生すれば、そのまま分岐先が決定さ
れることになる。このため、優先順位の低い割込
み要因が発生し、その直後に優先順位の高い割込
み要因が発生した如き場合、やはり優先順位の高
い割込み要因が待たされることになる。また割込
み要因毎に割込み要因の入口を別々にしておくこ
とが必要となる。

一方マイクロプロセツサが広く採用されるよう
になり、データ処理システム自体においても、中
央処理装置における機能の一部をマイクロプロセ
ツサ内蔵装置に分担せしめてゆく方式がとられる
ようになり、第１図を参照して後述する如く、比
較的低速度の低速入出力装置に対する制御を、周
辺アダプタによつて行なうことが知られている。
しかし該周辺アダプタに関して発生する割込み処
理を、内蔵するマイクロプロセツサによつて実行
させようとすると、下位装置が低速入出力装置で
あることを考慮してもマイクロプロセツサによる
処理に関して時間遅れが問題となる。

本発明は上記の点を解決することを目的として
おり、本発明の割込みアドレス決定処理方式は中
央処理装置と主記憶装置と上記中央処理装置から
のスタートＩ／Ｏ命令にもとづいて下位入出力装
置を制御するチヤネルを有すると共に、上記中央
処理装置に対してインターフエースを介して直接
接続されて内蔵するマイクロプロセツサの処理に
よつて下位入出力装置を制御する周辺装置アダプ
タを有し、かつ該周辺装置アダプタに関して発生
した複数の割込み要因に対して優先順位を考慮し
て上記マイクロプロセツサが割込み処理を実行す
るデータ処理システムにおいて、上記周辺装置ア
ダプタは、上記複数の各割込み要因に対応して互
に独立に割込みベクタ・アドレスを発生する割込
みベクタ・アドレス発生部、上記複数の各割込み
要因の任意の１つに応答して上記マイクロプロセ
ツサに対して割込み要求信号を発生する割込み要
求信号発生部、上記割込みベクタ・アドレス発生
部からの割込みベクタ・アドレスの１つをセツト
する割込みベクタ・アドレス・レジスタをそな
え、上記マイクロプロセツサは、与えられた割込
み要求信号にもとづいて割込み処理に入り、次い
で割込み処理ルーチンに分岐するための分岐先ア
ドレスをリードするタイミングまたはその直前の
タイミングで、当該タイミング時に存在する割込
み要因のうち優先順位の最も高い割込み要因を選
択し、該要因に対応した割込みベクタ・アドレス
発生部を起動して当該要因の割込みベクタ・アド
レスを上記割込みベクタ・アドレス・レジスタに
セツトするよう構成され、当該マイクロプロセツ
サは当該割込みベクタ・アドレス・レジスタの内
容にもとづいた割込み処理ルーチンに分岐するこ
とを特徴としている。以下図面を参照しつつ説明
する。

第１図は本発明のデータ処理システムの一実施
例構成、第２図は第１図に示す中央処理装置と周
辺装置アダプタとの間の情報送受を行なうCPU
インタフエース・レジスタ部を説明する説明図、
第３図は中央処理装置からのセレクシヨン・シー
ケンスによる情報送受の一実施例タイム・チヤー
ト、第４図は周辺装置アダプタによつて実行され
る割込み制御の一実施例構成を示す。

第１図において、１は中央処理装置、２は周辺
装置アダプタ、３は主記憶装置、４は記憶制御装
置、５はフロツピイ制御プロセツサ、６は磁気テ
ープ制御プロセツサ、７はマルチプレクサ・チヤ
ネル、８は通信制御装置を表わしている。また中
央処理装置１において、９はプロセツサ・ユニツ
ト、１０は制御メモリであつてマイクロプログラ
ムが格納されるもの、１１はローカル・ストーリ
ツジであつて本発明にいうサブチヤネル・メモリ
などのために利用されるものを表わす。更に周辺
装置アダプタ２において、１２はCPUインタフ
エース・レジスタ部、１３は周辺装置アダプタを
制御するマイクロプロセツサ、１４は内蔵メモ
リ、１５は割込制御レジスタ部、１６は入出力制
御レジスタ部、１７は割込制御回路部、SVPはサ
ービス・プロセツサ、Ｉ／Ｏは低速入出力装置を
表わしている。

比較的高速の入出力装置は、いわば専用のチヤ
ネル５ないし８によつて、中央処理装置１からの
スタートＩ／Ｏ命令にもとづいて、自律的に主記
憶装置３との間でデータ転送処理を行なう。しか
し、カード・リーダなどの低速入出力装置Ｉ／Ｏ
は、図示の如く、周辺装置アダプタ２を介して、
中央処理装置１に接続される。そして中央処理装
置１は、制御メモリ１０中に格納される処理装置
制御プログラム（CPU μＰ）によつて中央処
理装置自体の処理を実行すると共に、チヤネル制
御プログラム（CH μＰ）によつて上記低速入
出力装置Ｉ／Ｏに対するチヤネル機能を実行す
る。

中央処理装置１は、図示の如く、ローカル・ス
トーリツジ１１をもち、該ストーリツジ１１内に
各入出力装置Ｉ／Ｏ対応にサブチヤネル・メモリ
をもつ。そして各入出力装置Ｉ／Ｏの状態を管理
している。

周辺装置アダプタ２は、マイクロプロセツサ１
３によつて内蔵メモリ１４の内容をアクセスしつ
つ、入出力装置Ｉ／Ｏと主記憶装置３との間のデ
ータ転送処理に関して、中央処理装置１との間で
情報送受を行なう。該情報送受には、CPUイン
タフエース・レジスタ部１２が利用される。該レ
ジスタ部１２内には、第２図を参照して後述する
如く、４種類のレジスタがもうけられる。該４種
類のレジスタは、中央処理装置１と周辺装置アダ
プタ２とが共にリード／ライトでき、一方がライ
トした情報を他方がリードすることによつて上記
情報送受が行なわれる。周辺装置アダプタ２内に
もうけられる割込制御レジスタ部１５および割込
制御回路部１７は、入出力装置Ｉ／Ｏなどからの
データ転送要求などに対処して、マイクロプロセ
ツサ１３に割込む処理を行なう。また入出力制御
レジスタ部１６は、複数のレベスタをもち、入出
力装置Ｉ／Ｏに対するコマンド、制御語情報、ス
テータス情報、データなどがセツトされ、データ
転送に関与する。

第２図は、第１図に示す中央処理装置と周辺装
置アダプタとの間の情報送受を行なうCPUイン
ターフエース・レジスタ部を説明する説明図を示
す。図中の符号１２は第１図に対応し、１８は
iTAGレジスタ、１９はBTAGレジスタ、２０は
DR0レジスタ（データ＃０レジスタ）、２１は
DR1レジスタ（データ＃１レジスタ）を表わして
いる。

iTAGレジスタ１８は、通常の場合中央処理装
置１がライトし、周辺装置アダプタ２がリード
し、以下のビツトをもつ。即ち (1) ビツト７。−セレクシヨン・ビツトであり、
イニシヤル・セレクシヨン・シーケンスの開始
を指示する。

(2) ビツト６。−デイスコネクト・ビツトであ
り、中央処理装置１でHALT Ｉ／ＯやHALT
DEVICE CLEAR Ｉ／Ｏが実行されると、周
辺装置アダプタに対して入出力装置Ｉ／Ｏの動
作を止めるために論理「１」を指示する。

(3) ビツト５。−システム・リセツト・ビツトで
あり、論理「１」が立てられたとき、周辺装置
アダプタがシステム・リセツトを行なう。

(4) ビツト４。−サプレス・アウト・ビツトであ
り、中央処理装置１が周辺装置アダプタ２に応
答できないときに論理「１」が立てられる。周
辺装置アダプタ２は、論理「１」である場合、
上記BTAGレジスタ１９におけるデータ・リク
エスト・ビツト（DRQという）やステータ
ス・リクエスト・ビツト（SRQという）を論
理「０」として、当該サプレス・アウト・ビツ
トが論理「０」となるのを待つようにされる。

(5) ビツト２。−コンプリーシヨン・ビツトであ
り、周辺装置アダプタ２側からの中央処理装置
１側への情報送信に対して、中央処理装置１が
論理「１」を立てて応答するものと考えてよ
い。

(6) ビツト１，０。−コンプリーシヨン・コード
であり、「00」の場合ノーマル指示、「01」の場
合ストツプ又はスタツク指示、「10」の場合コ
マンド・チエイン指示、「11」の場合セレクテ
イブ・リセツト指示を行なう。

BTAGレジスタ１９は、通常の場合周辺装置ア
ダプタ２がライトし、中央処理装置１がリード
し、以下のビツトをもつ。即ち、 (7) ビツト７。−データ・リクエスト・ビツト
（DRQ）であり、入出力装置Ｉ／Ｏからのデー
タ転送要求があるとき、周辺装置アダプタ２が
論理「１」をセツトする。

(8) ビツト６。−ステータス・リクエスト・ビツ
ト（SRQ）であり、入出力装置Ｉ／Ｏの終結
ステータスを報告するとき、周辺装置アダプタ
２が論理「１」をセツトする。

(9) ビツト５。−レスポンス・ビツトであり、中
央処理装置１側からの周辺装置アダプタ２側に
対する情報送信に対して、周辺装置アダプタ２
が論理「１」を立てて応答するものと考えてよ
い。

(10) ビツト４。−ノツト・オペレーシヨナル・ビ
ツトであり、入出力装置Ｉ／Ｏが接続されてい
ない場合に論理「１」が立てられる。

DR0レジスタは、中央処理装置１と周辺装置ア
ダプタ２とが夫々共にリード／ライトできるデー
タ・レジスタであり、入出力データやデバイス・
アドレスがセツトされる。またDR1レジスタは、
同じく中央処理装置１と周辺装置アダプタ２とが
夫々共にリード／ライトできるデータ・レジスタ
であり、入出力データやステータス情報がセツト
される。

第３図は、中央処理装置１からのセレクシヨ
ン・シーケンスによる情報送受の一実施例タイ
ム・チヤートを示している。該情報送受に当つて
は、第２図に示すiTAGレジスタ１８、BTAGレ
ジスタ１９、DR0、１レジスタ２０，２１に、一
方が情報をセツトし、他方がリードすることによ
つて行なわれる。

即ち図示の場合、 (11) 中央処理装置１がiTAGレジスタ１８のセレ
クシヨン・ビツトを立てて、周辺装置アダプタ
２に対してセレクシヨンを通知する。

(12) 周辺装置アダプタ２は、処理(11)に対応して、
BTAGレジスタ１９のレスポンス・ビツトを立
てて応答する。

(13) 中央処理装置１は、処理(12)に対応して、
DR0レジスタに相手デバイス（Ｉ／Ｏ）アドレ
スをセツトし、DR1レジスタにコマンドをセツ
トしており、周辺装置アダプタ２は上記レスポ
ンス・ビツトを立てた上で上記DR0レジスタと
DR1レジスタの内容を読取る。

(14) 中央処理装置は、処理(12)に対応して、
iTAGレジスタ１８上にコンプリーシヨン・ビ
ツトを立てて応答すると共に、コンプリーシヨ
ン・コードをセツトして指示する。

(15) 周辺装置アダプタ２は、上記コンプリーシ
ヨン・ビツトが立てられたことに対応して、上
記レスポンス・ビツトを落す。

(16) 中央処理装置１は、レスポンス・ビツトが
落されたことを知り、上記コンプリーシヨン・
ビツトとコンプリーシヨン・コードを落す。

上記処理は、デバイス・アドレスとコマンドを
送受する処理に対応している。

上記処理に対応して、周辺装置アダプタ２は、
上記受信したデバイス・アドレスを確認のために
返送すると共に、イニシヤル・ステータスを中央
処理装置１に通報する情報送受が行なわれる。即
ち、図示の如く、 (17) 周辺装置アダプタ２は、DR0レジスタにデ
バイス・アドレスをセツトしかつDR1レジスタ
にイニシヤル・ステータスをセツトした上で、
BTAGレジスタ１９上にレスポンス・ビツトを
立てる。

(18) 上記処理（17）に対応して中央処理装置１
は、BTAGレジスタ１９の内容を読取り、
iTAGレジスタ１８上の上記セレクシヨン・ビ
ツトを落しかつコンプリーシヨン・ビツトとコ
ンプリーシヨン・コードを立てて応答する。ま
たDR0レジスタやDR1レジスタの内容を読取
る。

(19) 周辺装置アダプタ２は、コンプリーシヨ
ン・ビツトが立てられたことを知り、上記レス
ポンス・ビツトを落す。

(20) 中央処理装置１は、上記レスポンス・ビツ
トが落ちたことを知り、上記コンプリーシヨ
ン・ビツトやコンプリーシヨン・コードを落
す。

周辺装置アダプタ２からのデータ・リクエス
ト（DRQ）やステータス・リクエスト
（SRQ）の場合にも、第３図図示のセレクシヨ
ン・ビツトの代わりにデータ・リクエスト・ビ
ツトやステータス・リクエスト・ビツトが最初
に立てられるものと考えてよい。

第１図に示した中央処理装置１と周辺装置アダ
プタ２との間の情報送受は、上述の如く行なわれ
る。そして、中央処理装置１は、所定周期毎およ
び／または周辺装置アダプタ２側からの要求に対
応して、制御メモリ１０におけるチヤネル制御プ
ログラム（CH μＰ）によつて、チヤネルとし
て動作し、入出力装置Ｉ／Ｏと主記憶装置３との
間のデータ転送は中央処理装置１を介して行なわ
れる。上記の如きデータ転送などに当つては、入
出力装置Ｉ／Ｏからの割込みにもとづいて、マイ
クロプロセツサ１３が上述のBTAGレジスタに転
送要求を立てることによつて行なわれる。この場
合、本願明細書冒頭に述べた如く各入出力装置
Ｉ／Ｏからランダムに発生する割込み要因に対応
して効果的に該割込み要因を受付けてゆくことが
必要となる。

第４図は該割込み制御の一実施例構成を示す。
なお図中の符号１３，１５，１７は夫々第１図に
対応し、２２は割込みベクタ・アドレス・レジス
タ、２３−０ないし２３−３は夫々割込みベク
タ・アドレス発生部であつて説明の都合上割込制
御レジスタ１５内に存在するものとして表わした
もの、２４−０ないし２４−３は夫々割込み発生
記憶フリツプ・フロツプ、２５は優先選択回路、
２６ないし３４は夫々アンド回路、３５，３６は
夫々オア回路を表わしている。またiNT Ｉ／Ｏ
−０ないしiNT Ｉ／Ｏ−３夫々入出力装置Ｉ／
Ｏ−０ないしＩ／Ｏ−３からの割込み要因信号、
iNT０ないしiNT３は夫々フリツプ・フロツプ２
４−０ないし２４−３からの出力信号、MSK０
ないしMSK３は夫々マスク・ビツトであつて割
込み要因iNT Ｉ／Ｏ−０ないしiNT Ｉ／Ｏ−３
に対応してもうけられ該マスクビツトMSKjが立
てられているとき対応する割込み要因iNT Ｉ／
Ｏ−ｊの受付けをマスクするもの、iNTREQは割
込み信号を表わしている。

(21) 第１図を参照すると明らかな如く、入出力
制御レジスタ部１６から各入出力装置Ｉ／Ｏ−
０，Ｉ／Ｏ−１，………に対応した割込み要因
が割込制御回路部１７に供給される。これによ
り、該回路部１７において第４図に示す如くア
ンド回路３０ないし３３の１つがオンされかつ
アンド回路３４がオンされると、該回路部１７
はマイクロプロセツサ１３に対して割込み信号
iNTREQを供給する。

(22) これによつて、マイクロプロセツサ１３は
（第４図図示プロセツサ１３内にタイム・チヤ
ートで示した如く）、割込み処理を開始する。
そしてプログラム処理が実行され、現実に上記
割込み要因に対応した割込みルーチンに分岐す
るタイミングで、割込みベクタ・アドレス・レ
ジスタ２２の内容をリードしに行く。

(23) 一方、割込制御回路部１７に対して、先に
マイクロプロセツサ１３に対して割込み要求
iNT REQを発する源となつた割込み要因例え
ばiNT Ｉ／Ｏ−１の外に、新しく割込み要因
iNT Ｉ／Ｏ−２やiNT Ｉ／Ｏ−０が供給され
る。

(24) そして、上記処理（22）に述べた如く、マ
イクロプロセツサ１３が割込みベクタ・アドレ
ス・レジスタ２２の内容をリードするタイミン
グ時に、第４図図示の信号「iVARアクセス・
タイム」信号が発せられ、当該時点で最も優先
順位の高い割込み要因にもとづいて、対応する
フリツプ・フロツプ例えば２４−０がセツトさ
れる。

(25) 該フリツプ・フロツプ２４−０のセツトに
よつて、図示割込みベクタ・アドレス発生部２
３−０の内容がオア回路３５を介して割込みベ
クタ・アドレス・レジスタ２２にセツトされ
る。即ち、上記処理（21）によつて与えられた
割込み信号iNT REQにもとづいてマイクロプ
ロセツサ１３が割込み処理をプログラムによつ
て実行してゆき、マイクロプロセツサ１３が現
実に所定の割込ルーチンに分岐すべく割込みベ
クタ・アドレス・レジスタ２２の内容を読みに
行く時点で、当該時点における最も優先順位の
高い割込み要因に対応した割込みルーチンに分
岐するようにされる。第４図においてマイクロ
プロセツサ１３内に示したタイム・チヤートの
場合、割込み要因iNT Ｉ／Ｏ−０に対応した
割込みルーチンに分岐するようにされる。

以上説明した如く、本発明の場合、マイクロプ
ロセツサに対して割込み要求iNT REQが与えら
れたのち、マイクロプロセツサが現実に割込ルー
チンに分岐する時点において、与えられている割
込み要因のうちの最も高い優先順位をもつものを
処理するようにされる。このため、上記割込み要
求iNT REQが与えられてから現実に割込みルー
チンに分岐するまでの間に、例え比較的長い処理
時間を要する場合でも、割込み要因選択に関して
上記処理時間を実質上無視することが可能とな
る。即ち、割込み要求iNT REQを発する源とな
つた割込み要因と、現実に処理される割込み要因
との間で、いわばスリカエを行なつて処理速度の
遅れを補うようにしている。

【図面の簡単な説明】

第１図は本発明のデータ処理システムの一実施
例構成、第２図は第１図に示す中央処理装置と周
辺装置アダプタとの間の情報送受を行なうCPU
インタフエース・レジスタ部を説明する説明図、
第３図は中央処理装置からのセレクシヨン・シー
ケンスによる情報送受の一実施例タイム・チヤー
ト、第４図は周辺装置アダプタによつて実行され
る割込み制御の一実施例構成を示す。図中、１は中央処理装置、２は周辺装置アダプ
タ、３は主記憶装置、１２はCPUインタフエー
ス・レジスタ部、１３はマイクロプロセツサ、１
５は割込制御レジスタ、１７は割込制御回路部、
２２は割込みベクタ・アドレス・レジスタを表わ
す。

Claims

【特許請求の範囲】

１中央処理装置と主記憶装置と上記中央処理装
置からのスタートＩ／Ｏ命令にもとづいて下位入
出力装置を制御するチヤネルを有すると共に、上
記中央処理装置に対してインタフエースを介して
直接接続されて内蔵するマイクロプロセツサの処
理によつて下位入出力装置を制御する周辺装置ア
ダプタを有し、かつ該周辺装置アダプタに関して
発生した複数の割込み要因に対して優先順位を考
慮して上記マイクロプロセツサが割込み処理を実
行するデータ処理システムにおいて、上記周辺装
置アダプタは、上記複数の各割込み要因に対応し
て互に独立に割込みベクタ・アドレスを発生する
割込みベクタ・アドレス発生部、上記複数の各割
込み要因の任意の１つに応答して上記マイクロプ
ロセツサに対して割込み要求信号を発生する割込
み要求信号発生部、上記割込みベクタ・アドレス
発生部からの割込みベクタ・アドレスの１つをセ
ツトする割込みベクタ・アドレス・レジスタをそ
なえ、上記マイクロプロセツサは、与えられた割
込み要求信号にもとづいて割込み処理に入り、次
いで割込み処理ルーチンに分岐するための分岐先
アドレスをリードするタイミングまたはその直前
のタイミングで、当該タイミング時に存在する割
込み要因のうち優先順位の最も高い割込み要因を
選択し、該要因に対応した割込みベクタ・アドレ
ス発生部を起動して当該要因の割込みベクタ・ア
ドレスを上記割込みベクタ・アドレス・レジスタ
にセツトするよう構成され、当該マイクロプロセ
ツサは当該割込みベクタ・アドレス・レジスタの
内容にもとづいた割込み処理ルーチンに分岐する
ことを特徴とする割込みアドレス決定処理方式。