JPS5850410Y2 - 割込み優先順位制御装置 - Google Patents

Description

【考案の詳細な説明】 本考案は、割込み優先順位制御装置、特に中央処理装置
がチャネル機能をかねる如きシステムにおいて、複数の
入出力装置からの割込み要因に関して、例えば優先順位
の最も高い入出力装置からの割込み要因が次々と受付け
られ、低い優先順位をもつ入出力装置からの割込み要因
が非所望に待機され、当該待機によって非所望なオーバ
・ランが発生することを排除するようにした割込み優先
順位制御装置に関するものである。

データ処理システムにおいては、高速の入出力装置につ
いてはいわば専用のチャネルをもち、中央処理装置から
のスター）Ｉ１０命令にもとづいて自律的に主記憶装置
との間でデータ転送を行なうようにされる。

しかし、例えばカード・リーダなどの比較的低速の入出
力装置の場合、周辺装置アダプタを介して上記中央処理
装置と接続され、該中央処理装置が当該入出力装置に対
するアクセス機能をあわせて実行するようにされること
がある。

このようなシステムの場合、中央処理装置は、当該中央
処理装置自体の処理を実行する処理装置制御プログラム
と上記チャネル機能を実行するチャネル制御プログラム
とをそなえ、定期的および／または上記入出力装置側か
らの要求にもとづいて、中央処理装置がチャネル制御プ
ログラムを実行するようにされる。

上記の如きシステムにおいて、上記中央処理装置および
／または周辺装置アダプタがいわゆるマイクロプロセッ
サをもち、該マイクロプロセッサによって処理を実行す
る場合、該処理速度の面の制約から、入出力装置からの
ランダムに生ずる割込み要因受付げに時間を要し、非所
望なオーバ・ランを生ずる危険性が増大する。

上記の如き入出力装置相互間には、予め優先順位が与え
られており、優先順位のより高い割込み要因を出来るだ
け先に受付けるようにされている。

しかし該優先順位を予め定めておくことによって、優先
順位の低い割込み要因側でかえってオーバ・ランを生ず
ることがある。

即ち、優先順位の高い割込み要因が次々といわばたえま
なく発生する場合、低い優先順位をもつ割込み要因が全
く受付けられなくなることを生ずる。

本考案は上記の点を解決することを目的としており、本
考案の割込み優先順位制御装置は入出力装置を制御する
周辺装置制御装置を有し、該周辺装置に上記複数の入出
力装置からの割込み要因を受付ける割込み制御回路をも
５げ、該割込制御回路部は、上記入出力装置からの割込
み要因のうちの予め与えられている割込み優先順位のよ
り高い割込み要因に対応してもうけられてなり、かつ当
該定あられた割込み要因に対して当該割込み要因が一旦
受付けられたことを記憶するとともに優先順位のより低
い割込み要因の少なくとも１つが受付けられたときリセ
ットされる所の記憶部をもち、次に当該割込み優先順位
のより高い割込み要因に対する受付けを他人出力装置か
らの割込み要因が受付けられるまで待機せしめるマスク
制御回路をそなえることを特徴としている。

以下図面を参照しつつ説明する。

第１図は本考案のデータ処理システムの一実施例構成、
第２図は第１図に示す中央処理装置と周辺装置アダプタ
との間の情報送受を行な５ＣＰＵインタフエース・レジ
スタ部を説明する説明図、第３図は中央処理装置からの
セレクション・シーケンスによる情報送受の一実施例タ
イム・チャート、第４図は第１図に示す割込制御レジス
タ部１５に含まれるレジスタを説明する説明図、第５図
は第１図に示す割込制御回路部１７にもうけられる記憶
部とマスク制御回路との一実施例構成を示す。

第１図において、１は中央処理装置、２は周辺装置アダ
プタ、３は主記憶装置、４は記憶制御装置、５はファイ
ル制御プロセッサ、６は磁気テープ制御プロセッサ、７
はバイトマルチプレクサ・チャネル、８は通信制御装置
を表わしている。

また中央処理装置１において、９はプロセッサ・ユニッ
ト、１０は制御メモリであってマイクロプログラムが格
納されるもの、１１はローカル・スト−リッジであって
本考案にいうサブチャネル・メモリなどのために利用さ
れるものを表わす。

更に周辺装置アダプタ２において、１２はＣＰＵインタ
フェース・レジスタ部、１３は周辺装置アダプタを制御
するマイクロプロセッサ、１４は内蔵メモリ、１５は割
込制御レジスタ部、１６は入出力制御レジスタ部、１７
は割込制御回路部、ＳＶＰはサービス・プロセッサ、Ｉ
ｌｏは低速入出力装置を表わしている。

比較的高速の入出力装置は、いわば専用のチャネル５な
いし８によって、中央処理装置１からのスタートＩ１０
命令にもとづいて、自律的に主記憶装置３との間でデー
タ転送処理を行なう。

しかし、カード・リーダなどの低速入出力装置Ｉ１０は
、図示の如く、周辺装置アダプタ２を介して中央処理装
置１に接続される。

そして中央処理装置１は、制御メモリ１０中に格納され
る処理装置ｉ１Ｊ御プログラム（ＣＰＵ μＰ）によっ
て中央処理装置′自体の処理を実行すると共に、チャネ
ル制御プログラム（ＣＨμＰ）によって上記低速入出力
装置Ｉ１０に対するチャネル機能を実行する。

中央処理装置１は、図示の如く、ローカル・スト−リッ
ジ１１をもち、該スト−リッジ１１内に各入出力装置Ｉ
１０対応にサブチャネル・メモリをもつ。

そして各入出力装置Ｉ１０の状態を管理している。

周辺装置アダプタ２は、マイクロプロセッサ１３によっ
て内蔵メモリ１４の内容をアクセスしつつ、入出力装置
Ｉ１０と主記憶装置３との間のデータ転送処理に関１．
て、中央処理装置１との間で情報送受を行なう。

該情報送受には、ＣＰＵインタフェース・レジスタ部１
２が利用される。

該レジスタ部１２内には、第２図を参照して後述する如
く、４種類のレジスタがもうけられる。

該４種類のレジスタは、中央処理装置１と周辺装置アダ
プタ２とが共にリード／ライトでき、一方がライトした
情報を他方がリードすることによって上記情報送受が行
なわれる。

周辺装置アダプタ２内にもうけられる割込制御レジスタ
部１５および割込制御回路部１７は、入出力装置Ｉ１０
などからノテータ転送要求などに対処して、マイク、ロ
プロセッサ１３に割込む処理を行なう。

また入出力制御レジスタ部１６は、複数のレジスタをも
ち、入出力装置Ｉ１０に対するコマンド、制御語情報、
ステータス情報、データなどがセットされ、データ転送
に関与する。

第２図は、第１図に示す中央処理装置と周辺装置アダプ
タとの間の情報送受を行なうＣＰＵインタフェース・レ
ジスタ部を説明する説明図を示す。

図中の符号１２は第１図に対応し、１８は１ＴＡＧレジ
スタ、１９はＢＴＡＧレジスタ、２０はＤＲ。

レジスタ（データΦ０レジスタ）、２１はＤＲ。

レジスタ（データ＃ルジスタ）を表わしている。

１ＴＡＧレジスタ１８は、通常の場合中央処理装置１が
ライトし、周辺装置アダプタ２がリードし、以下のビッ
トをもつ。

即ち（１） ビット７゜−セレクション・ビットであ
り、イニシャル・セレクション・シーケンスの開始を指
示する。

（２） ビット６゜−ディスコネクト・ビットであり、
中央処理装置１でＨＡＬＴ ＩｌｏやＨＡＬＴ ＤＥ
ＶＩＣＥ ＣＬＥＡＲＩｌｏが実行されると、周辺装置
アダプタに対して入出力装置Ｉ１０の動作を止めるため
に論理「１」を指示する。

（３） ビット５゜−システム・リセット・ビットで
あり、論理ｒｌＪが立てられたとき、周辺装置アダプタ
はシステム・リセットを行なう。

（４） ビット４゜−サプレス・アウト・ビットであ
り中央処理装置１が周辺装置アダプタ２に応答できない
ときに論理「１」が立てられる。

周辺装置アダプタ２は、論理「１」である場合、上記Ｂ
ＴＡＧレジスタ１９におけるデータ・リクエスト・ビッ
ト（ＤＲＱという）やステータス・リクエスト・ビット
（ＳＤＱという）を論理「０」として、当該サプレス・
アウト・ビットが論理「０」となるのを待つようにされ
る。

（５） ビット２゜−コンブリージョン・ビットであ
り、周辺装置アダプタ２側からの中央処理装置１側への
情報送信に対して、中央処理装置１が論理ｒｌＪを立て
て応答するものと考えてよい。

（６） ヒツト１，０゜−コンブリージョン・コード
であり、「００」の場合ノーマル指示、「０１」の場合
ストップ又はスタック指示、「１０」の場合コマンド・
チェイン指示ＪＩＩＪの場合セレクション・リセット指
示を行なう。

ＢＴＡＧレジスター９は、通常の場合周辺装置アダプタ
２がライトし、中央処理装置１がリードし、以下のビッ
トをもつ。

即ち、（７） ビット７゜−データ・リクエスト・ビッ
ト（ＤＲＱ）であり、入出力装置Ｉ１０からのデータ転
送要求があるとき、周辺装置アダプタ２が論理「１」を
セットする。

（８） ビット６゜−ステータス・リクエスト・ピッ
）（ＳＲＱ）であり、入出力装置Ｉ１０の終結ステータ
スを報告するとき、周辺装置アダプタ２が論理「１」を
セットする。

（９） ビット５゜−レスポンス・ビットであり、中
央処理装置１側からの周辺装置アダプタ２側に対する情
報送信に対して、周辺装置アダプタ２が論理「１」を立
てて応答するものと考えてよい。

（１０）ヒツト４゜−ノット・オペレーショナル・ビッ
トであり、指定された機番をもつ入出力装置Ｉ１０が接
続されていない場合に論理ｒｌＪが立てられる。

ＤＲｏレジスタは、中央処理装置１と周辺装置アダプタ
２とが夫々共にリード／ライトできるデータ・レジスタ
であり、入出力データやデバイス・アドレスがセットさ
れる。

またＤＲ１レジスタは、同じく中央処理装置１と周辺装
置アダプタ２とが夫々共にリード／ライトできるデータ
・レジスタであり、入出力データやステータス情報がセ
ットされる。

第３図は、中央処理装置１からのセレクション。

シーケンスによる情報送受の一実施例タイム・チャート
を示している。

該情報送受に当っては、第２図に示す１ＴＡＧレジスタ
ー８、ＢＴＡＧレジスタ１９、ＤＲｏ ルジスタ２０．
２１に、ν 方が情報をセットし、他方がリードすることによって行
なわれる。

即ち、図示の場合、 （１１）中央処理装置１が１ＴＡＧレジスター８のセレ
クション・ビットを立てて、周辺装置アダプタ２に対し
てセレクションを通知する。

（１２）周辺装置アダプタ２は、処理（１１）に対応し
て、ＢＴＡＧレジスター９のレスポンス・ビットを立て
て応答する。

（１３）中央処理装置１は、処理（１２）に対応して、
ＤＲｏレジスタに相手デバイス（Ｉｌｏ）アドレスをセ
ットし、ＤＲ１レジスタにコマンドをセットし、１ＴＡ
Ｇレジスタ１８上にコンブリージョン・ビットを立てて
応答すると共に、コンブリージョン・コードをセットし
て指示する。

（１４）周辺装置アダプタ２は、上記コンブリージョン
・ビットが立てられたことに対応して、ＤＲ。

レジスタタＤＲ１レジスタの内容を読取り、上記レスポ
ンス・ビットを落す。

（１５）中央処理装置１は、レスポンス・ビットが落さ
れたことを知り、上記コンブリージョン・ビットとコン
ブリージョン・コードを落す。

上記処理は、デバイス・アドレスとコマンドを送受する
処理に対応している。

上記処理に対応して、周辺装置アダプタ２は、上記受信
したデバイス・アドレスを確認のために返送すると共に
、イニシャル・ステータスを中央処理装置１に通報する
情報送受が行なわれる。

即ち、図示の如く、 （１６）周辺装置アダプタ２は、ＤＲｏレジスタにデバ
イス・アドレスをセットしかつＤＲ１レジスタにイニシ
ャル・ステータスをセットした上で、ＢＴＡＧレジスタ
１９上にレスポンス・ビットを立てる。

（１７）上記処理（１６）に対応して中央処理装置１は
、ＢＴＡＧレジスタ１９の内容を読取り、１ＴＡＧレジ
スタ１８上の上記セレクション・ビットを落しかつコン
ブリージョン・ビットとコンブリージョン・コードを立
てて応答する。

またＤＲ。レジスタやＤＲ１レジスタの内容を読取る。

（１８）周辺装置アダプタ２は、コンブリージョン・ビ
ットが立てられたことを知り、上記レスポンス・ビット
を落す。

（１９）中央処理装置１は、上記レスポンス・ビットが
落ちたことを知り、上記コンブリージョン・ビットやコ
ンブリージョン・コードを落ス。

周辺装置アダプタ２からのデータ・リフニス）（ＤＲＱ
）やステータス・リクエスト（ＳＲＱ）ノ場合にも、第
３図図示のセレクション・ビットの代わりにデータ・リ
クエスト・ビットやステータス・リクエスト・ビットが
最初に立てられるものと考えてよい。

第１図に示した中央処理装置１と周辺装置アダプタ２と
の間の情報送受は、上述の如く行なわれる。

そして、中央処理装置１は、所定周期毎および／または
周辺装置アダプタ２側からの要求に対応して、制御メモ
リ１０におけるチャネル制御プログラム（ＣＨμＰ）に
よって、チャネルとして動作し、入出力装置Ｉ１０と主
記憶装置３との間のデータ転送は中央処理装置１を介し
て行なわれる。

そこで、各入出力装置Ｉ１０からのデータ転送要求（Ｄ
ＲＱ）やステータス転送要求（ＳＲＱ）などの要求は、
第１図図示の入出力制御レジスタ１６から割込制御回路
部１７に対して割込要求が発せられたことにもとづいて
、割込制御回路部１７からマイクロプロセッサ１３に対
して割込み信号を発することによって行なわれる。

該別込み制御は、一般に従来から次の如く行なわれる。

即ち、（ａ））第４図に示す如く、第１図図示の割込み
制御レジスタ部１５は、割込みベクタ・アドレス・レジ
、ｌｒ（１ＶＡＲ）２２−Ｏｔ ２２−１をもつと共に
、マスク・レジスタ（ＭＡＳＫ）２３をもつ。

（２Ｉ）割込みベクタ・アドレス・レジスタ（ｉＶＡＲ
）には、割込み要因の１つが受付けられたとき、当該割
込み要因に対応した処理をマイクロプロセッサ１３が実
行する先頭アドレス情報がセットされる。

そして該レジスタ（ｉＶＡＲ）の内容は、割込み制御回
路部１７からの制御によって、マイクロプロセッサ１３
に供給される。

（２２）マスク・レジスタ（ＭＡＳＫ）２３は、入出力
装置Ｉ１０の夫々に対応してもうけられたマスク・ビッ
トＭＳＫｏないしＭＳＫ３をもつ。

そして、今、入出力装置ｌ１０−０が最も高い優先順位
をもち以下順に入出力装置ｌ１０−３が最も低い優先順
位をもつものとするとき、例えば入出力装置ｌ１０−１
からの割込み要因が受付けられたとすると、マスク・ビ
ットＭＳＫ２とＭＳＫ３とに論理「１」が立てられ、当
該入出力装置ｌ１０−１以下の優先順位をもつ入出力装
置からの割込み要因はマスクされて受付けられれないよ
うにされる。

該マスク・ビットにもとづいたマスク処理はソフト的手
段によって実行されると考えてよい。

（２３）上記の如く、例えば入出力装置ｌ１０−１によ
る割込み要因が受付けられると、当該割込み要因に対応
した割込みベクタ・アドレス情報が割込みベクタ・アド
レス・レジスタ（ｉＶＡＲ）２２−０，２２−１にセッ
トされ、マイクロプロセッサ１３は当該割込み要因に対
応した処理を行なう。

即ち例えば上述のデータ転送要求（ＤＲＱ）を、ＣＰＵ
インタフェース・レジスタ１２内のＢＴＡＧレジスタ１
９内にセットする処理を行なう。

上述の如く、一般に割込み制御が行なわれるが、次の如
き問題を生ずる。

即ち、仮に優先順位の最も高い入出力装置ｌ１０−０か
らの割込み要因が次々と発生する如き場合、入出力装置
ｌ１０−０に対応した割込み要因が受付けられて当該割
込み処理が終了した時点で、再び入出力装置ｌ１０−０
に対応した割込み要因が受付けられることが生ずる。

このため、他のより低い優先順位をもつ入出力装置ｌ１
０−ｔ 、 ｌ１０−２ 、 ｌ１０−３からの割込み
要因が非所望に待たされることになる。

このため、本考案においては、第１図図示の割込制御回
路部１７に、第５図に示す如きハードウェア回路を用意
する。

該ノ・−ドウエア回路は、記憶部２４とマスク制御回路
２５とによって構成される。

そして記憶部２４は、入出力装置ｌ１０−０からの割込
み要因が一旦受付けられるとこの旨を記憶すべくセット
され、他の入出力装置ｌ１０−０からの割込み要因が受
付けられるまでセット状態を保持し、受付けられるとリ
セットされるよう構成される。

マスク制御回路２５は、次の如く動作するよう構成され
る。

即ち、（屓）入出力装置Ｉ １０−０に対応した割込み
要因が発生すると、記憶部２４がリセット状態にある限
ぎり、ノア回路２６を介して受付けられ、記憶部２４は
セットされる。

（２）） Ｌかし、記憶部２４がセット状態にある場合
、入出力装置ｌ１０−０に対応した次の割込み要因はノ
ア回路２６によって阻止される。

即ち記憶部２４はマスク信号ＭＳＫｏを発生しつづける
。

（２６）この状態のもとで、他の入出力装置Ｉ１０
ＬＩｌｏ−２、ｌ１０−３のいずれかからの割込み要因
が図示しない構成によって受付けられると、ナンド回路
２７が論理「１」を発し、記憶部２４をリセットする。

（２７）これによって、入出力装置ｌ１０−ｏからの次
の割込み要因を受は得るようにする。

本考案の場合、第５図図示の如きバードウェア回路を用
意することによって、入出力装置ｌ１０−０が仮に次々
と割込み要因を発したとしても、一旦受付けられると他
の入出力装置からの割込み要因を受付けるまで待たされ
ることになり、他の入出力装置からの割込み要因に対す
る処理を実行するチャンスを与えるようにしている。

以上説明した如く、本考案によれば、チャネル機能をか
ねる中央処理装置を有するデータ処理システムにおいて
、マイクロプロセッサが用いられる如き場合であって、
かつ優先順位のより高い入出力装置が次々と割込み要因
を発生する如き場合であっても、より低い優先順位をも
つ入出力装置が非所望に待たされることがない。

なお、第５図に示す如くハードウェア回路をもうける場
合、次の如き利点をもつ。

即ち、上述のマスク・レジスタ（ＭＡＳＫ）による割込
み制御に関して、各入出力装置Ｉ１０に対して同様のソ
フトウェアを用いることができる。

【図面の簡単な説明】

第１図は本考案のデータ処理システムの一実施例構成、
第２図は本考案に示す中央処理装置と周辺装置アダプタ
との間の情報送受を行な５ＣＰＵインタフエース・レジ
スタ部を説明する説明図、第３図は中央処理装置からの
セレクション・シーケンスによる情報送受の一実施例タ
イム・チャート、第４図は第１図に示す割込制御レジス
タ部１５に含まれるレジスタを説明する説明図、第５図
は第１図に示す割込み制御回路部１７にもうげられる記
憶部とマスク制御回路との一実施例構成を示す。 図中、１は中央処理装置、２は周辺装置アダプタ、３は
主記憶装置、１２はＣＰＵインタフェース・レジスタ部
、１３はマイクロプロセッサ、１５は割込制御レジスタ
、１７は割込制御回路部、２４は記憶部、２５はマスク
制御回路を表わす。

Claims (2)

【実用新案登録請求の範囲】
1. （１）入出力装置を制御する周辺装置制御装置を有し、
   該周辺装置制御装置に上記複数の入出力装置力もの割込
   み要因を受付は楠ｕ込み制御回路部をもうけ、該別込み
   制御回路部は、上記入出力装置からの割込み要因のうち
   の予め与えられている割込み優先順位のより高い割込み
   要因に対応してもうけられてなり、かつ当該定められた
   割込み要因に対して当該割込み要因が一旦受付けられた
   ことを記憶するとともに優先順位のより低い割込み要因
   の少なくとも１つが受付けられたときリセットされる所
   の記憶部をもち、次に当該割込み優先順位のより高い割
   込み要因に対する受付けを他人出力装置からの割込み要
   因が受付けられるまで待機せしめるマスク制御回路をそ
   なえることを特徴とする割込み優先順位制御装置。
2. （２）上記記憶部は、予め与えられている割込み優先順
   位のより高い割込み要因に対応してもうけられ、優先順
   位のより低い割込み要因が受付けられたときリセットさ
   れることを特徴とする実用新案登録請求の範囲第１項記
   載の割込み優先順位制御装置。