JPS6142964A - デユアル・ゲ−ト電界効果トランジスタ - Google Patents
デユアル・ゲ−ト電界効果トランジスタInfo
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- JPS6142964A JPS6142964A JP16520984A JP16520984A JPS6142964A JP S6142964 A JPS6142964 A JP S6142964A JP 16520984 A JP16520984 A JP 16520984A JP 16520984 A JP16520984 A JP 16520984A JP S6142964 A JPS6142964 A JP S6142964A
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- gate
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Links
- 230000009977 dual effect Effects 0.000 title claims description 14
- 230000005669 field effect Effects 0.000 title claims description 4
- 239000002184 metal Substances 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 7
- 230000010355 oscillation Effects 0.000 description 4
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- 238000006243 chemical reaction Methods 0.000 description 2
- 230000001629 suppression Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/80—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier
- H01L29/812—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate
- H01L29/8124—Field effect transistors with field effect produced by a PN or other rectifying junction gate, i.e. potential-jump barrier with a Schottky gate with multiple gate
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は歪特性を改善したデュアル・ゲート電界効果ト
ランジスタに関するものである。
ランジスタに関するものである。
従来例のIi8戒とその問題点
変調器やミキサーに電界効果トランジスタ(FET)は
よく使われている。特に、最近、高周波特性を向上させ
るために優れた高周波特性を持つGa As MES
FETを用いた変調器やミキサーが開発されている
。とりわけ、デュアル・ゲートGa As MES
FETは局発信号と信号の分離が容易などの特徴があ
る。これはたとえば、第1図に示ずような横)Δのもの
である。
よく使われている。特に、最近、高周波特性を向上させ
るために優れた高周波特性を持つGa As MES
FETを用いた変調器やミキサーが開発されている
。とりわけ、デュアル・ゲートGa As MES
FETは局発信号と信号の分離が容易などの特徴があ
る。これはたとえば、第1図に示ずような横)Δのもの
である。
QaAsデュアル・ゲートMES FEI−1のソー
ス2を接地する。第1ゲート3に整合回路4を設け、信
号入力端5から信号を入力する。第2ゲート6にも整合
回路7を設け、局発信号入力端8から局発信号を入力す
る。ドレイン9には中間信号の整合回路10を設け、1
1が中間信号出力端となる。
ス2を接地する。第1ゲート3に整合回路4を設け、信
号入力端5から信号を入力する。第2ゲート6にも整合
回路7を設け、局発信号入力端8から局発信号を入力す
る。ドレイン9には中間信号の整合回路10を設け、1
1が中間信号出力端となる。
agJ波歪を下げるために、平衡さVた構造のミキサー
(バランスド・ミキサー)や平衡変調器も開発されてい
る。たとえば、第2図に示すようなダブル・バランスド
・ミキサーが開発されている。
(バランスド・ミキサー)や平衡変調器も開発されてい
る。たとえば、第2図に示すようなダブル・バランスド
・ミキサーが開発されている。
4つのQa Asデュアル・ゲートMES FETの
ソース12を共通接地する。第1ゲートは第2因のよう
に配線され2つの第1ゲートは位相返転回路13を経て
、残りの2つの第1ゲートは直接に信号入力端14に接
続される。第2ゲートは第2図のように配線され、2つ
の第2ゲートは位相反転回路15を経て、残りの2つの
第2ゲートは直接に局発信号入力端16に接続される。
ソース12を共通接地する。第1ゲートは第2因のよう
に配線され2つの第1ゲートは位相返転回路13を経て
、残りの2つの第1ゲートは直接に信号入力端14に接
続される。第2ゲートは第2図のように配線され、2つ
の第2ゲートは位相反転回路15を経て、残りの2つの
第2ゲートは直接に局発信号入力端16に接続される。
ドレインは2つのドレインは位相反転回路13.17を
経て、他の2つのドレインは直接に中間信号出力IMi
aに接続される。このようにバランスド構成にJ“るこ
とで、n調波の歪を低減することができる。
経て、他の2つのドレインは直接に中間信号出力IMi
aに接続される。このようにバランスド構成にJ“るこ
とで、n調波の歪を低減することができる。
しかしながら、上記のダブル・バランスド・ミキサーあ
るいは2重平衡変調器にJ3いては、8発信号や2次歪
等偶数次高調波歪は打ち消せるが、3次歪は打ち消すこ
とができず、特に、′B調波で一番、中間上9近くに現
われる3次歪を低減できないという問題点を有していた
。
るいは2重平衡変調器にJ3いては、8発信号や2次歪
等偶数次高調波歪は打ち消せるが、3次歪は打ち消すこ
とができず、特に、′B調波で一番、中間上9近くに現
われる3次歪を低減できないという問題点を有していた
。
発明の目的
本発明はこのような従来の問題に鑑み、ミキ→ノ。
−や変調器の3次歪等を低減し、ミキサーや変調器とし
てもつとも望ましい特性をもつデュアル・ゲートFET
を提供することを目的とするものである。
てもつとも望ましい特性をもつデュアル・ゲートFET
を提供することを目的とするものである。
発明の構成
本発明は第1ゲート幅を第2ゲート幅より大きくする描
造にしたもので、これにより、3次歪を低減し、優れた
変調器又はミキ°す“−を可能とするものである。
造にしたもので、これにより、3次歪を低減し、優れた
変調器又はミキ°す“−を可能とするものである。
実施例の説明
以下本発明の一実施例を図面に暴づいて説明する。第3
図は本発明の一実施例におけるチップパターン図を示ず
。ソース20にボンディング・パッドを設け、第1ゲー
ト21を600μIのゲート幅とし、第2ゲート22を
300μmのゲート幅とし、23をドレインとする。2
4は第1ゲート21と第2ゲート22間のオーミック金
属である。これを第4図の従来例のものと比較すると、
ゲート幅は第1ゲート21′、第2ゲート22′ とも
300μ−であったのに対し、本発明の第3図では第1
ゲート21のゲート幅が2倍の600μlになっている
。
図は本発明の一実施例におけるチップパターン図を示ず
。ソース20にボンディング・パッドを設け、第1ゲー
ト21を600μIのゲート幅とし、第2ゲート22を
300μmのゲート幅とし、23をドレインとする。2
4は第1ゲート21と第2ゲート22間のオーミック金
属である。これを第4図の従来例のものと比較すると、
ゲート幅は第1ゲート21′、第2ゲート22′ とも
300μ−であったのに対し、本発明の第3図では第1
ゲート21のゲート幅が2倍の600μlになっている
。
信号入力として、周波数700MHz、信号強度−20
dBmを入力し、800MHz 、 +lOd Bmの
局発信号を入力した時、100M HZの中間信号強度
を計った時の変換利得は、第5図に示づように、第1ゲ
ート幅を2倍にしてもほとんど変わらない。
dBmを入力し、800MHz 、 +lOd Bmの
局発信号を入力した時、100M HZの中間信号強度
を計った時の変換利得は、第5図に示づように、第1ゲ
ート幅を2倍にしてもほとんど変わらない。
しかし、さらに妨害信号701M Hz −20d B
mを入力した時の3次歪を測定すると、第6図のよう
に第1ゲート幅を2倍にすることによって、3次歪抑圧
比は対中間信号強度比で60d Bから66CI Bま
でに改善される。また第1ゲートを900μmとして3
倍にすると、3次歪は抑圧比はざらに70dBまでに改
善される。
mを入力した時の3次歪を測定すると、第6図のよう
に第1ゲート幅を2倍にすることによって、3次歪抑圧
比は対中間信号強度比で60d Bから66CI Bま
でに改善される。また第1ゲートを900μmとして3
倍にすると、3次歪は抑圧比はざらに70dBまでに改
善される。
ここで、本発明では第1グー1−幅のみ増大したが、第
2ゲート幅も増大してしまうと消費電流が大ぎくなり、
消′p!電力が増大する欠点がある。ちなみに、第2ゲ
ーを1重3倍にすると、消費電流は1/10ぼとにまで
小さくなる。つまり、第1ゲートのグー1〜幅だけを第
2ゲートのゲート幅に対して広げることは、消費電力を
小さく保ったままで、歪み特性を著しく改善することに
なる。
2ゲート幅も増大してしまうと消費電流が大ぎくなり、
消′p!電力が増大する欠点がある。ちなみに、第2ゲ
ーを1重3倍にすると、消費電流は1/10ぼとにまで
小さくなる。つまり、第1ゲートのグー1〜幅だけを第
2ゲートのゲート幅に対して広げることは、消費電力を
小さく保ったままで、歪み特性を著しく改善することに
なる。
ところで、この実施例では単一のデュアル・ゲートFE
Tミキサーあるいは変調器について説明したが、2次歪
などの偶数次高調彼等を低Mづる際は、本発明のデュア
ル・ゲートFETを用いて第2図のダブル・バランスド
・ミキサーあるいは2重平衡変調回路を(構成すること
が可能である。
Tミキサーあるいは変調器について説明したが、2次歪
などの偶数次高調彼等を低Mづる際は、本発明のデュア
ル・ゲートFETを用いて第2図のダブル・バランスド
・ミキサーあるいは2重平衡変調回路を(構成すること
が可能である。
発明の効果
以上のように、本発明はデュアル・ゲーh F ETの
第1ゲート幅を第2ゲート幅より良くすることによって
、ミキサーや変調器として使用し1重時の消費電力を小
さく保ったまま、3次歪等の高調波歪を著しく低減でき
る優れたデュアル・ゲートFETを実現できるものであ
る。
第1ゲート幅を第2ゲート幅より良くすることによって
、ミキサーや変調器として使用し1重時の消費電力を小
さく保ったまま、3次歪等の高調波歪を著しく低減でき
る優れたデュアル・ゲートFETを実現できるものであ
る。
第1図はデュアル・ゲートFETミキサーの回路図、第
2図はダブル・バランスド・デュアル・ゲートFETミ
キサーの回路図、第3図は本発明の一実施例におけるデ
ュアル・ゲートFETのチップパターン図、第4図は従
来例のデュアル・ゲートFETのチップパターン図、第
5図は変換利得特性図、第6図は3次歪特性図である。 20・・・ソース、21・・・第1ゲート、22・・・
第2ゲート、23・・・トレイン、24・・・オーミッ
ク金属。 代理人 森 本 義 弘 第1図 第2図 第3図 第4図
2図はダブル・バランスド・デュアル・ゲートFETミ
キサーの回路図、第3図は本発明の一実施例におけるデ
ュアル・ゲートFETのチップパターン図、第4図は従
来例のデュアル・ゲートFETのチップパターン図、第
5図は変換利得特性図、第6図は3次歪特性図である。 20・・・ソース、21・・・第1ゲート、22・・・
第2ゲート、23・・・トレイン、24・・・オーミッ
ク金属。 代理人 森 本 義 弘 第1図 第2図 第3図 第4図
Claims (1)
- 1、第1ゲート幅を第2ゲート幅より大きくしたデュア
ル・ゲート電界効果トランジスタ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16520984A JPS6142964A (ja) | 1984-08-07 | 1984-08-07 | デユアル・ゲ−ト電界効果トランジスタ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP16520984A JPS6142964A (ja) | 1984-08-07 | 1984-08-07 | デユアル・ゲ−ト電界効果トランジスタ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6142964A true JPS6142964A (ja) | 1986-03-01 |
Family
ID=15807912
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP16520984A Pending JPS6142964A (ja) | 1984-08-07 | 1984-08-07 | デユアル・ゲ−ト電界効果トランジスタ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6142964A (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61263249A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
EP0610564A2 (en) * | 1993-01-26 | 1994-08-17 | Sumitomo Electric Industries, Ltd. | Dual gate fet and circuits using dual gate fet |
DE4444808B4 (de) * | 1993-12-17 | 2005-12-15 | Denso Corp., Kariya | Halbleitervorrichtung |
-
1984
- 1984-08-07 JP JP16520984A patent/JPS6142964A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61263249A (ja) * | 1985-05-17 | 1986-11-21 | Nec Corp | 半導体装置 |
EP0610564A2 (en) * | 1993-01-26 | 1994-08-17 | Sumitomo Electric Industries, Ltd. | Dual gate fet and circuits using dual gate fet |
EP0610564A3 (en) * | 1993-01-26 | 1995-01-25 | Sumitomo Electric Industries | Dual gate FET and circuits using it. |
DE4444808B4 (de) * | 1993-12-17 | 2005-12-15 | Denso Corp., Kariya | Halbleitervorrichtung |
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