JPS6141976A - 遅延時間モニタ回路 - Google Patents
遅延時間モニタ回路Info
- Publication number
- JPS6141976A JPS6141976A JP16444884A JP16444884A JPS6141976A JP S6141976 A JPS6141976 A JP S6141976A JP 16444884 A JP16444884 A JP 16444884A JP 16444884 A JP16444884 A JP 16444884A JP S6141976 A JPS6141976 A JP S6141976A
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- JP
- Japan
- Prior art keywords
- circuit
- counting
- output
- ring oscillator
- delay time
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Testing Of Individual Semiconductor Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体集積回路の遅延時間をモヨタする回路
に関する。
に関する。
従来、半導体集積回路の遅延時間を測定する方法として
、入力パルスを印加してから出力パルスが得られるまで
の時間の絶対償金計測する方法がとられてき比。
、入力パルスを印加してから出力パルスが得られるまで
の時間の絶対償金計測する方法がとられてき比。
しかしながら、このような測定績は、集積回路の高速化
、大規模化に伴ない、精度のよい測定値を得ることが非
常に困難になってき友。これは特に大規模化による測定
条件設定の困難さ、おＬび計測機器の測定誤差に起因す
る。
、大規模化に伴ない、精度のよい測定値を得ることが非
常に困難になってき友。これは特に大規模化による測定
条件設定の困難さ、おＬび計測機器の測定誤差に起因す
る。
従って本発明の目的は、特別な測定機器を用いることな
く、１１１度よく集積回路の遅延時間がモニタできる回
路を提供することにある。
く、１１１度よく集積回路の遅延時間がモニタできる回
路を提供することにある。
本発明によれば、半導体集積回路の遅延時間を測定する
ために、予め半導体集積回路内にリングオシレータ及び
その発振周波数を計数する計数回路を設け、計数回路の
計数償金モニタすることにより、集ａ回路の遅延時間を
測定する遅延時間モ二タ回路が得られる。
ために、予め半導体集積回路内にリングオシレータ及び
その発振周波数を計数する計数回路を設け、計数回路の
計数償金モニタすることにより、集ａ回路の遅延時間を
測定する遅延時間モ二タ回路が得られる。
次に、本発明の実施例を示す図面を参照して本発明の詳
細な説明する。
細な説明する。
本発明の第一〇実施例を示す第１図において。
集積回路上には、リングオシレータ４とソノ出力パルス
を計数する計数回路とが設けられている。
を計数する計数回路とが設けられている。
リングオンレータ４は２！１１段（偶数段）のシリアル
接続されｔインバータ回路１と、前記インバータ回路の
最終段の出力１０を一方の入力とし半導体集積回路の入
力端子２を他の入力１１とする崩、−ＮＤ回路３とを有
し、ＮＡＮＤ 回路３の出力１２がインバータ回路ｌ
の初段入力にフィードパ、りされている。計数回路５は
ＮＡＮＤ回路３の出力１２をクロ、りとし、このクロッ
クに応じて計数値をカウントアツプ又はカウントダウン
させる。この計数回路５はリセット入力１３によ）その
内容をクリアされ、計数結果上モニタ出力１４として出
力する。
接続されｔインバータ回路１と、前記インバータ回路の
最終段の出力１０を一方の入力とし半導体集積回路の入
力端子２を他の入力１１とする崩、−ＮＤ回路３とを有
し、ＮＡＮＤ 回路３の出力１２がインバータ回路ｌ
の初段入力にフィードパ、りされている。計数回路５は
ＮＡＮＤ回路３の出力１２をクロ、りとし、このクロッ
クに応じて計数値をカウントアツプ又はカウントダウン
させる。この計数回路５はリセット入力１３によ）その
内容をクリアされ、計数結果上モニタ出力１４として出
力する。
計数回ｊ１３５のモニタ出力１４は、計数回路５のスリ
ップ・フロップの内容をそのままパラレルに出力し、半
導体集積回路の出力端子でモニタすることも可能である
。ま九計数回路５の各７リツプ・フロップをシフトレジ
スタ構成にして、シリアルシフト出力をモニタしてもよ
い。
ップ・フロップの内容をそのままパラレルに出力し、半
導体集積回路の出力端子でモニタすることも可能である
。ま九計数回路５の各７リツプ・フロップをシフトレジ
スタ構成にして、シリアルシフト出力をモニタしてもよ
い。
遅延時間のモニタは入力端子２にあらかじめ定められた
パルス幅の入力波形上入力し、その期間のリングオシレ
ータクロ、り出力１２ｔ−計数回路５で計数し、その計
数結果をモニタすることによって得られる。パルス幅の
長さ及びパルス幅の精度に応じたインバータの段数選択
を行りことにエフ、実用上さしつかえない範囲の誤差で
リングオシレータ４の発振周波数を計測できる。
パルス幅の入力波形上入力し、その期間のリングオシレ
ータクロ、り出力１２ｔ−計数回路５で計数し、その計
数結果をモニタすることによって得られる。パルス幅の
長さ及びパルス幅の精度に応じたインバータの段数選択
を行りことにエフ、実用上さしつかえない範囲の誤差で
リングオシレータ４の発振周波数を計測できる。
第２図江第−の実施例の回路の各部の波形及び計数結果
の例を示す。第２図（ａ）は入力端子２に与えるパルス
波形であｆｉ、（ｂ）はリングオシレータの出力に、す
なわち計数回路５に与えられるクロックである。今、計
数回路５をあらかじめａｌｌｏにリセットし、カウント
ラップさせると、クロック入力（ｂ）により、計数回路
５の内容は００１０１（５）となる、この計数結果の下
位ビットは、計数誤差の可能性があるため周波数測定に
に用いず、上位ビ、トのみを比較チェ、りすることによ
フ、遅延時間のモニタができる。
の例を示す。第２図（ａ）は入力端子２に与えるパルス
波形であｆｉ、（ｂ）はリングオシレータの出力に、す
なわち計数回路５に与えられるクロックである。今、計
数回路５をあらかじめａｌｌｏにリセットし、カウント
ラップさせると、クロック入力（ｂ）により、計数回路
５の内容は００１０１（５）となる、この計数結果の下
位ビットは、計数誤差の可能性があるため周波数測定に
に用いず、上位ビ、トのみを比較チェ、りすることによ
フ、遅延時間のモニタができる。
次に本発明の第二の実施例上水す第３図において、集積
回路上には第一の実施例と同様にリングオシレータ３４
お工び計数回路３５が設けられる。
回路上には第一の実施例と同様にリングオシレータ３４
お工び計数回路３５が設けられる。
２ｎ＋１（４数段）のシリアル接続されたインバータ回
路３１ｔ−有し、インバータ回路３１の最後段出力は初
段入力にフィードバックされている。
路３１ｔ−有し、インバータ回路３１の最後段出力は初
段入力にフィードバックされている。
計ｉｏｏ路３５はリングオシレータ３４の出力をクロ、
りとし、クロ、りに応じてその内容ｔカウントアツプ又
はカウントダウンさせる。この計数回路３５は、その内
容をモニタするモニタ出力３４とをそなえた構成になっ
ている。
りとし、クロ、りに応じてその内容ｔカウントアツプ又
はカウントダウンさせる。この計数回路３５は、その内
容をモニタするモニタ出力３４とをそなえた構成になっ
ている。
計数回路３５のそニタ出力３４は、計数回路３５の計数
結果を出力するので、半導体集積回路の出力端子で周波
数としてモニタすることが可能である。すなわち、遅延
時間の測定は、リングオシレーターの出力３２をクロッ
クとする計数回路３５で、クロックの周波敷金計数し、
その計数結果をモニタすることによって得られる。計数
回路３５のビット数及びリングオシレータ３４の段数選
択全行なうことにより、実用上さしつかえない範囲の誤
差でリングオシレータの発振周波数を計数回路３５の発
振周波数で計測できる。
結果を出力するので、半導体集積回路の出力端子で周波
数としてモニタすることが可能である。すなわち、遅延
時間の測定は、リングオシレーターの出力３２をクロッ
クとする計数回路３５で、クロックの周波敷金計数し、
その計数結果をモニタすることによって得られる。計数
回路３５のビット数及びリングオシレータ３４の段数選
択全行なうことにより、実用上さしつかえない範囲の誤
差でリングオシレータの発振周波数を計数回路３５の発
振周波数で計測できる。
第４図は第二の実施例の回路の各部の波形及び計数結果
の例を示す。第４図Ｃａｌはリングオシレータ３４出力
２の出力、すなわち計数回路３５に与えられるクロック
であり１ｂ）ｄ計数回路３５の計数結果の上位ビットの
波形である。
の例を示す。第４図Ｃａｌはリングオシレータ３４出力
２の出力、すなわち計数回路３５に与えられるクロック
であり１ｂ）ｄ計数回路３５の計数結果の上位ビットの
波形である。
今、計数回路３５をｍｂｉｔの計数回路であるとすると
、計数結果の出力３４から１周波数として上が得られる
。従って高精度でない測定機でも遅ｎ 延時間を測定できる。
、計数結果の出力３４から１周波数として上が得られる
。従って高精度でない測定機でも遅ｎ 延時間を測定できる。
本発明に以上説明したように、半導体集積回路にリング
オシレータとこのリングオシレータの発振周波数全計数
する計数回路とを内蔵させ、計数回路の計数結果の有効
ビット全機能検査することにより１ｗ単に遅延時間のモ
ニタができるという効果がある。
オシレータとこのリングオシレータの発振周波数全計数
する計数回路とを内蔵させ、計数回路の計数結果の有効
ビット全機能検査することにより１ｗ単に遅延時間のモ
ニタができるという効果がある。
第１図は本発明の第一の実施例を示すプロ、り図、第２
図は本発明の第一の実施例の動作を示すタイムチャート
、第３図は本発明の第二の実施例上水すプロ、り図、第
４図は本発明の第二の実施例の動作を示すタイムチャー
トである。 １．３１・・・・・・インバータ回路、３・・・・・・
ＮＡＮＤ回路、４．３４・・・・・・リングオシレータ
、５，３５・・・・・・計数回路。 第１図 （鎖ル） 第２図
図は本発明の第一の実施例の動作を示すタイムチャート
、第３図は本発明の第二の実施例上水すプロ、り図、第
４図は本発明の第二の実施例の動作を示すタイムチャー
トである。 １．３１・・・・・・インバータ回路、３・・・・・・
ＮＡＮＤ回路、４．３４・・・・・・リングオシレータ
、５，３５・・・・・・計数回路。 第１図 （鎖ル） 第２図
Claims (1)
- 半導体集積回路上に、シリアル接続された複数個のイン
バータ回路を有し、前記インバータ回路の最終段の出力
を前記インバータ回路の初段入力にフィードバックさせ
て構成したリングオシレータ回路と、前記リングオシレ
ータのクロック出力を計数する計数回路とを設け、前記
計数回路の内容をモニタすることによって前記集積回路
の遅延時間を測定することを特徴とする遅延時間モニタ
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444884A JPS6141976A (ja) | 1984-08-06 | 1984-08-06 | 遅延時間モニタ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16444884A JPS6141976A (ja) | 1984-08-06 | 1984-08-06 | 遅延時間モニタ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6141976A true JPS6141976A (ja) | 1986-02-28 |
Family
ID=15793358
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16444884A Pending JPS6141976A (ja) | 1984-08-06 | 1984-08-06 | 遅延時間モニタ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6141976A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008203112A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
| JP2008203111A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
| JP2009194459A (ja) * | 2008-02-12 | 2009-08-27 | Nec Corp | モニタ回路およびリソース制御方法 |
| US7768303B2 (en) | 2007-12-27 | 2010-08-03 | Nec Corporation | Apparatus, circuit and method of monitoring performance |
-
1984
- 1984-08-06 JP JP16444884A patent/JPS6141976A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008203112A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
| JP2008203111A (ja) * | 2007-02-21 | 2008-09-04 | Matsushita Electric Ind Co Ltd | 超音波流速計 |
| US7768303B2 (en) | 2007-12-27 | 2010-08-03 | Nec Corporation | Apparatus, circuit and method of monitoring performance |
| JP2009194459A (ja) * | 2008-02-12 | 2009-08-27 | Nec Corp | モニタ回路およびリソース制御方法 |
| US8018240B2 (en) | 2008-02-12 | 2011-09-13 | Nec Corporation | Apparatus, circuit and method of monitoring leakage current characteristics |
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