JPS6135703B2 - - Google Patents
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- JPS6135703B2 JPS6135703B2 JP56141934A JP14193481A JPS6135703B2 JP S6135703 B2 JPS6135703 B2 JP S6135703B2 JP 56141934 A JP56141934 A JP 56141934A JP 14193481 A JP14193481 A JP 14193481A JP S6135703 B2 JPS6135703 B2 JP S6135703B2
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- Japan
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- multilayer
- lsi
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Classifications
-
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
- H01L23/64—Impedance arrangements
- H01L23/647—Resistive arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
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-
- H—ELECTRICITY
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- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1517—Multilayer substrate
- H01L2924/15172—Fan-out arrangement of the internal vias
- H01L2924/15174—Fan-out arrangement of the internal vias in different layers of the multilayer substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3011—Impedance
Landscapes
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
本発明は高密度LSI（Large Scale
Integration）パツケージに関する。
Integration）パツケージに関する。
近年、コンピユータの高性能化、小形化の要求
がますます高まり、このためハードウエアの主た
る部分を占めるLSIチツプおよびこれらを搭載す
るLSIパツケージについても高速度、高密度の条
件を満す構造を必要とするようになつてきた。
がますます高まり、このためハードウエアの主た
る部分を占めるLSIチツプおよびこれらを搭載す
るLSIパツケージについても高速度、高密度の条
件を満す構造を必要とするようになつてきた。
一方、LSIチツプについてはチツプ自身の高速
化をはかるとともに、チツプ間をも高速に信号を
伝送する必要性から高速、かつ高負荷駆動能力を
もつエミツタフオロア形出力回路を有するものが
使用されている。
化をはかるとともに、チツプ間をも高速に信号を
伝送する必要性から高速、かつ高負荷駆動能力を
もつエミツタフオロア形出力回路を有するものが
使用されている。
従来技術の例では、ICチツプ自身の速度も現
在のものに比べれば比較的低速であり、従つて
LSIパツケージ内の信号配線による信号伝搬回路
は集中定数回路とみなすことができたため信号波
形の終端方法は、厳密性を要求されず、例えば
ICチツプ内に形成された抵抗値精度の良くない
半導体抵抗を使用することも可能であつた。
在のものに比べれば比較的低速であり、従つて
LSIパツケージ内の信号配線による信号伝搬回路
は集中定数回路とみなすことができたため信号波
形の終端方法は、厳密性を要求されず、例えば
ICチツプ内に形成された抵抗値精度の良くない
半導体抵抗を使用することも可能であつた。
ところが前述のように最近になつて超高速の
LSIチツプが開発されエミツタフオロア形出力回
路でさらに信号波形も極めて高速なパルスが扱わ
れるようになつてくると、もはやLSIパツケージ
内の信号配線も分布定数回路として扱わなければ
ならなくなり、従つて信号波形に対する正確な終
端が必要となるとともに信号配線の遅延を少なく
するために信号配線長も最短に従つてLSIチツプ
をできるだけ近接して実装する工夫がなされなけ
ればならない。
LSIチツプが開発されエミツタフオロア形出力回
路でさらに信号波形も極めて高速なパルスが扱わ
れるようになつてくると、もはやLSIパツケージ
内の信号配線も分布定数回路として扱わなければ
ならなくなり、従つて信号波形に対する正確な終
端が必要となるとともに信号配線の遅延を少なく
するために信号配線長も最短に従つてLSIチツプ
をできるだけ近接して実装する工夫がなされなけ
ればならない。
このため、LSIパツケージとしては前記LSIチ
ツプを高密度に搭載して高密度配線を収容すると
ともにLSIチツプから発生する熱を効率よく放散
させることが要求され、さらに高速度の条件を満
たすために前記信号配線の正確な終端のための高
精度の終端抵抗を収容することが要求されてい
る。
ツプを高密度に搭載して高密度配線を収容すると
ともにLSIチツプから発生する熱を効率よく放散
させることが要求され、さらに高速度の条件を満
たすために前記信号配線の正確な終端のための高
精度の終端抵抗を収容することが要求されてい
る。
本発明の目的はセラミツク基板上に実装する
ICチツプ間の信号伝搬の高速化が実現でき、か
つ同時にICチツプを高密度に実装可能なマルチ
チツプLSIパツケージを提供することにある。
ICチツプ間の信号伝搬の高速化が実現でき、か
つ同時にICチツプを高密度に実装可能なマルチ
チツプLSIパツケージを提供することにある。
前記目的を達成するために本発明によるマルチ
チツプLSIパツケージは基板表面に終端抵抗体お
よびスルーホールパツドを有し、基板裏面に入出
力端子を有し、内層に多層電源配線層および内層
を貫通して前記スルーホールパツドと入出力端子
間を接続するスルーホールを有する積層形多層セ
ラミツク基板と、前記セラミツク基板表面の終端
抵抗体およびスルーホールパツドを覆うように形
成された多層配線層と、前記多層配線層上に配設
された複数個のICチツプキヤリアとで構成して
ある。
チツプLSIパツケージは基板表面に終端抵抗体お
よびスルーホールパツドを有し、基板裏面に入出
力端子を有し、内層に多層電源配線層および内層
を貫通して前記スルーホールパツドと入出力端子
間を接続するスルーホールを有する積層形多層セ
ラミツク基板と、前記セラミツク基板表面の終端
抵抗体およびスルーホールパツドを覆うように形
成された多層配線層と、前記多層配線層上に配設
された複数個のICチツプキヤリアとで構成して
ある。
以下、図面を参照して本発明をさらに詳しく説
明する。
明する。
第１図は本発明の実施例でマルチチツプLSIパ
ツケージの断面を示す図である。
ツケージの断面を示す図である。
第１図において１はLSIチツプ、２はチツプキ
ヤリア、３はヒートシンク、４はチツプキヤリア
接続パツド、５は多層配線層、６は多層配線、７
はスルーホールパツド、８は終端抵抗、９は多層
セラミツク基板、１０は多層電源配線、１１は入
出力端子、１２はスルーホールである。
ヤリア、３はヒートシンク、４はチツプキヤリア
接続パツド、５は多層配線層、６は多層配線、７
はスルーホールパツド、８は終端抵抗、９は多層
セラミツク基板、１０は多層電源配線、１１は入
出力端子、１２はスルーホールである。
第２図は本発明によるマルチチツプLSIパツケ
ージの平面図、第３図は第２図より多層配線層５
を取り除いて示した平面図である。
ージの平面図、第３図は第２図より多層配線層５
を取り除いて示した平面図である。
第１図において、多層セラミツク基板９はその
内部に多層の電源配線１０とスルーホール１２を
含んでいる。このようなセラミツク基板は周知の
グリーンシート積層法による積層形多層セラミツ
ク基板として現在の技術で容易に実現できるもの
である。基板９の表面には第３図で示すようにス
ルーホール１２と接続されたスルーホールパツド
７と終端抵抗８が形成されている。
内部に多層の電源配線１０とスルーホール１２を
含んでいる。このようなセラミツク基板は周知の
グリーンシート積層法による積層形多層セラミツ
ク基板として現在の技術で容易に実現できるもの
である。基板９の表面には第３図で示すようにス
ルーホール１２と接続されたスルーホールパツド
７と終端抵抗８が形成されている。
終端抵抗８は例えば中性雰囲気中で焼成できる
周知の厚膜抵抗ペーストを用いて基板９の表面に
印刷焼成によつて形成されたものである。またス
ルーホールパツド７は基板９を製造するときに用
いられる金属材料ペースト（タングステンやモリ
ブデン）を印刷焼成し、その上に化学的な保護お
よび低接触抵抗をうるために金メツキが施された
ものである。
周知の厚膜抵抗ペーストを用いて基板９の表面に
印刷焼成によつて形成されたものである。またス
ルーホールパツド７は基板９を製造するときに用
いられる金属材料ペースト（タングステンやモリ
ブデン）を印刷焼成し、その上に化学的な保護お
よび低接触抵抗をうるために金メツキが施された
ものである。
また基板９の裏面には入力端子１１が構築され
ている。端子１１は本実施例ではピンを銀ろう
材、などによりスルーホール１２に導通するよう
にろう付けしたものである。
ている。端子１１は本実施例ではピンを銀ろう
材、などによりスルーホール１２に導通するよう
にろう付けしたものである。
多層配線層５は前記多層セラミツク基板９の表
面において終端抵抗８およびスルーホールパツド
７を覆うように形成したものであり、内部には多
層配線６が収容されている。
面において終端抵抗８およびスルーホールパツド
７を覆うように形成したものであり、内部には多
層配線６が収容されている。
多層配線６は各々のLSIチツプ１の信号端子
間、各々のLSIチツプ１の端子と入出力端子１１
との間、各々のLSIチツプ１の信号端子と終端抵
抗８との間を導通して接続するためのものであ
り、多層配線層の内部を縦、横上下に走る配線パ
ターンである。
間、各々のLSIチツプ１の端子と入出力端子１１
との間、各々のLSIチツプ１の信号端子と終端抵
抗８との間を導通して接続するためのものであ
り、多層配線層の内部を縦、横上下に走る配線パ
ターンである。
多層配線層５を形成するためには、例えばポリ
イミドのような有機絶縁膜の上にスパツタにより
下地金属を付着させ、この金属膜上にフオトレジ
ストをコーテイングし配線パターンを露光現像し
てエツチングにより不要金属膜を取り除き、しか
る後配線パターンに良導体例えば銅などをメツキ
する手順をくり返せばよい。
イミドのような有機絶縁膜の上にスパツタにより
下地金属を付着させ、この金属膜上にフオトレジ
ストをコーテイングし配線パターンを露光現像し
てエツチングにより不要金属膜を取り除き、しか
る後配線パターンに良導体例えば銅などをメツキ
する手順をくり返せばよい。
チツプキヤリア２は多層配線層５の表面に設け
られたチツプキヤリア接続パツド４に接続され
る。チツプキヤリア２の端子およびチツプキヤリ
ア接続パツド４は第２図で示すような構造になつ
ている。
られたチツプキヤリア接続パツド４に接続され
る。チツプキヤリア２の端子およびチツプキヤリ
ア接続パツド４は第２図で示すような構造になつ
ている。
LSIチツプ１の端子は、チツプキヤリア２の内
部においてボンデイング接続されチツプキヤリア
２の４辺の端子部に導通しており、チツプキヤリ
ア２を接続パツド４に例えば半田付接続すること
により多層配線層５の内部の多層配線６との導通
接続が可能である。
部においてボンデイング接続されチツプキヤリア
２の４辺の端子部に導通しており、チツプキヤリ
ア２を接続パツド４に例えば半田付接続すること
により多層配線層５の内部の多層配線６との導通
接続が可能である。
またチツプキヤリア２においてLSIチツプ１の
搭載面と対向する面にヒートシンク３が接続され
LSIチツプ１の発生する熱を効率よく放熱するこ
とができる。
搭載面と対向する面にヒートシンク３が接続され
LSIチツプ１の発生する熱を効率よく放熱するこ
とができる。
本発明によるマルチチツプLSIパツケージは以
上のような構成であるので次のようなすぐれた特
徴を有する。
上のような構成であるので次のようなすぐれた特
徴を有する。
(1) 多層セラミツク基板９の内層に設けた多層配
線層を電源導体配線としているので電源配線の
低インピーダンス化が可能となり電源雑音の減
少により高速化が可能である。
線層を電源導体配線としているので電源配線の
低インピーダンス化が可能となり電源雑音の減
少により高速化が可能である。
(2) 同時に多層配線層５の内部に大きな面積を占
める電源配線が不要となるので高密度の信号多
層配線が可能となる。
める電源配線が不要となるので高密度の信号多
層配線が可能となる。
(3) 多層配線層５を終端抵抗８を覆うように形成
するため終端抵抗８をセラミツク基板９の表面
全面に多層配線６が必要とするに十分な個数、
高密度に配置することができ、同時に信号線の
完全終端ができるので高速度化も実現できる。
するため終端抵抗８をセラミツク基板９の表面
全面に多層配線６が必要とするに十分な個数、
高密度に配置することができ、同時に信号線の
完全終端ができるので高速度化も実現できる。
(4) 多層配線６から入出力端子１１への接続はス
ルーホールパツド７およびスルーホール１２を
介して最短距離で行なつているためICチツプ
１の端子から入出力端子１１までの配線長が短
くでき高速度化が可能となる。
ルーホールパツド７およびスルーホール１２を
介して最短距離で行なつているためICチツプ
１の端子から入出力端子１１までの配線長が短
くでき高速度化が可能となる。
(5) LSIチツプ１はチツプキヤリア２を介して搭
載されるためチツプキヤリア２にヒートシンク
３を取りつければより効率的な放熱が可能とな
り従つて発熱の制限に係るLSIチツプの搭載個
数を増大させることができ、 LSIチツプの高密度実装が可能となる。
載されるためチツプキヤリア２にヒートシンク
３を取りつければより効率的な放熱が可能とな
り従つて発熱の制限に係るLSIチツプの搭載個
数を増大させることができ、 LSIチツプの高密度実装が可能となる。
本発明は以上詳しく説明したように終端抵抗８
および入出力端子１１に接続されたスルーホール
パツド７を有する多層セラミツク基板９とその表
面に構築された多層配線層５およびチツププキヤ
リア２とから構成することにより高密度、高速度
なマルチチツプLSIパツケージを実現できる。
および入出力端子１１に接続されたスルーホール
パツド７を有する多層セラミツク基板９とその表
面に構築された多層配線層５およびチツププキヤ
リア２とから構成することにより高密度、高速度
なマルチチツプLSIパツケージを実現できる。
第１図乃至第３図は本発明の実施例を示す図で
ある。 １…LSIチツプ、２…チツプキヤリア、５…多
層配線層、７…スルーホールパツド、８…終端抵
抗、９…多層セラミツク基板、１１…入出力端
子、１２…スルーホール。
ある。 １…LSIチツプ、２…チツプキヤリア、５…多
層配線層、７…スルーホールパツド、８…終端抵
抗、９…多層セラミツク基板、１１…入出力端
子、１２…スルーホール。
Claims (1)
- １ 基板表面に終端抵抗体およびスルーホールパ
ツドを有し、基板裏面に入出力端子を有し、内層
に多層電源配線層および内層を貫通して前記スル
ーホールパツドと入出力端子間を接続するスルー
ホールを有する積層形多層セラミツク基板と、前
記セラミツク基板表面の終端抵抗体およびスルー
ホールパツドを覆うように形成された多層配線層
と、前記多層配線層上に配設された複数個のIC
チツプキヤリアとで構成したことを特徴とするマ
ルチチツプLSIパツケージ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141934A JPS5843553A (ja) | 1981-09-08 | 1981-09-08 | マルチチツプｌｓｉパツケ−ジ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56141934A JPS5843553A (ja) | 1981-09-08 | 1981-09-08 | マルチチツプｌｓｉパツケ−ジ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5843553A JPS5843553A (ja) | 1983-03-14 |
| JPS6135703B2 true JPS6135703B2 (ja) | 1986-08-14 |
Family
ID=15303540
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56141934A Granted JPS5843553A (ja) | 1981-09-08 | 1981-09-08 | マルチチツプｌｓｉパツケ−ジ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5843553A (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2978511B2 (ja) * | 1989-09-20 | 1999-11-15 | 株式会社日立製作所 | 集積回路素子実装構造体 |
| JPH02119164A (ja) * | 1989-09-20 | 1990-05-07 | Hitachi Ltd | 半導体モジユール |
| JP2002111222A (ja) * | 2000-10-02 | 2002-04-12 | Matsushita Electric Ind Co Ltd | 多層基板 |
| JP2007165932A (ja) * | 2007-02-22 | 2007-06-28 | Matsushita Electric Ind Co Ltd | 多層基板 |
-
1981
- 1981-09-08 JP JP56141934A patent/JPS5843553A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5843553A (ja) | 1983-03-14 |
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