JPS6135443U

JPS6135443U - Pulse output control circuit

Info

Publication number: JPS6135443U
Application number: JP12107384U
Authority: JP
Inventors: 雅之福田
Original assignee: 日本電気株式会社
Priority date: 1984-08-07
Filing date: 1984-08-07
Publication date: 1986-03-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。(57) [Summary] This bulletin contains application data before electronic filing, so abstract data is not recorded.

Description

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は本考案の一実施例の回路図、第２図は第１図で
示す回路図の各部のタイミングチャートである。１・・・（プリセット可能な）カウンタ、２，３・・・
フリツプフロツプ（Ｆ，Ｆ）、４・・・微分回路（立上
り）、５，６・・・微分回路（立下り）、７・・・スイ
ッチ、８．９−ＡＮＤゲート、１０−ＯＲゲート、ａ
・・・タイミング信号、ｂ・・・フリップフロップ２の
出力、Ｃ・・・カウンタ１の出力、ｄ・・・フリップフ
ロツプ３の出力、ｅ・・・クロツク信号、ｆ・・・クロ
ック信号。FIG. 1 is a circuit diagram of an embodiment of the present invention, and FIG. 2 is a timing chart of each part of the circuit diagram shown in FIG. 1... (presettable) counter, 2, 3...
Flip-flop (F, F), 4... Differential circuit (rising), 5, 6... Differential circuit (falling), 7... Switch, 8.9-AND gate, 10-OR gate, a
...timing signal, b...output of flip-flop 2, C...output of counter 1, d...output of flip-flop 3, e...clock signal, f...clock signal.

Claims

【実用新案登録請求の範囲】[Scope of utility model registration request]

第１の出力および第２の出力を送出する制御部と、第１
のパルス数および第２のパルス数を指定する指定手段と
、前記第１の出力によりプリセットされ、前記第２の出
力が第１のレベルの時には前記第１のパルス数を、第２
のレベルの時には前記第２のパルス数をそれそれカウン
トするカウンタと、連続して入力するパルス列を前記第
２の出力が第２のレベルの時かつ前記カウンタがカウン
ト中の時に通過させるゲート素子とを備えており、前記
カウンタは、前記制御部が任意のタイミング信号を入力
して前記第１の出力および第１のレベルの第２の出力を
送出すると、前記第１のパルス数をカウントし、カウン
ト終了後前記制御部が第１の出力および第２のレベルの
第２の出力を送出すると、前記第２のパルス数をカウン
トし、同時に前記ゲート素子を介して前記パルス列を出
力させ、カウント終了後前記ゲート素子が閉じるように
したことを特徴とするパルス出力制御回路。a control unit that sends out a first output and a second output;
and a specifying means for specifying the number of pulses and a second number of pulses; and a specifying means for specifying the number of pulses of
a counter that counts the number of the second pulses when the second output is at the second level; and a gate element that allows the continuously input pulse train to pass when the second output is at the second level and the counter is counting. The counter counts the first number of pulses when the control unit inputs an arbitrary timing signal and sends out the first output and the second output at the first level, After the count ends, when the control section sends out the first output and the second output at the second level, the second number of pulses is counted, and at the same time, the pulse train is outputted through the gate element, and the count ends. A pulse output control circuit characterized in that the gate element is closed afterward.