JPS6134586A - ビツトマツプメモリ制御方式 - Google Patents
ビツトマツプメモリ制御方式Info
- Publication number
- JPS6134586A JPS6134586A JP15597884A JP15597884A JPS6134586A JP S6134586 A JPS6134586 A JP S6134586A JP 15597884 A JP15597884 A JP 15597884A JP 15597884 A JP15597884 A JP 15597884A JP S6134586 A JPS6134586 A JP S6134586A
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- JP
- Japan
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- data
- memory
- module
- bitmap memory
- bitmap
- Prior art date
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- Pending
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- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ビットマツプメモリ制御方式に関し、詳シく
ハレーザ・ビームプリンタやCRTコントローラ等が内
蔵するビットマツプメモリの制御、特に書込みとD M
A (Direct M@mory Access)
による読出しとが競合する場合でも、高速処理が可能な
制御方式に関するものである。
ハレーザ・ビームプリンタやCRTコントローラ等が内
蔵するビットマツプメモリの制御、特に書込みとD M
A (Direct M@mory Access)
による読出しとが競合する場合でも、高速処理が可能な
制御方式に関するものである。
従来技術
従来よシ、ビットマツプ・メモリでは、レーザビーム・
プリンタやCRTコントローラ等の解像度が高くなるに
伴って大容量となる。そこで、ビットマツプ・メモリに
は、高速性で安価などとが必要となシ、ダイナミックR
AMが多く使用されている。
プリンタやCRTコントローラ等の解像度が高くなるに
伴って大容量となる。そこで、ビットマツプ・メモリに
は、高速性で安価などとが必要となシ、ダイナミックR
AMが多く使用されている。
また、本発明者は、先にビットマツプ・メモリの消去時
間を簡単かつ安価な方法で短縮することができる制御方
式を提案した(特願昭59−39797号明細書参照)
。しかし、この方式においては、ピットマツトメモリへ
の書込みとDMAによる読出しとの競合時には、能率的
な制御ができないため、処理が遅くなってしまう欠点が
ある。
間を簡単かつ安価な方法で短縮することができる制御方
式を提案した(特願昭59−39797号明細書参照)
。しかし、この方式においては、ピットマツトメモリへ
の書込みとDMAによる読出しとの競合時には、能率的
な制御ができないため、処理が遅くなってしまう欠点が
ある。
従来の方法では、ビットマツプメモリへノ書込みと読出
しが競合した場合、いずれか一方のアクセスにウェイト
をかける、つまシ一方を他方より優先させる方法がとら
れているが、この方法ではビットマツプメモリへの書込
み時間が長くなってしまう欠点がある。
しが競合した場合、いずれか一方のアクセスにウェイト
をかける、つまシ一方を他方より優先させる方法がとら
れているが、この方法ではビットマツプメモリへの書込
み時間が長くなってしまう欠点がある。
目 的
本発明の目的は、このような従来の欠点を改善し、書込
みとDMA読出しとが競合したときでも、遅延を生じさ
げに、高速処理が可能なピッ、トマップメモリ制御方式
を提供するととにある。
みとDMA読出しとが競合したときでも、遅延を生じさ
げに、高速処理が可能なピッ、トマップメモリ制御方式
を提供するととにある。
構成
上記目的を達成するだめ、本発明のビットマツプメモリ
制御方式では、大量のデータを格納するビットマツプメ
モリと、該ビットマツプメモリから直接データを読み出
して、とれを出力手段に転送するDMAコントローラと
を有する制御装置において、上記ビットマツプメモリを
複数ブロックに分割し、任意のメモリ・ブロックに対し
てDMAコントローラからデータ要求を行い、データの
読み出しとメモリの消去を行っている間、他のメモリ・
ブロックに対してCPUからデータの書き込みを行うこ
とに特徴がある。
制御方式では、大量のデータを格納するビットマツプメ
モリと、該ビットマツプメモリから直接データを読み出
して、とれを出力手段に転送するDMAコントローラと
を有する制御装置において、上記ビットマツプメモリを
複数ブロックに分割し、任意のメモリ・ブロックに対し
てDMAコントローラからデータ要求を行い、データの
読み出しとメモリの消去を行っている間、他のメモリ・
ブロックに対してCPUからデータの書き込みを行うこ
とに特徴がある。
以下、本発明の構成を実施例によシ説明する。
第1図は、本発明の一実施例を示すレーザビーム・プリ
ンタのブロック図である。
ンタのブロック図である。
レーザビーム・プリンタは、CPUモジュール1 、
ROM、 RAMモジュール2.ビットマツプメモリー
モジュール3、I/Fコントロール・モジュール4おヨ
ヒホストI/Fコントロール・モジュール5を、コモン
・バス8に接続して構成される。ビットマツプメモリ・
モジュール3とI/Fコントロール・モジュール40間
には、DMAバス9が布設されている。CPUモジュー
ル1のプログラム制御によってビットマツプメモリ・モ
ジュール3にデータを書込んだ後、プログラム制御によ
りプリンタ6に出力する場合には、コモン・バス8を介
してビットマツプメモリ・モジュール3からデータを読
出し、I/Fコントロール・モジュール4を介してレー
ザビーム・プリンタ6にそのデータを転送する。しかし
、ビットマツプメモリ・モジュール3にデータを書込ん
だ後、CPUモジュール1からDMAコントローラ(I
/Fコントロール・モジュール4に内蔵されており、図
示省略)に制御が渡されると、ビットマツプメモリモジ
ュール3からのデータの読出し転送は、DMAコントロ
ーラによjj)DMAバス9を介して高速に行われる。
ROM、 RAMモジュール2.ビットマツプメモリー
モジュール3、I/Fコントロール・モジュール4おヨ
ヒホストI/Fコントロール・モジュール5を、コモン
・バス8に接続して構成される。ビットマツプメモリ・
モジュール3とI/Fコントロール・モジュール40間
には、DMAバス9が布設されている。CPUモジュー
ル1のプログラム制御によってビットマツプメモリ・モ
ジュール3にデータを書込んだ後、プログラム制御によ
りプリンタ6に出力する場合には、コモン・バス8を介
してビットマツプメモリ・モジュール3からデータを読
出し、I/Fコントロール・モジュール4を介してレー
ザビーム・プリンタ6にそのデータを転送する。しかし
、ビットマツプメモリ・モジュール3にデータを書込ん
だ後、CPUモジュール1からDMAコントローラ(I
/Fコントロール・モジュール4に内蔵されており、図
示省略)に制御が渡されると、ビットマツプメモリモジ
ュール3からのデータの読出し転送は、DMAコントロ
ーラによjj)DMAバス9を介して高速に行われる。
すなわち、CPUモジュール1によって、コモンバス8
を通して書込まれたビットマツプ・メモリモジュール3
の描画用データは、レーザビーム・プリンタ6の同期ク
ロックを受信シテいるI/Fコントロール・モジュール
4KDMAバス9を介してDMAデータ転送される。
を通して書込まれたビットマツプ・メモリモジュール3
の描画用データは、レーザビーム・プリンタ6の同期ク
ロックを受信シテいるI/Fコントロール・モジュール
4KDMAバス9を介してDMAデータ転送される。
I/Fコントロール・モジュール4は、レーザビーム・
プリンタ6への出力制御を行うと同時に、レーザビーム
・プリンタ6に対して、上記のDMAデータ転送の動作
と、転送されたデータをパラレル−シリアル変換する動
作と、シリアルデータを同期クロックに同期させて出力
する3つの動作を繰シ返して実行する。
プリンタ6への出力制御を行うと同時に、レーザビーム
・プリンタ6に対して、上記のDMAデータ転送の動作
と、転送されたデータをパラレル−シリアル変換する動
作と、シリアルデータを同期クロックに同期させて出力
する3つの動作を繰シ返して実行する。
ホス)I/Fコントロール句モジュール5は、外部のホ
ストコンピュータ7との間の伝送を制御するもので、送
受信機能とシリアル・パラレル変換機能を有している。
ストコンピュータ7との間の伝送を制御するもので、送
受信機能とシリアル・パラレル変換機能を有している。
本発明においては、ビットマツプメモリ・モジュール3
をブロック分けし、あるブロックに対してDMAによ)
データ読取シが行われ、またメモリ消去が行われている
とき、他のブロックに対してデータの書込みを行うよう
にしている。
をブロック分けし、あるブロックに対してDMAによ)
データ読取シが行われ、またメモリ消去が行われている
とき、他のブロックに対してデータの書込みを行うよう
にしている。
第2図は、第1図のDMA転送のための信号線構成図、
第3図は第1図のダイナミックRAM1ビツト当シの周
辺回路を示す回路図、第4図は第1図の動作タイムチャ
ートである。
第3図は第1図のダイナミックRAM1ビツト当シの周
辺回路を示す回路図、第4図は第1図の動作タイムチャ
ートである。
第2図の■/Fコントロール・モジュール4は1、レー
ザビーム・プリンタ6へのデータ送出に先立に :つて、ビットマツプ・メモリモジュール3にアドレス
とリード(READ)信号を送出する(第4図のリード
参照)。第3図に示すように、大容量のダイナミックR
AM12で構成されるビットマツプ・メモリモジュール
3は、上記リード(READ)信号を受信する゛ことに
より、RA S (Row AddressS’tro
be)信号、次にCA S (Column Addr
essStrobe’)信号を発生して、tビットのア
ドレスバスで指定するところの描画用データをnビット
のデータバスに送出する。更に、その送出データが安定
したことをストローブ(STB )信号で通知する(第
4図のRAS 、CAS 、出力データ、スト ローブ
を参照)。
ザビーム・プリンタ6へのデータ送出に先立に :つて、ビットマツプ・メモリモジュール3にアドレス
とリード(READ)信号を送出する(第4図のリード
参照)。第3図に示すように、大容量のダイナミックR
AM12で構成されるビットマツプ・メモリモジュール
3は、上記リード(READ)信号を受信する゛ことに
より、RA S (Row AddressS’tro
be)信号、次にCA S (Column Addr
essStrobe’)信号を発生して、tビットのア
ドレスバスで指定するところの描画用データをnビット
のデータバスに送出する。更に、その送出データが安定
したことをストローブ(STB )信号で通知する(第
4図のRAS 、CAS 、出力データ、スト ローブ
を参照)。
上記ストローブ(STB)信号を受けたI/Fコントロ
ール・モジュール4は、nビットのデータバス上の内容
をラッチし、それをレーザビーム・プリンタ6からの同
期クロックでパラレル−シリアル変換を行い、シリアル
データで送出する。
ール・モジュール4は、nビットのデータバス上の内容
をラッチし、それをレーザビーム・プリンタ6からの同
期クロックでパラレル−シリアル変換を行い、シリアル
データで送出する。
また同時に、ビットマツプ・メモリモジュール3にライ
ト(WRITE)信号を返送することによって、tビッ
トのアドレスバスで指定されている前記同様の番地に、
消去データを書き込むことができる。
ト(WRITE)信号を返送することによって、tビッ
トのアドレスバスで指定されている前記同様の番地に、
消去データを書き込むことができる。
第5図は、第1図のビットマツプメモリ・モジュールの
詳細ブロック図である。
詳細ブロック図である。
第1図のビットマツプメモリ・モジュールは、第5図に
示すようにブロック分けされており、(第5図では、4
個のブロックに分割されている)各ブロックはゲート1
1を介してコモン・バス8に、またゲート12を介して
DMAバス9に、それぞれ接続されている。そして、任
意のブロックのビットマツプメモリにDMA方式による
データ要求が行われ、データの読み取りが行われると同
時にメモリの消去が行われている間、他のブロックのビ
ットマツプメモリに対してCPUモジュール1からデー
タ書き込みが行われる。
示すようにブロック分けされており、(第5図では、4
個のブロックに分割されている)各ブロックはゲート1
1を介してコモン・バス8に、またゲート12を介して
DMAバス9に、それぞれ接続されている。そして、任
意のブロックのビットマツプメモリにDMA方式による
データ要求が行われ、データの読み取りが行われると同
時にメモリの消去が行われている間、他のブロックのビ
ットマツプメモリに対してCPUモジュール1からデー
タ書き込みが行われる。
この動作を、さらに詳細に述べる。先ず、■/Fコント
ロール・モジュール4がビットマツプメモリ(1)〜(
4)に対してアクセスする場合、コモン・バス8にどの
ビットマツプメモリのブロックをアクセスしているかを
示す信号を、CPUモジュール1からの要求により送出
することかできる。また、どのメモリ・ブロックをアク
セスするかは、ゲート12の1つを開くことによシ決定
され、ゲート12を開くとともにコントロール信号をメ
モリ・ブロック側に渡す。これにより、CPUモジュー
ル1がゲート11を開いて、他のメモリ・ブロックを任
意にアクセスすることを可能とし、ビットマツプメモリ
に対して書き込みと読み出しを同時に行う場合にも、ア
クセス・スピードを低減させない。
ロール・モジュール4がビットマツプメモリ(1)〜(
4)に対してアクセスする場合、コモン・バス8にどの
ビットマツプメモリのブロックをアクセスしているかを
示す信号を、CPUモジュール1からの要求により送出
することかできる。また、どのメモリ・ブロックをアク
セスするかは、ゲート12の1つを開くことによシ決定
され、ゲート12を開くとともにコントロール信号をメ
モリ・ブロック側に渡す。これにより、CPUモジュー
ル1がゲート11を開いて、他のメモリ・ブロックを任
意にアクセスすることを可能とし、ビットマツプメモリ
に対して書き込みと読み出しを同時に行う場合にも、ア
クセス・スピードを低減させない。
通常、ビットマツプメモリは大容量であって、CPUモ
ジュール1からのアクセス回数は膨大な数になるため、
その間にDMA方式によるアクセスと競合すると、CP
Uモジュール1のアクセスは遅延してしまい、さらに競
合が多くなってディレィが重複すると、処理速度も大幅
に低減する。
ジュール1からのアクセス回数は膨大な数になるため、
その間にDMA方式によるアクセスと競合すると、CP
Uモジュール1のアクセスは遅延してしまい、さらに競
合が多くなってディレィが重複すると、処理速度も大幅
に低減する。
本発明では、ビットマツプメモリをブロックに分割する
ことにより、CPUモジュール1とI/Fコントロール
・モジュール4とのアクセス競合を避けることができる
。
ことにより、CPUモジュール1とI/Fコントロール
・モジュール4とのアクセス競合を避けることができる
。
効果
以上説明したように、本発明によれば、CPU、!:I
/Fコントロール・モジュールのビットマツプメモリへ
のアクセスが競合した場合でも、同時に書き込みと読み
出しが可能となるため、遅延が生ずることはなく、処理
速度の向上が計れる。
/Fコントロール・モジュールのビットマツプメモリへ
のアクセスが競合した場合でも、同時に書き込みと読み
出しが可能となるため、遅延が生ずることはなく、処理
速度の向上が計れる。
第1図は本発明の一実施例を示すレーザビーム・プリン
タのブロック図、第2図は第1図のDMA転送のための
信号線構成図、第3図は第1図のダイナミックRAM1
ビット当りの周辺回路を示す回路図、第4図は第1図の
動作タイムチャート、第5図は第1図のビットマツプメ
モリ・モジュールの詳細ブロック図である。 3:ビットマツプメモリ・モジュール、8:コモン・バ
ス、9 : DMAバス、11.12:ゲート、6:レ
ーザビーム・プリンタ、4 : I/Fコントロール・
モジュール。 特許出願人 株式会社リ コ −第 牛
図 CAS 出力データ ライト 第 5 図 ビットマツ メモリ ビツトマツ メモリ ビットマツ メモリ ビットマツ
タのブロック図、第2図は第1図のDMA転送のための
信号線構成図、第3図は第1図のダイナミックRAM1
ビット当りの周辺回路を示す回路図、第4図は第1図の
動作タイムチャート、第5図は第1図のビットマツプメ
モリ・モジュールの詳細ブロック図である。 3:ビットマツプメモリ・モジュール、8:コモン・バ
ス、9 : DMAバス、11.12:ゲート、6:レ
ーザビーム・プリンタ、4 : I/Fコントロール・
モジュール。 特許出願人 株式会社リ コ −第 牛
図 CAS 出力データ ライト 第 5 図 ビットマツ メモリ ビツトマツ メモリ ビットマツ メモリ ビットマツ
Claims (1)
- 大量のデータを格納するビットマップメモリと、該ビッ
トマップメモリから直接データを読み出して、これを出
力手段に転送するDMAコントローラとを有する制御装
置において、上記ビットマップメモリを複数ブロックに
分割し、任意のメモリ・ブロックに対してDMAコント
ローラからデータ要求を行い、データの読み出しとメモ
リの消去を行つている間、他のメモリ・ブロックに対し
てCPUからデータの書き込みを行うことを特徴とする
ビットマップメモリ制御方式。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15597884A JPS6134586A (ja) | 1984-07-26 | 1984-07-26 | ビツトマツプメモリ制御方式 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP15597884A JPS6134586A (ja) | 1984-07-26 | 1984-07-26 | ビツトマツプメモリ制御方式 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6134586A true JPS6134586A (ja) | 1986-02-18 |
Family
ID=15617681
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP15597884A Pending JPS6134586A (ja) | 1984-07-26 | 1984-07-26 | ビツトマツプメモリ制御方式 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6134586A (ja) |
-
1984
- 1984-07-26 JP JP15597884A patent/JPS6134586A/ja active Pending
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