JPS6133546A - 情報処理装置 - Google Patents
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- JPS6133546A JPS6133546A JP15482484A JP15482484A JPS6133546A JP S6133546 A JPS6133546 A JP S6133546A JP 15482484 A JP15482484 A JP 15482484A JP 15482484 A JP15482484 A JP 15482484A JP S6133546 A JPS6133546 A JP S6133546A
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、命令コードを解読する解読回路の制御により
各種のデータ処理を実行する演算処理装置を単一半導体
基盤上に集積した情報処理装置（；関する。
各種のデータ処理を実行する演算処理装置を単一半導体
基盤上に集積した情報処理装置（；関する。
ＬＳＩ技術の急速な進歩に伴い、マイクロコンピュータ
／マイクロプロセッサの性能は著しく向上し、価格対性
能比は著しく改善されつつある。
／マイクロプロセッサの性能は著しく向上し、価格対性
能比は著しく改善されつつある。
一方で、最新のＬＳＩ技術に見合った設計思想シー基づ
く、さらζ；処理能力の高いマイクロコンピュータ／マ
イクロプロセッサの要求も高く、〆次々と製品化され、
パーソナルコンピュータ等の情報処理機器Ｃ二応用され
ている。
く、さらζ；処理能力の高いマイクロコンピュータ／マ
イクロプロセッサの要求も高く、〆次々と製品化され、
パーソナルコンピュータ等の情報処理機器Ｃ二応用され
ている。
これら情報処理機器でも使用されるマイクロプロセッサ
の主流は８ビット並列処理型から１６ビツトや３２ビッ
ト並列処理型へ移行しつつある。
の主流は８ビット並列処理型から１６ビツトや３２ビッ
ト並列処理型へ移行しつつある。
ところが、設計思想の違いにより、従来の８ビット並列
処理型マイクログロセッｆ（以下、８ビツトマイコンと
記す）を使った情報処理機器（以下、８ビット機種と記
す）で稼動していた膨大な数のソフトウェアを１６ビツ
ト並列処理型マイクロプロセツｆ（以下、１６ビツトマ
イコンと記す）を使った情報処理機器（以下、１６ビツ
トｓ１種と記す）で稼動させることができず、８ビット
機種用のソフトウェアを１６ビツト機種上に移植したり
、あるいは全く新規に１６ビツト機種用のソフト、フェ
アを開発する必要がある。しかし、開発費用、開発時期
、開発工数の制約で膨大な数にのぼるソフトウェアの移
植作業、新規の開発は不可能の状況にある。この問題の
解決案として、１６ビツト機種（＝も１６ビツトマイコ
ンと８ビツトマイコンの両者を搭載し、従来の８ビット
機種用のソフトウェアも実行できる機能（以下、８ビッ
ト機種のエミュレーションと記す）を持たせたシステム
構成が考案され、使用されている。
処理型マイクログロセッｆ（以下、８ビツトマイコンと
記す）を使った情報処理機器（以下、８ビット機種と記
す）で稼動していた膨大な数のソフトウェアを１６ビツ
ト並列処理型マイクロプロセツｆ（以下、１６ビツトマ
イコンと記す）を使った情報処理機器（以下、１６ビツ
トｓ１種と記す）で稼動させることができず、８ビット
機種用のソフトウェアを１６ビツト機種上に移植したり
、あるいは全く新規に１６ビツト機種用のソフト、フェ
アを開発する必要がある。しかし、開発費用、開発時期
、開発工数の制約で膨大な数にのぼるソフトウェアの移
植作業、新規の開発は不可能の状況にある。この問題の
解決案として、１６ビツト機種（＝も１６ビツトマイコ
ンと８ビツトマイコンの両者を搭載し、従来の８ビット
機種用のソフトウェアも実行できる機能（以下、８ビッ
ト機種のエミュレーションと記す）を持たせたシステム
構成が考案され、使用されている。
第５図に従来使用されているこのような８ビット機種の
エミュレーション機能を有する１６ビツト機種のシステ
ム構成図を示す。マイクロプロセラ−？１−１は１６ビ
ツトマイコン、マイクロプロセラ−？１−２は８ビット
機種のエミユレーション用として設けられた８ビツトマ
イコンである。マイクロプロセッサ１−１とマイクロプ
ロセッサ１−２はエミュレーション制御回路１−６４＝
接続され、モミニレ−Ｖヨン制御回路１−６は外部デー
タバス１−４．。
エミュレーション機能を有する１６ビツト機種のシステ
ム構成図を示す。マイクロプロセラ−？１−１は１６ビ
ツトマイコン、マイクロプロセラ−？１−２は８ビット
機種のエミユレーション用として設けられた８ビツトマ
イコンである。マイクロプロセッサ１−１とマイクロプ
ロセッサ１−２はエミュレーション制御回路１−６４＝
接続され、モミニレ−Ｖヨン制御回路１−６は外部デー
タバス１−４．。
外部アドレスバス１−５を介してメモリ１−６、入出力
装［１−７と接続されている。メモリ１−６内にはマイ
クロプロセラｆ１−１とマイクロプロセラｆ１−２で実
行するグログラムと処理データが格納されている。１６
ビツト機種用ソフトウェアを実行する時（以下、ネイテ
ィブモードと記す）はエミュレーション制御回路１−６
の制御でマイクロプロセラｆ１−１が外部データバス１
−４、外部アドレスバス１−５１＝接続され、メモリ１
−６内の１６ビツト機種用のプログラムを実行し所定の
データ処理を行なう。また、８ビット機種のエミュレー
ション時（以下、エミュレーションモードと記す）は、
エミュレーション制御回路１−６の制御でマイクロ−プ
ロセッサ１−２が外部データバス１−４、外部アドレス
バス１−５４ｎ接続すｔｔ、エミュレーション用必マイ
クロプロセツｆ１−２がメモリ１−６内の８ビット機種
用のプログラムを実行し所定のデータ処理を行うこと（
＝よりエミュレーション機能が実現される。
装［１−７と接続されている。メモリ１−６内にはマイ
クロプロセラｆ１−１とマイクロプロセラｆ１−２で実
行するグログラムと処理データが格納されている。１６
ビツト機種用ソフトウェアを実行する時（以下、ネイテ
ィブモードと記す）はエミュレーション制御回路１−６
の制御でマイクロプロセラｆ１−１が外部データバス１
−４、外部アドレスバス１−５１＝接続され、メモリ１
−６内の１６ビツト機種用のプログラムを実行し所定の
データ処理を行なう。また、８ビット機種のエミュレー
ション時（以下、エミュレーションモードと記す）は、
エミュレーション制御回路１−６の制御でマイクロ−プ
ロセッサ１−２が外部データバス１−４、外部アドレス
バス１−５４ｎ接続すｔｔ、エミュレーション用必マイ
クロプロセツｆ１−２がメモリ１−６内の８ビット機種
用のプログラムを実行し所定のデータ処理を行うこと（
＝よりエミュレーション機能が実現される。
しかしながら、以上説明したような従来使用されている
エミュレーション機能内蔵の情報処理機器は、ネイティ
ブモード用のマイクロプロセッサとエミユレーション用
のマイクロプロセッサの複数マイクロプロセッサ構成で
あり、さらにこれら複数のマイクロプロセッサを制御す
る回路も内蔵しているため、必然的（ニジステム規模が
大きくなるという大きな欠点を有している。また、この
ような情報処理機器は、使用する部品点数を増大させ、
価格面での市場競争力を低下させるという経済的な欠点
を含んでいる。さらに、このような情報処理機器は、複
数のマイクロプロセッサを使用していても、常（；その
うちの１台しか動作状態にないため、システム資源の有
効利用が全く無視されており、システム資源の非効率的
運用という大きな欠点も含んでいる。
エミュレーション機能内蔵の情報処理機器は、ネイティ
ブモード用のマイクロプロセッサとエミユレーション用
のマイクロプロセッサの複数マイクロプロセッサ構成で
あり、さらにこれら複数のマイクロプロセッサを制御す
る回路も内蔵しているため、必然的（ニジステム規模が
大きくなるという大きな欠点を有している。また、この
ような情報処理機器は、使用する部品点数を増大させ、
価格面での市場競争力を低下させるという経済的な欠点
を含んでいる。さらに、このような情報処理機器は、複
数のマイクロプロセッサを使用していても、常（；その
うちの１台しか動作状態にないため、システム資源の有
効利用が全く無視されており、システム資源の非効率的
運用という大きな欠点も含んでいる。
本発明の目的は、マイクロコンピュータが有する演算処
理装置等のハードフェア資源を有効に利用した従来機種
または下位機種のエミュレーＶヨン機能を有するマイク
ロコンピュータを提供することにある。
理装置等のハードフェア資源を有効に利用した従来機種
または下位機種のエミュレーＶヨン機能を有するマイク
ロコンピュータを提供することにある。
本発明の情報処理装置は、解読回路から出力される命令
コードの解読情報と′ｓ１の命令フードからアドレス情
報を生成するアドレス制御手段と、このアドレス情報に
基づいて′Ｗ１１の命令コードから別の第２の命令コー
ドを生成する命令コード変換記憶手段と、第１の命令コ
ードと第２の命令コードの一方を選択して、これを演算
処理装置内の解読回路へ送出する命令コード選択手段と
を有することを特徴とする。
コードの解読情報と′ｓ１の命令フードからアドレス情
報を生成するアドレス制御手段と、このアドレス情報に
基づいて′Ｗ１１の命令コードから別の第２の命令コー
ドを生成する命令コード変換記憶手段と、第１の命令コ
ードと第２の命令コードの一方を選択して、これを演算
処理装置内の解読回路へ送出する命令コード選択手段と
を有することを特徴とする。
〔実施例〕
以下、図面を参照して本発明の詳細な説明する。第１図
は本発明の一実施例に係るマイクロコ ゛□ンビュー
タ２−１のブロック図で、演算処理装置２−２、コード
変換用メモリ（以下、変換メモリと配す）２−６、アド
レス制御回路２−４、内部アドレスバス２−５、アドレ
スバス端子２−６、内部データバス２＝７ 、データバ
ス端子２−８、命令コードセレフタ２−９から構成され
ている。演算処理装置２−２は、命令デコード回路２−
１０、タイミング制御回路２−ＩＬ算術論理演算回路２
−１２、汎用レジスタ２−１６、プログラムカクンタ（
以下、ＰＣと配す）２−１４ 、エミュレーション制御
回路２−１５を含んでいる。演算処理装置２−２は命令
コードセレクタ２−９で選択された命令コードに応じて
必要なデータ処理を実行するもので、まず、命令デコー
ド回路２−１０で命令コードのデコード処理を行ない、
続いてタイミング制御回路２−１１でそのデコード結果
に応じた不図示の各種制御信号の出力タイミングを制御
する。なお、命令デコード回路２−１０は、２バイト命
令判別信号２−１６および、変換メモリ２−３を制御す
るために必要なページ指定信号２−１７をアドレス制御
回路２−４に出力する。内部アドレスバス２−５は、ア
ドレスバス端子２−６と演算処理装置２−２を接続し、
演算処理装置２−２で処理されたアドレス情報をアドレ
スバス端子２−６から外部へ送出する。内部データバス
２−７はデータバス端子２−８と演算処理装置２−２と
アドレス制御回路２−４とを接続し、相互のデータ転送
Ｃ；使用される。変換メモリ２−６には本発明（；基づ
く命令コード変換テーブルが格納され、内部データバス
２−７上の命令コードで続出しアドレスが指定される。
は本発明の一実施例に係るマイクロコ ゛□ンビュー
タ２−１のブロック図で、演算処理装置２−２、コード
変換用メモリ（以下、変換メモリと配す）２−６、アド
レス制御回路２−４、内部アドレスバス２−５、アドレ
スバス端子２−６、内部データバス２＝７ 、データバ
ス端子２−８、命令コードセレフタ２−９から構成され
ている。演算処理装置２−２は、命令デコード回路２−
１０、タイミング制御回路２−ＩＬ算術論理演算回路２
−１２、汎用レジスタ２−１６、プログラムカクンタ（
以下、ＰＣと配す）２−１４ 、エミュレーション制御
回路２−１５を含んでいる。演算処理装置２−２は命令
コードセレクタ２−９で選択された命令コードに応じて
必要なデータ処理を実行するもので、まず、命令デコー
ド回路２−１０で命令コードのデコード処理を行ない、
続いてタイミング制御回路２−１１でそのデコード結果
に応じた不図示の各種制御信号の出力タイミングを制御
する。なお、命令デコード回路２−１０は、２バイト命
令判別信号２−１６および、変換メモリ２−３を制御す
るために必要なページ指定信号２−１７をアドレス制御
回路２−４に出力する。内部アドレスバス２−５は、ア
ドレスバス端子２−６と演算処理装置２−２を接続し、
演算処理装置２−２で処理されたアドレス情報をアドレ
スバス端子２−６から外部へ送出する。内部データバス
２−７はデータバス端子２−８と演算処理装置２−２と
アドレス制御回路２−４とを接続し、相互のデータ転送
Ｃ；使用される。変換メモリ２−６には本発明（；基づ
く命令コード変換テーブルが格納され、内部データバス
２−７上の命令コードで続出しアドレスが指定される。
また、変換メモリ２−６の出力は命令コードセレクタ２
−９（二接続される。変換メモリ２−６はＬＳＩ内部に
集積されているため電気的負荷容量が小さく、信号の遅
延が少ない。このため、低消費電力で高速動作が可能で
、命令コードの高速変換には最も適している。命令コー
ド、セレクタ２−９はエミュレーション制御回路２−１
５の制御で内部データバス２−７上の命令コードまたは
変換メモリ２−６の出力のうち一方を選択して命令デコ
ード回路２−１０に出力する。アドレス制御回路２−４
は２バイト命令判別信号２−１６とページ指定信号２−
１７および内部データバス２−７上の命令コードから第
２図（＝示す変換メモリ２−６の続出しアドレス（４−
ジ指定フィールド６−１、命令コードフィールド＆−２
，２バイト命令指定フィールド６−６から構成される）
を生成する。
−９（二接続される。変換メモリ２−６はＬＳＩ内部に
集積されているため電気的負荷容量が小さく、信号の遅
延が少ない。このため、低消費電力で高速動作が可能で
、命令コードの高速変換には最も適している。命令コー
ド、セレクタ２−９はエミュレーション制御回路２−１
５の制御で内部データバス２−７上の命令コードまたは
変換メモリ２−６の出力のうち一方を選択して命令デコ
ード回路２−１０に出力する。アドレス制御回路２−４
は２バイト命令判別信号２−１６とページ指定信号２−
１７および内部データバス２−７上の命令コードから第
２図（＝示す変換メモリ２−６の続出しアドレス（４−
ジ指定フィールド６−１、命令コードフィールド＆−２
，２バイト命令指定フィールド６−６から構成される）
を生成する。
次Ｃ二、第３図の命令コード変換の原理図と第１２図の
ブロック図を参照してエミュレーションの原理を説明す
る。他機種をエミュレートする時はメモリから読み出さ
れる命令コードがマイクロコンピュータ２−１が持つ命
令コード体系になっていないため、そのまま実行させる
とまったく無意味な処理を実行し、プログラムは暴走状
態となる。本発明では、この他機種の命令コードを変換
メモリ２−６を使用してマイクロコンピュータ２−１で
実行可能な命令コードの体系に変換し、この変換された
命令コードをマイクロコンピュータ２−１で実行する。
ブロック図を参照してエミュレーションの原理を説明す
る。他機種をエミュレートする時はメモリから読み出さ
れる命令コードがマイクロコンピュータ２−１が持つ命
令コード体系になっていないため、そのまま実行させる
とまったく無意味な処理を実行し、プログラムは暴走状
態となる。本発明では、この他機種の命令コードを変換
メモリ２−６を使用してマイクロコンピュータ２−１で
実行可能な命令コードの体系に変換し、この変換された
命令コードをマイクロコンピュータ２−１で実行する。
つまり、メモリから続み出された他機種の命令コードを
変換メモリ２−６を用いて一度翻訳処理を行ない、この
翻訳された命令コードをマイクロコンピュータ２−１で
実行する。
変換メモリ２−６を用いて一度翻訳処理を行ない、この
翻訳された命令コードをマイクロコンピュータ２−１で
実行する。
しかしながら、レジスタとメモリ間の転送処理、演算処
理等、他の機種とマイクロコンピュータ２−１とでまっ
たく同一の処理でも命令コードの対応関係は非常；：複
雑である。例として、全く同一の処理が他機種の命令コ
ード体系において１バイトの命令コードで指定され（以
下、１バイト命令と記ｔ）、マイクロコンピュータ２−
１においても別の１バイトの命令コードで指定される（
以下、１バイト命令と記す）場合（以下、第１の場合と
いう）、他機種において１バイト命令で指定される動作
がマイクロコンピュータ２−１では２バイト命令で指定
される場合（以下、第２の場合という）。
理等、他の機種とマイクロコンピュータ２−１とでまっ
たく同一の処理でも命令コードの対応関係は非常；：複
雑である。例として、全く同一の処理が他機種の命令コ
ード体系において１バイトの命令コードで指定され（以
下、１バイト命令と記ｔ）、マイクロコンピュータ２−
１においても別の１バイトの命令コードで指定される（
以下、１バイト命令と記す）場合（以下、第１の場合と
いう）、他機種において１バイト命令で指定される動作
がマイクロコンピュータ２−１では２バイト命令で指定
される場合（以下、第２の場合という）。
また、他機種において２バイト命令で指定される動作が
マイクロコンピュータ２−１では別の２バイト命令で指
定される場合（以ｔ、第３の場合という）等様々なケー
スが考えられる。
マイクロコンピュータ２−１では別の２バイト命令で指
定される場合（以ｔ、第３の場合という）等様々なケー
スが考えられる。
前記の命令コード変換を容易に処理するため、アドレス
制御回路２−４は２バイト命令判別信号２−１６とペー
ジ指定信号２−１７および内部データバス２−７上の命
令コードから第２図に示す変換メモリ２−６の続出しア
ドレスを生成する。
制御回路２−４は２バイト命令判別信号２−１６とペー
ジ指定信号２−１７および内部データバス２−７上の命
令コードから第２図に示す変換メモリ２−６の続出しア
ドレスを生成する。
まず、上記第１の場合を、第６図（ＩＩ）の原理図と第
１図のブロック図を参照して説明する。ページ指定信号
２−１７．２バイト命令判別信号２−１６は共にインア
クティブであり、単純に他機種の命令コードをアドレス
情報として変換メモリ２−６からマイクロコンピュータ
２−１が持つ命令コードを続出す。
１図のブロック図を参照して説明する。ページ指定信号
２−１７．２バイト命令判別信号２−１６は共にインア
クティブであり、単純に他機種の命令コードをアドレス
情報として変換メモリ２−６からマイクロコンピュータ
２−１が持つ命令コードを続出す。
上記ｌｓ２の場合を第３図（ｂ）の原理図と第１図のブ
ロック図を参照して説明する。命令コードの第１回目の
続出し時は、ページ指定信号２−１７．２バイト命令判
別信号２−１６は共にインアクティブの状態であり、変
換メモリ２−６の続出しが行なわれる。マイクロコンピ
ュータ２−１の命令テコード回路２−１０における命令
デコード処理により、変換された命令コードがマイクロ
コンピュータ２−１の２バイト命令の第１バイト目であ
ると判断されると、２バイト命令判別信号２−１６がア
クティブＣ二なり、アドレス制御回路２−４により、引
き続き２バイト目の読出しアドレスが生成され変換メモ
リ２−３で命令コードの２バイト目の続出しが行なわれ
る。
ロック図を参照して説明する。命令コードの第１回目の
続出し時は、ページ指定信号２−１７．２バイト命令判
別信号２−１６は共にインアクティブの状態であり、変
換メモリ２−６の続出しが行なわれる。マイクロコンピ
ュータ２−１の命令テコード回路２−１０における命令
デコード処理により、変換された命令コードがマイクロ
コンピュータ２−１の２バイト命令の第１バイト目であ
ると判断されると、２バイト命令判別信号２−１６がア
クティブＣ二なり、アドレス制御回路２−４により、引
き続き２バイト目の読出しアドレスが生成され変換メモ
リ２−３で命令コードの２バイト目の続出しが行なわれ
る。
上記第３の場合は第６図（Ｃ）の原理図と第１図のブロ
ック図を参照して説明する。命令コードの第１回目の読
出し時は、ページ指定信号２−１７．２バイト命令判別
信号２−１６は共にインアクティブの状態であり、変換
メモリ２−３の続出しが行なわれる。マイクロコンピュ
ータ２−１の命令デコード回路２−１０１−おＣする命
令デコード処理（二より、変換された命令コードが他機
種の２バイト命令の１バイト目と判断されると、ページ
指定信号２−１７がアクティブになる。アドレス制御回
路２−４により、ページ指定信号２−１７と他機種の２
バイト目の命令コードから引き続き変換メそす２−６の
続出しアドレスが生成され、変換メモリ２−６からマイ
クロコンピュータ２−１の１バイト目の命令コードの読
出しが行なわれる。マイクロコンピュータ２−１の命令
デコード回路２−１０におＣする命令デコード処理によ
り、２度目４二変換された命令コードがマイクロコンピ
ュータ２−１の２バイト命令の第 ”１バイト
目であると判断されると、今度は２バイト命令判別信号
２−１６がアクティブになり、アドレス制御回路２−４
で引き続き２バイト目の続出しアドレスが生成され、変
換メモリ２−３から命令コードの２パイ）Ｉが続み出さ
れる。
ック図を参照して説明する。命令コードの第１回目の読
出し時は、ページ指定信号２−１７．２バイト命令判別
信号２−１６は共にインアクティブの状態であり、変換
メモリ２−３の続出しが行なわれる。マイクロコンピュ
ータ２−１の命令デコード回路２−１０１−おＣする命
令デコード処理（二より、変換された命令コードが他機
種の２バイト命令の１バイト目と判断されると、ページ
指定信号２−１７がアクティブになる。アドレス制御回
路２−４により、ページ指定信号２−１７と他機種の２
バイト目の命令コードから引き続き変換メそす２−６の
続出しアドレスが生成され、変換メモリ２−６からマイ
クロコンピュータ２−１の１バイト目の命令コードの読
出しが行なわれる。マイクロコンピュータ２−１の命令
デコード回路２−１０におＣする命令デコード処理によ
り、２度目４二変換された命令コードがマイクロコンピ
ュータ２−１の２バイト命令の第 ”１バイト
目であると判断されると、今度は２バイト命令判別信号
２−１６がアクティブになり、アドレス制御回路２−４
で引き続き２バイト目の続出しアドレスが生成され、変
換メモリ２−３から命令コードの２パイ）Ｉが続み出さ
れる。
本実施例では命令コード変換の例として第１から第３の
場合（二ついて説明したが、さらに多バイト命令の変換
シー関しては、ページ指定信号の多ビット化、３バイト
命令判別信号等の多バイト命令判別信号の追加により第
２図に示すアドレス構成のページ指定フィールド６−１
と２バイト命令指定フィールド６−６を多ビツト構成に
すれば同様の原理（二基づいて命令コードの変換が可能
である。
場合（二ついて説明したが、さらに多バイト命令の変換
シー関しては、ページ指定信号の多ビット化、３バイト
命令判別信号等の多バイト命令判別信号の追加により第
２図に示すアドレス構成のページ指定フィールド６−１
と２バイト命令指定フィールド６−６を多ビツト構成に
すれば同様の原理（二基づいて命令コードの変換が可能
である。
第４図は第１図のマイクロコンピュータ２−１を使用し
たエミュレーション機能を有する情報処理機器の一実施
例のブロック図である。マイクロコンピュータ２−１は
アドレスバス端子２−６を介して外部アドレスバス１−
５と、また、データバス端子２−８を介して外部データ
バス１−４とそれぞれ接続されている。外部アドレスバ
ス１−５と外部データバス１−４１ｍは、メモリ１−６
と入出力装置１−７が接続されている。メモリ１−６内
にはマイクロコンピュータ２−１がネイティブモードで
実行するプログラムとデータおよびエミュレーＶｉｉｒ
ンモードで実行するプログラムとデータの両方が格納さ
れている。
たエミュレーション機能を有する情報処理機器の一実施
例のブロック図である。マイクロコンピュータ２−１は
アドレスバス端子２−６を介して外部アドレスバス１−
５と、また、データバス端子２−８を介して外部データ
バス１−４とそれぞれ接続されている。外部アドレスバ
ス１−５と外部データバス１−４１ｍは、メモリ１−６
と入出力装置１−７が接続されている。メモリ１−６内
にはマイクロコンピュータ２−１がネイティブモードで
実行するプログラムとデータおよびエミュレーＶｉｉｒ
ンモードで実行するプログラムとデータの両方が格納さ
れている。
次に、第１図および第４図のブロック図を参照してネイ
ティブモードにおける第４図の情報処理機器の□動作を
説明する。
ティブモードにおける第４図の情報処理機器の□動作を
説明する。
ネイティブモード中はエミュレーション制御回路２−１
５の制御で命令コードセレクタ２−９は内部データバス
２−７を選択し、内部データバス２−７上の命令コード
を命令デコード回路２−１０に送出する。命令コードの
続出し動作時は、タイミング制御回路２−１１の制御で
、Ｐ Ｃ２−１４の内容が内部アドレスバス２−５上（
；出力され、アドレスバス端子２−６を経由して外部ア
ドレスバス１−５上に送出される。メモリ１−６内の指
定アドレスから外部データバス１−４上ζ二続出された
命令コードは、データバス端子２−８からマイクロコン
ピュータ２−１内の内部データバス２−７上に読込まれ
る。命令デ５−ド回路２−１０は内部データバス２−７
上の命令し−ドな命令コードセレクタ２−９を経由して
取り込み、タイミング制御回路２−１１の制御でＰＯ２
−１４をインクリメントすると同時ζ＝所定のデータ処
理を開始する。タイミング制御回路２−１１は命令コー
ドに対応した所定のデータ処理を終了すると、次の命令
コードの続出しのため、再びＰＯ２−１４を選択してそ
の内容を内部アドレスバス２−５上に出力し、以下同様
の動作を繰り返す。
５の制御で命令コードセレクタ２−９は内部データバス
２−７を選択し、内部データバス２−７上の命令コード
を命令デコード回路２−１０に送出する。命令コードの
続出し動作時は、タイミング制御回路２−１１の制御で
、Ｐ Ｃ２−１４の内容が内部アドレスバス２−５上（
；出力され、アドレスバス端子２−６を経由して外部ア
ドレスバス１−５上に送出される。メモリ１−６内の指
定アドレスから外部データバス１−４上ζ二続出された
命令コードは、データバス端子２−８からマイクロコン
ピュータ２−１内の内部データバス２−７上に読込まれ
る。命令デ５−ド回路２−１０は内部データバス２−７
上の命令し−ドな命令コードセレクタ２−９を経由して
取り込み、タイミング制御回路２−１１の制御でＰＯ２
−１４をインクリメントすると同時ζ＝所定のデータ処
理を開始する。タイミング制御回路２−１１は命令コー
ドに対応した所定のデータ処理を終了すると、次の命令
コードの続出しのため、再びＰＯ２−１４を選択してそ
の内容を内部アドレスバス２−５上に出力し、以下同様
の動作を繰り返す。
次（＝、エミュレーションモード（二おける動作ヲ説明
する。エミュレーションモードにおける命令デコード処
理中はエミュレーション制御回路２−１５の制御で命令
コードセレクタ２−９は置換メモリ２−６の出力を選択
し、命令デコード回路２−１０に送出する。命令コード
の続出し動作はネイティブモードと同一である。アドレ
ス制御回路２−４は内部データバス２−７上の命令コー
ドから第２図に示す変換メモリ２−６の続出しアドレス
を生成する。
する。エミュレーションモードにおける命令デコード処
理中はエミュレーション制御回路２−１５の制御で命令
コードセレクタ２−９は置換メモリ２−６の出力を選択
し、命令デコード回路２−１０に送出する。命令コード
の続出し動作はネイティブモードと同一である。アドレ
ス制御回路２−４は内部データバス２−７上の命令コー
ドから第２図に示す変換メモリ２−６の続出しアドレス
を生成する。
変換メモリ２−６から続出された命令コードは命令コー
ドセレクタ２−９を経由して命令デコード回路２−１０
に取り込まれる。命令デコード回路２−１０は取り込ん
だ命令コードがマイクロコンピュータ２−１の２バイト
命令と判別すると２バイト命令判別信号２−１６をアク
ティブ（二する。アドレス制御回路２−４は２バイト命
令判別信号２−１６がアクティブに変化したことを受番
すて２バイト命令指定フィールド６−６を制御し、２バ
イト目の命令コードの続出しアドレスを生成する。変換
メモリ２−６から読み出された２バイト目の命令コード
は再び命令コードセレクタ２−９を経由して命令デコー
ド回路２−１０に取り込まれ、次いでタイミング制御回
路２−１１の制御により所定のデータ処理が行なわ、れ
る。また、他機種の２バイト命令がマイクロコンピュー
タ２−１の２バイト命苓に対応する場合（二は、命令デ
コード回路２−１０は取り込んだ１バイト目の命令コー
ドでは命令の処理が確定しないと判別し、ページ指定信
号２−１７を′アクティブζ二する。また、タイミング
制御回路２−１１の制御で、２バイト目の命令コードが
メモリ１−６から読出される。アドレス制御回路２−４
はページ指定信号？−１７がアクティブに変化したこと
を受けてページ指定フィールド３−１を制御し、内部デ
ータバス２−７上の２バイト目の命令コードから再び変
換メモリ２−６の続出しアドレスを生成する。変換メモ
リ２−３から読み出されたマイクロコンピュータ２−１
の１バイト目の命令コードは再び命令コードセレクタ２
−９を経由して命令デコード回路２−１０に取り込まれ
る。命令デコード回路２−１０は２バイト命令判別信号
２−１６をアクティブにし、これを受けてアドレス制御
回路２−４は再び変換メモリ２−６の読出しアドレスを
生成する。以降は、変換メモリ２−６の続出し処理、命
令デコード処理２−１０におけるデコード処理、タイミ
ング制御回路２−１１におけるデータ処理を繰り返す。
ドセレクタ２−９を経由して命令デコード回路２−１０
に取り込まれる。命令デコード回路２−１０は取り込ん
だ命令コードがマイクロコンピュータ２−１の２バイト
命令と判別すると２バイト命令判別信号２−１６をアク
ティブ（二する。アドレス制御回路２−４は２バイト命
令判別信号２−１６がアクティブに変化したことを受番
すて２バイト命令指定フィールド６−６を制御し、２バ
イト目の命令コードの続出しアドレスを生成する。変換
メモリ２−６から読み出された２バイト目の命令コード
は再び命令コードセレクタ２−９を経由して命令デコー
ド回路２−１０に取り込まれ、次いでタイミング制御回
路２−１１の制御により所定のデータ処理が行なわ、れ
る。また、他機種の２バイト命令がマイクロコンピュー
タ２−１の２バイト命苓に対応する場合（二は、命令デ
コード回路２−１０は取り込んだ１バイト目の命令コー
ドでは命令の処理が確定しないと判別し、ページ指定信
号２−１７を′アクティブζ二する。また、タイミング
制御回路２−１１の制御で、２バイト目の命令コードが
メモリ１−６から読出される。アドレス制御回路２−４
はページ指定信号？−１７がアクティブに変化したこと
を受けてページ指定フィールド３−１を制御し、内部デ
ータバス２−７上の２バイト目の命令コードから再び変
換メモリ２−６の続出しアドレスを生成する。変換メモ
リ２−３から読み出されたマイクロコンピュータ２−１
の１バイト目の命令コードは再び命令コードセレクタ２
−９を経由して命令デコード回路２−１０に取り込まれ
る。命令デコード回路２−１０は２バイト命令判別信号
２−１６をアクティブにし、これを受けてアドレス制御
回路２−４は再び変換メモリ２−６の読出しアドレスを
生成する。以降は、変換メモリ２−６の続出し処理、命
令デコード処理２−１０におけるデコード処理、タイミ
ング制御回路２−１１におけるデータ処理を繰り返す。
本発明は、以上説明した通り高速動作が可能な命令コー
ド変換メモリをマイクロコンピュータ内部に集積し、こ
の命令コード変換メモリを使って命令コードの解読処理
以前ζ：他機種の命令コードを本マイクロコンピュータ
が持つ命令コードＣ；変換して実行するようにしたので
、従来の情報処理機器においてネイティブモード処理用
のマイクロプロセッサとは別にエミュレーション専用の
マイクロプロセッサを設けて実現していたネイティブ処
理とエミュレーション処理を単一のマイクロコンピュー
タで実現することが可能となる。
ド変換メモリをマイクロコンピュータ内部に集積し、こ
の命令コード変換メモリを使って命令コードの解読処理
以前ζ：他機種の命令コードを本マイクロコンピュータ
が持つ命令コードＣ；変換して実行するようにしたので
、従来の情報処理機器においてネイティブモード処理用
のマイクロプロセッサとは別にエミュレーション専用の
マイクロプロセッサを設けて実現していたネイティブ処
理とエミュレーション処理を単一のマイクロコンピュー
タで実現することが可能となる。
したがって、本マイクロコンピュータを使用して構成さ
れたエミュレーション機能付きの情報処理機器のＶステ
ム構成は従来使用されていた複数マイクロプロセッサ構
成（二比較して格段に簡略化でき、使用部品点数の大幅
な削減が可能である。
れたエミュレーション機能付きの情報処理機器のＶステ
ム構成は従来使用されていた複数マイクロプロセッサ構
成（二比較して格段に簡略化でき、使用部品点数の大幅
な削減が可能である。
このため、従来と同等の処理能力を有する情報処理機器
が比較的小規模のＶステム構成で実現され、価格対性能
比も飛躍的に改善できる。１６ビツト機種が普及しつつ
ある現在、８ビット機種のエミュレーション機能は必須
の機能となりつつあり、本発明の実用効果は非常に高い
。
が比較的小規模のＶステム構成で実現され、価格対性能
比も飛躍的に改善できる。１６ビツト機種が普及しつつ
ある現在、８ビット機種のエミュレーション機能は必須
の機能となりつつあり、本発明の実用効果は非常に高い
。
第１図は本発明の一実施例Ｃ＝係るマイクロコンピュー
タのブロック図、第２図は第１図の変換メモリ２−６の
アドレスの構成図、第６図は命令コード変換の原理図、
第４図は第１図のマイクロコンピュータ２−１を使用し
たエミュレーション機能付きの情報処理機器のブロック
図、第５図は従来使用されている８ビット機種のエミュ
レ−ｐ＊ン機能付きの１６ビツト機種のブロック図であ
る。 １−４・・・外部データバス、 １−５・・・外部アドレスバス、 １−６・・・メモリ、 １−７・・・入出力装置、 ２−１ ・・・マイクロコンピュータ、２−２ ・・
・演算処理装置、 ２−６ ・・・変換メモリ、 ２−４ ・・・アドレス制御回路、 ２−５ ・・・内部アドレスバス、 ２−６ ・・・アドレスバス端子、 ２−７ ・・・内部データバス、 ２−８ ・・・データバス端子、 ２−９ ・・・命令コードセレクタ、２−１０・・・
命令デコード回路、 ２−１１・・・タイミング制御回路、 ２−１２・・・算術論理演算回路、 ２−１６・・・汎用レジスタ、 ２−１４・・・プログラムカウンタ、 ２−１５・・・エミュレーション制ｍ 回路、２−１６
・・・２バイト命令判別信号、２−１７・・・ページ指
定信号。 特許出願人 日本電気株式会社 第 ３ 図 第 ４ 図 第 ５ 図
タのブロック図、第２図は第１図の変換メモリ２−６の
アドレスの構成図、第６図は命令コード変換の原理図、
第４図は第１図のマイクロコンピュータ２−１を使用し
たエミュレーション機能付きの情報処理機器のブロック
図、第５図は従来使用されている８ビット機種のエミュ
レ−ｐ＊ン機能付きの１６ビツト機種のブロック図であ
る。 １−４・・・外部データバス、 １−５・・・外部アドレスバス、 １−６・・・メモリ、 １−７・・・入出力装置、 ２−１ ・・・マイクロコンピュータ、２−２ ・・
・演算処理装置、 ２−６ ・・・変換メモリ、 ２−４ ・・・アドレス制御回路、 ２−５ ・・・内部アドレスバス、 ２−６ ・・・アドレスバス端子、 ２−７ ・・・内部データバス、 ２−８ ・・・データバス端子、 ２−９ ・・・命令コードセレクタ、２−１０・・・
命令デコード回路、 ２−１１・・・タイミング制御回路、 ２−１２・・・算術論理演算回路、 ２−１６・・・汎用レジスタ、 ２−１４・・・プログラムカウンタ、 ２−１５・・・エミュレーション制ｍ 回路、２−１６
・・・２バイト命令判別信号、２−１７・・・ページ指
定信号。 特許出願人 日本電気株式会社 第 ３ 図 第 ４ 図 第 ５ 図
Claims (1)
- 命令コードを解読する解読回路の制御により各種のデー
タ処理を実行する演算処理装置を単一半導体基盤上に集
積した半導体集積回路において、前記解読回路から出力
される解読情報と第１の命令コードからアドレス情報を
生成するアドレス制御手段と、前記アドレス情報に基づ
いて前記第１の命令コードから第２の命令コードを生成
する命令コード変換記憶手段と、前記第１の命令コード
と前記第２の命令コードの一方を選択してこれを前記解
読回路へ送出する命令コード選択手段とを有することを
特徴とする情報処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15482484A JPS6133546A (ja) | 1984-07-25 | 1984-07-25 | 情報処理装置 |
| US06/759,006 US4839797A (en) | 1984-07-25 | 1985-07-25 | Microprocessor compatible with any software represented by different types of instruction formats |
| DE8585109333T DE3585755D1 (de) | 1984-07-25 | 1985-07-25 | Mit jeder durch unterschiedliche instruktionsformattypen repraesentierter programmsprache vereinbarer mikrorechner. |
| EP85109333A EP0169565B1 (en) | 1984-07-25 | 1985-07-25 | Microprocessor compatible with any software represented by different types of instruction formats |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15482484A JPS6133546A (ja) | 1984-07-25 | 1984-07-25 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6133546A true JPS6133546A (ja) | 1986-02-17 |
| JPH0412853B2 JPH0412853B2 (ja) | 1992-03-05 |
Family
ID=15592675
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15482484A Granted JPS6133546A (ja) | 1984-07-25 | 1984-07-25 | 情報処理装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4839797A (ja) |
| EP (1) | EP0169565B1 (ja) |
| JP (1) | JPS6133546A (ja) |
| DE (1) | DE3585755D1 (ja) |
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