JPS6131647B2 - - Google Patents
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- JPS6131647B2 JPS6131647B2 JP54087741A JP8774179A JPS6131647B2 JP S6131647 B2 JPS6131647 B2 JP S6131647B2 JP 54087741 A JP54087741 A JP 54087741A JP 8774179 A JP8774179 A JP 8774179A JP S6131647 B2 JPS6131647 B2 JP S6131647B2
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- JP
- Japan
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- oscillator
- oscillation circuit
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- 230000010355 oscillation Effects 0.000 claims description 12
- 238000010586 diagram Methods 0.000 description 2
- 238000000034 method Methods 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B1/00—Details of transmission systems, not covered by a single one of groups H04B3/00 - H04B13/00; Details of transmission systems not characterised by the medium used for transmission
- H04B1/06—Receivers
- H04B1/16—Circuits
- H04B1/26—Circuits for superheterodyne receivers
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Channel Selection Circuits, Automatic Tuning Circuits (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Superheterodyne Receivers (AREA)
Description
【発明の詳細な説明】
本発明は位相同期ループ(以下PLLという)回
路によつて制御される局部発振回路を用いた受信
装置において、受信周波数が任意の周波数間隔で
変化でき、高安定度の同調ができるように構成さ
れたシンセサイザ式受信装置に関するものであ
る。
路によつて制御される局部発振回路を用いた受信
装置において、受信周波数が任意の周波数間隔で
変化でき、高安定度の同調ができるように構成さ
れたシンセサイザ式受信装置に関するものであ
る。
従来、シンセサイザ方式のラジオ受信機の1例
として、ダブルスーパー方式の第1局部発振器を
SLL回路で構成し、第2局部発振器を連続可変の
発振器で構成したものがある。すなわち、第1局
部発振器をたとえば1MHzごとにロツクするPLL
回路で構成し、これによつて信号周波数を第1中
間周波数に変換する。この信号をさらに周波数変
化幅が1MHzの連続可変発振器(第2局部発振
器)で第2中間周波数に変換するという方法であ
る。しかるに、このような方法ではある信号を受
信するのに、まず、第1局部発振器の周波数を設
定し、さらに第2局部発振器で微同調するという
2操作を余義なくされてきた。したがつて、同調
操作がめんどうであり、特に広い周波数範囲にわ
たつて信号を探索しなければならない場合には非
常にわずらわしいものであつた。このようにしな
ければならなかつた原因は、PLL回路でロツクで
きる最小周波数間隔が位相比較器にはいる基準周
波数によつて決定されるが、これをあまり低くす
ると局部発振器のC/N比が悪化するからであ
り、したがつて、第1局部発振器で粗調してお
き、第2局部発振器で微調するという方法を取ら
ざるを得なかつた。また、この場合、第1局部発
振器はPLLで制御されるために非常に安定度が良
いが、第2局部発振器は従来通りのLC発振器で
あるために安定度にやゝ難点があつた。
として、ダブルスーパー方式の第1局部発振器を
SLL回路で構成し、第2局部発振器を連続可変の
発振器で構成したものがある。すなわち、第1局
部発振器をたとえば1MHzごとにロツクするPLL
回路で構成し、これによつて信号周波数を第1中
間周波数に変換する。この信号をさらに周波数変
化幅が1MHzの連続可変発振器(第2局部発振
器)で第2中間周波数に変換するという方法であ
る。しかるに、このような方法ではある信号を受
信するのに、まず、第1局部発振器の周波数を設
定し、さらに第2局部発振器で微同調するという
2操作を余義なくされてきた。したがつて、同調
操作がめんどうであり、特に広い周波数範囲にわ
たつて信号を探索しなければならない場合には非
常にわずらわしいものであつた。このようにしな
ければならなかつた原因は、PLL回路でロツクで
きる最小周波数間隔が位相比較器にはいる基準周
波数によつて決定されるが、これをあまり低くす
ると局部発振器のC/N比が悪化するからであ
り、したがつて、第1局部発振器で粗調してお
き、第2局部発振器で微調するという方法を取ら
ざるを得なかつた。また、この場合、第1局部発
振器はPLLで制御されるために非常に安定度が良
いが、第2局部発振器は従来通りのLC発振器で
あるために安定度にやゝ難点があつた。
本発明はこのような従来の欠点を解消するもの
であり、以下本発明について実施例の図面と共に
説明する。
であり、以下本発明について実施例の図面と共に
説明する。
第1図は本発明による一実施例を示す。同図に
おいて、アンテナ1から入来した信号はバラクタ
3を有する高周波アンプ2で増幅され、第1局部
発振器5の出力および周波数混合器4で第1中間
周波数に変換される。これは、さらに第1中間周
波数アンプ7で増幅され、周波数混合器8で第2
中間周波数に変換された後に第2中間周波アンプ
13で増幅され、検波器14で検波される。検波
された音声出力は低周波アンプ15で増幅され、
スピーカ16に供給される。一方、第1局部発振
器5の出力の一部は周波数混合器30によつて発
振器9の出力とミツクスダウンされ、プログラマ
ブルカウンタ18に供給され、分周比設定回路2
1によつて設定された分周比Nに応じて分周され
て位相比較器20に印加され、基準周波数発生回
路17の出力と位相が比較される。上記位相比較
器20の出力はローパスフイルタ(LPF)19を
経てバラクタ6,3に印加される。これにより第
1局部発振器5の周波数が制御され、いわゆる
PLL回路が構成される。これを第1のPLL回路2
8とする。同様に、バラクタ12を有する発振器
11(分周比設定回路25により分周比nが設定
される)、プログラマブルカウンタ24、基準周
波数発生回路23、位相比較器26、ローパスフ
イルタ(LPF)27によつて第2のPLL回路29
が構成されている。発振器11の出力は分周器1
0により1/Mに分周され、周波数混合器31に
よつて発振器9の出力とミツクスアツプされ、信
号受信系の周波数混合器8に供給される。すなわ
ち、発振器11の出力を直接第2局部発振周波数
として使用するのではなく、1/Mに分周した後
に第2局部発振周波数として使用すべく第2局部
発振器を構成しているため、第2局部発振器の変
化し得る最小周波数間隔は第2のPLL回路29で
ロツク可能な最小周波数間隔の1/Mにすること
がが可能となる。以上の様子を数式で説明すると
次のようになる。入力信号周波数をS、基準周
波数発生回路17,23の出力周波数をそれぞれ
F、、プログラマブルカウンタ18,24の分
周比をそれぞれN、n、発振器9の発振周波数を
Xとすれば、 局部発振器5の周波数はX+N・F 周波数混合器4の出力周波数はX+N・F−S 発振器11の発振周波数はn・ 周波数混合器31の出力周波数はX+(n・/
M)となり、したがつて、周波数混合器8の出力
周波数は X+(n・/M)−(X+N・F−S) =n・/M−N・F+S となる。この周波数は第2中間周波アンプ13の
中心周波数iに等しくなるできであるから、 i=n・/M−N・F+S ∴S=N・F−n(/M)+i ……(1) となる。(ただし、N,n,Mは整数) 上式から明らかなように受信周波数は第1PLL
回路28により周波数間隔Fごとに粗調され、第
2PLL回路29により周波数/Mごとに微調さ
れることがわかる。
おいて、アンテナ1から入来した信号はバラクタ
3を有する高周波アンプ2で増幅され、第1局部
発振器5の出力および周波数混合器4で第1中間
周波数に変換される。これは、さらに第1中間周
波数アンプ7で増幅され、周波数混合器8で第2
中間周波数に変換された後に第2中間周波アンプ
13で増幅され、検波器14で検波される。検波
された音声出力は低周波アンプ15で増幅され、
スピーカ16に供給される。一方、第1局部発振
器5の出力の一部は周波数混合器30によつて発
振器9の出力とミツクスダウンされ、プログラマ
ブルカウンタ18に供給され、分周比設定回路2
1によつて設定された分周比Nに応じて分周され
て位相比較器20に印加され、基準周波数発生回
路17の出力と位相が比較される。上記位相比較
器20の出力はローパスフイルタ(LPF)19を
経てバラクタ6,3に印加される。これにより第
1局部発振器5の周波数が制御され、いわゆる
PLL回路が構成される。これを第1のPLL回路2
8とする。同様に、バラクタ12を有する発振器
11(分周比設定回路25により分周比nが設定
される)、プログラマブルカウンタ24、基準周
波数発生回路23、位相比較器26、ローパスフ
イルタ(LPF)27によつて第2のPLL回路29
が構成されている。発振器11の出力は分周器1
0により1/Mに分周され、周波数混合器31に
よつて発振器9の出力とミツクスアツプされ、信
号受信系の周波数混合器8に供給される。すなわ
ち、発振器11の出力を直接第2局部発振周波数
として使用するのではなく、1/Mに分周した後
に第2局部発振周波数として使用すべく第2局部
発振器を構成しているため、第2局部発振器の変
化し得る最小周波数間隔は第2のPLL回路29で
ロツク可能な最小周波数間隔の1/Mにすること
がが可能となる。以上の様子を数式で説明すると
次のようになる。入力信号周波数をS、基準周
波数発生回路17,23の出力周波数をそれぞれ
F、、プログラマブルカウンタ18,24の分
周比をそれぞれN、n、発振器9の発振周波数を
Xとすれば、 局部発振器5の周波数はX+N・F 周波数混合器4の出力周波数はX+N・F−S 発振器11の発振周波数はn・ 周波数混合器31の出力周波数はX+(n・/
M)となり、したがつて、周波数混合器8の出力
周波数は X+(n・/M)−(X+N・F−S) =n・/M−N・F+S となる。この周波数は第2中間周波アンプ13の
中心周波数iに等しくなるできであるから、 i=n・/M−N・F+S ∴S=N・F−n(/M)+i ……(1) となる。(ただし、N,n,Mは整数) 上式から明らかなように受信周波数は第1PLL
回路28により周波数間隔Fごとに粗調され、第
2PLL回路29により周波数/Mごとに微調さ
れることがわかる。
なお、発振器9の発振周波数Xが受信周波数
に関係しないということも、この回路構成の特微
である。また、発振器9の配置を第2図のように
変えても上述と同様の動作を得ることができる。
第2図において、発振器9の出力は直接周波数混
合器8に供給されれる。一方、分周器10の出力
は周波数混合器31によつて上記発振器9の出力
と混合され、さらにこの出力は混合器30によつ
て発振器5の出力と混合されるように構成されて
いる。発振器9の周波数はX、分周器10の出
力はn・/Mであるから、周波数混合器31の
出力はX−n・/Mとなり、発振器5の周波
数はN・F+X−n・/Mとなる。したがつ
て混合器4の出力はNF+X−n/M−Sとな り、混合器8の出力は X−(NF+X−n〓/M−S) =n・/M−N・F+S となる。これは第2中間周波アンプ13の中心周
波数iに等しくなるできであるから、 i=n・/M−N・F+S ∴S=N・F−n・/M+i …(2) となり、前述の第(1)式に等しくなる。
に関係しないということも、この回路構成の特微
である。また、発振器9の配置を第2図のように
変えても上述と同様の動作を得ることができる。
第2図において、発振器9の出力は直接周波数混
合器8に供給されれる。一方、分周器10の出力
は周波数混合器31によつて上記発振器9の出力
と混合され、さらにこの出力は混合器30によつ
て発振器5の出力と混合されるように構成されて
いる。発振器9の周波数はX、分周器10の出
力はn・/Mであるから、周波数混合器31の
出力はX−n・/Mとなり、発振器5の周波
数はN・F+X−n・/Mとなる。したがつ
て混合器4の出力はNF+X−n/M−Sとな り、混合器8の出力は X−(NF+X−n〓/M−S) =n・/M−N・F+S となる。これは第2中間周波アンプ13の中心周
波数iに等しくなるできであるから、 i=n・/M−N・F+S ∴S=N・F−n・/M+i …(2) となり、前述の第(1)式に等しくなる。
さて、前述の説明において=1KHz、M=10
とすれば、発振器11の周波数は1KHz毎にロツ
クすることが可能であるから分周器10の出力は
100Hzごとに変化することになる。すなわち、周
波数混合器8に対する第2局部発振器の周波数は
100Hz毎に変化させることが可能となる。ただ
し、分周器10の出力は周波数混合器31によつ
てミツクスアツプされているから絶対値は変化す
るが、周波数間隔は変らない。また、第1のPLL
回路28において、F=1KHzとすれば、第1局
部発振器5は1KHzごとに変化することが可能
で、受信周波数を1KHz刻みで粗調することがで
きる。これと前述の第2局部発振器が100Hzごと
に変化できるということから、結局、信号受信周
波数は100Hzごとに同調できるということにな
る。このように1KHzごとの同調を第1局部発振
器5で、100Hzごとの同調を第2局部発振器で行
なうことにし、これを連続的に動作させるため
に、nが10ステツプ変化するごとにNを1ステツ
プずつ変化させるごとくN,nを分周比演算回路
22で演算するように構成する。分周比演算回路
22はたとえばマイクロコンピユータなどで容易
に実現できる。
とすれば、発振器11の周波数は1KHz毎にロツ
クすることが可能であるから分周器10の出力は
100Hzごとに変化することになる。すなわち、周
波数混合器8に対する第2局部発振器の周波数は
100Hz毎に変化させることが可能となる。ただ
し、分周器10の出力は周波数混合器31によつ
てミツクスアツプされているから絶対値は変化す
るが、周波数間隔は変らない。また、第1のPLL
回路28において、F=1KHzとすれば、第1局
部発振器5は1KHzごとに変化することが可能
で、受信周波数を1KHz刻みで粗調することがで
きる。これと前述の第2局部発振器が100Hzごと
に変化できるということから、結局、信号受信周
波数は100Hzごとに同調できるということにな
る。このように1KHzごとの同調を第1局部発振
器5で、100Hzごとの同調を第2局部発振器で行
なうことにし、これを連続的に動作させるため
に、nが10ステツプ変化するごとにNを1ステツ
プずつ変化させるごとくN,nを分周比演算回路
22で演算するように構成する。分周比演算回路
22はたとえばマイクロコンピユータなどで容易
に実現できる。
また、以上の説明ではM=10としたが、これを
他の任意の整数に置き替えることができるのは勿
論であり、この時には周波数F,も同時に考慮
し、可変し得る周波数の最小間隔を目的の値に設
定することができる。
他の任意の整数に置き替えることができるのは勿
論であり、この時には周波数F,も同時に考慮
し、可変し得る周波数の最小間隔を目的の値に設
定することができる。
以上のように本発明によれば、第1、第2の局
部発振器をともにPLL回路で構成し得るから、周
波数安定度の非常に優れた受信機を構成すること
が出来、かつ、可変し得る周波数の最小間隔を基
準周波数発生回路の出力周波数および分周器の分
周比Mによつて任意に細かくし得るという大きな
特徴を有するものである。また、分周比N,nを
別のデイジタルメモリー素子により記憶し、これ
を任意に呼び出すことがきるように構成しておけ
ば、周波数精度の高いプリセツト同調も可能であ
る。
部発振器をともにPLL回路で構成し得るから、周
波数安定度の非常に優れた受信機を構成すること
が出来、かつ、可変し得る周波数の最小間隔を基
準周波数発生回路の出力周波数および分周器の分
周比Mによつて任意に細かくし得るという大きな
特徴を有するものである。また、分周比N,nを
別のデイジタルメモリー素子により記憶し、これ
を任意に呼び出すことがきるように構成しておけ
ば、周波数精度の高いプリセツト同調も可能であ
る。
第1図は本発明のシンセサイザ式受信装置の一
実施例を示すブロツクダイヤグラム、第2図は本
発明のシンセサイザ式受信装置の他の実施例を示
す要部のブロツクダイヤグラムである。 4,8…周波数混合器、28,29…PLL回
路、5…第1局部発振器、9…発振器、30,3
1…周波数混合器、17,23…基準周波数発振
器、18,24…プログラマブルカウンタ、2
0,26…位相比較器、21,25…分周比設定
回路、22…分周比演算回路、10…分周器。
実施例を示すブロツクダイヤグラム、第2図は本
発明のシンセサイザ式受信装置の他の実施例を示
す要部のブロツクダイヤグラムである。 4,8…周波数混合器、28,29…PLL回
路、5…第1局部発振器、9…発振器、30,3
1…周波数混合器、17,23…基準周波数発振
器、18,24…プログラマブルカウンタ、2
0,26…位相比較器、21,25…分周比設定
回路、22…分周比演算回路、10…分周器。
Claims (1)
- 【特許請求の範囲】 1 第1の位相同期ループ回路で制御される第1
の発振回路の出力によつて入力信号周波数を第1
中間周波数に変換し、第2の位相同期ループ回路
で制御される第2の発振回路の出力を分周器によ
り分周し、この出力と第3の発振回路の出力とを
混合する第1の周波数混合器の出力により上記第
1中間周波数を第2中間周波数に変換し、一方、
上記第1の発振回路の出力と上記第3の発振回路
の出力とを混合する第2の周波数混合器の出力を
上記第1の位相同期ループ回路のプログラマブル
カウンタに供給するとともに、上記第1、第2の
位相同期ループ回路のプログラマブルカウンタの
分周比を分周比演算回路により連動制御するよう
にしたことを特徴とするシンセサイザ式受信装
置。 2 分周器出力の可変し得る最大周波数間隔と、
第1の発振回路の可変し得る最小周波数間隔とを
等しくしたことを特徴とする特許請求の範囲第1
項記載のシンセサイザ式受信装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8774179A JPS5612133A (en) | 1979-07-10 | 1979-07-10 | Synthesizer type receiver |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8774179A JPS5612133A (en) | 1979-07-10 | 1979-07-10 | Synthesizer type receiver |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS5612133A JPS5612133A (en) | 1981-02-06 |
JPS6131647B2 true JPS6131647B2 (ja) | 1986-07-22 |
Family
ID=13923345
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8774179A Granted JPS5612133A (en) | 1979-07-10 | 1979-07-10 | Synthesizer type receiver |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS5612133A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63116251U (ja) * | 1987-01-22 | 1988-07-27 |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS56105947U (ja) * | 1980-01-18 | 1981-08-18 | ||
JPS56100527A (en) * | 1980-01-12 | 1981-08-12 | Sony Corp | Double super receiver |
JPS5833778U (ja) * | 1981-08-28 | 1983-03-04 | 三菱電機株式会社 | 点火装置 |
-
1979
- 1979-07-10 JP JP8774179A patent/JPS5612133A/ja active Granted
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63116251U (ja) * | 1987-01-22 | 1988-07-27 |
Also Published As
Publication number | Publication date |
---|---|
JPS5612133A (en) | 1981-02-06 |
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