JPS61294931A - 半導体装置およびデ−タ伝送路 - Google Patents
半導体装置およびデ−タ伝送路Info
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- JPS61294931A JPS61294931A JP13660385A JP13660385A JPS61294931A JP S61294931 A JPS61294931 A JP S61294931A JP 13660385 A JP13660385 A JP 13660385A JP 13660385 A JP13660385 A JP 13660385A JP S61294931 A JPS61294931 A JP S61294931A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、多入力が入力され該多入力が一致した時の
み該入力論理レベルを出力する、一致素子と呼ばれる半
導体装置および該装置をその転送制御パルスの伝搬に用
いる非同期自走式のデータ伝送路に関するものである。
み該入力論理レベルを出力する、一致素子と呼ばれる半
導体装置および該装置をその転送制御パルスの伝搬に用
いる非同期自走式のデータ伝送路に関するものである。
一般に一致素子(Coincidence Eleme
nt ;以下C素子と称す)とは2人力X、 Yに対
しC1τを出力する論理回路であり、下記に示す論理値
表に従って動作する。即ちその一致出力Cは2人力X。
nt ;以下C素子と称す)とは2人力X、 Yに対
しC1τを出力する論理回路であり、下記に示す論理値
表に従って動作する。即ちその一致出力Cは2人力X。
Yが一致したときはその入力レベルと同レベルとなり、
また2人力X、Yが相異なるときは前の状態を保持(H
OLD)するものである。
また2人力X、Yが相異なるときは前の状態を保持(H
OLD)するものである。
論理値表
上記のようなC素子は例えば非同期自走式シフトレジス
タの転送制御パルスの伝搬に使用される。
タの転送制御パルスの伝搬に使用される。
ここで、非同期自走式のシフトレジスタとは、データの
ブツシュインとポツプアウトとを独立的かつ同時的に行
なうことができ、さらにブツシュインされたデータが次
段のレジスタが空いていることを条件としてシフトクロ
ックを用いずに自動的に出力方向ヘシフトされていくよ
うなシフトレジスタをいう。このような非同期自走式シ
フトレジスタは、データのバッファ機能を有し、非同期
システ広間の接続に用いることができるものである。
ブツシュインとポツプアウトとを独立的かつ同時的に行
なうことができ、さらにブツシュインされたデータが次
段のレジスタが空いていることを条件としてシフトクロ
ックを用いずに自動的に出力方向ヘシフトされていくよ
うなシフトレジスタをいう。このような非同期自走式シ
フトレジスタは、データのバッファ機能を有し、非同期
システ広間の接続に用いることができるものである。
以下に、第7図を用いて非同期自走式シフトレジスタか
らなるデータ伝送路の構成および動作について説明する
。
らなるデータ伝送路の構成および動作について説明する
。
非同期自走式シフトレジスタの各段は、並列データバッ
ファと制御信号により並列データバッファの開閉を制御
する転送制御回路とから構成されており、該転送制御回
路として上記のようなC素子が使用されている。
ファと制御信号により並列データバッファの開閉を制御
する転送制御回路とから構成されており、該転送制御回
路として上記のようなC素子が使用されている。
ここでC素子のC出力(制御信号)が1のとき、このC
素子に対応する並列データバッファのゲートが開き、前
段のデータを伝搬し、有効なデータを保持しているもの
とする。また逆に、C素子のC出力がOのとき、このC
素子に対応する並列データバッファのゲートは開かず、
前段のデータを伝搬せず、有効なデータを保持していな
いものとする。すなわち、C出力が1であるC素子に対
応している並列データバッファのみ有効なデータを保持
してお灯、C出力が0のC素子に対応する並列データバ
ッファはたとえデータを保持していても、それは無意味
なデータである。第7図の回路では、C素子のC出力は
次段のC素子のX入力となり、で出力は前段のC素子の
Y入力となるように接続されている。
素子に対応する並列データバッファのゲートが開き、前
段のデータを伝搬し、有効なデータを保持しているもの
とする。また逆に、C素子のC出力がOのとき、このC
素子に対応する並列データバッファのゲートは開かず、
前段のデータを伝搬せず、有効なデータを保持していな
いものとする。すなわち、C出力が1であるC素子に対
応している並列データバッファのみ有効なデータを保持
してお灯、C出力が0のC素子に対応する並列データバ
ッファはたとえデータを保持していても、それは無意味
なデータである。第7図の回路では、C素子のC出力は
次段のC素子のX入力となり、で出力は前段のC素子の
Y入力となるように接続されている。
今、初期状態において、全C素子301〜305のC出
力をOとし、で出力を1とする。このとき、左側の入力
端からC素子301のX入力に1を入力すると同時に並
列データバッファ311の入力端にデータを与えると、
最初のC素子301は2人力とも1となるので、C出力
が1に反転し、並列データバッファ311の入力端に与
えられたデータを伝搬する。同様に、2段目以降のC素
子も前段のC素子の出力1を受けてC出力を1に反転さ
せ、で出力をOに反転させると同時に、対応する段の並
列データバッファのゲートを開いて前段の保持している
データを伝搬する。次に、左側の入力端からC素子30
1のX入力にOを入力すると、各C素子301〜305
のY入力は0になっているので、左端から順にC素子の
C出力が0になり、で出力は1になる。
力をOとし、で出力を1とする。このとき、左側の入力
端からC素子301のX入力に1を入力すると同時に並
列データバッファ311の入力端にデータを与えると、
最初のC素子301は2人力とも1となるので、C出力
が1に反転し、並列データバッファ311の入力端に与
えられたデータを伝搬する。同様に、2段目以降のC素
子も前段のC素子の出力1を受けてC出力を1に反転さ
せ、で出力をOに反転させると同時に、対応する段の並
列データバッファのゲートを開いて前段の保持している
データを伝搬する。次に、左側の入力端からC素子30
1のX入力にOを入力すると、各C素子301〜305
のY入力は0になっているので、左端から順にC素子の
C出力が0になり、で出力は1になる。
上述のごとく、シフトレジスタ左端のC素子301のX
入力にパルス信号を与え、このパルス信号が1の間、左
端の並列データバッファ311にデータを入力すると、
シフトレジスタにデータがブツシュインされる。C素子
301のX入力に入力された信号1は、入力されたデー
タとともに第7図中の左から右に伝搬してい(。また、
C素子301のX入力に入力された信号レベルを1から
0に変化させると、信号レベルOが左から右に伝搬して
いく。しかし、右端のC素子305のX出力の初期値が
Oであれば、前段のC出力が1になったことによってX
入力が1に変化しても、C出力は0のままである。この
とき、前段のC素子304のY入力は1であるので、さ
らに前段のC素子303からC出力が伝搬されてきても
、C素子304の出力は1のままであり変化しない。従
って、C素子のC出力信号レベルの0が1を追い越した
り、1を消滅させたりすることはない。
入力にパルス信号を与え、このパルス信号が1の間、左
端の並列データバッファ311にデータを入力すると、
シフトレジスタにデータがブツシュインされる。C素子
301のX入力に入力された信号1は、入力されたデー
タとともに第7図中の左から右に伝搬してい(。また、
C素子301のX入力に入力された信号レベルを1から
0に変化させると、信号レベルOが左から右に伝搬して
いく。しかし、右端のC素子305のX出力の初期値が
Oであれば、前段のC出力が1になったことによってX
入力が1に変化しても、C出力は0のままである。この
とき、前段のC素子304のY入力は1であるので、さ
らに前段のC素子303からC出力が伝搬されてきても
、C素子304の出力は1のままであり変化しない。従
って、C素子のC出力信号レベルの0が1を追い越した
り、1を消滅させたりすることはない。
このように、右端のC素子305のY入力をOに保持し
たまま、左端からブツシュイン動作を行なうことにより
、右端のC素子305のC出力から左に向かって、0.
1.O,l、・・・となる。また、このとき右端のC素
子305のY入力を1に変化させると、右端のC素子3
05の2人力が1となるために、右端のC素子305の
C出力が1に変化し、右端から順番にC素子のC出力は
、1゜0.1,0,1.・・・となり、並列データバッ
ファ315の出力端子には、左端からブツシュインされ
た第1語口のデータが出力される。このようにして、右
端のC素子305のY入力にパルス信号を与えることに
より、左端の並列データバッファ311からブツシュイ
ンされたデータをポツプアウトすることができる。
たまま、左端からブツシュイン動作を行なうことにより
、右端のC素子305のC出力から左に向かって、0.
1.O,l、・・・となる。また、このとき右端のC素
子305のY入力を1に変化させると、右端のC素子3
05の2人力が1となるために、右端のC素子305の
C出力が1に変化し、右端から順番にC素子のC出力は
、1゜0.1,0,1.・・・となり、並列データバッ
ファ315の出力端子には、左端からブツシュインされ
た第1語口のデータが出力される。このようにして、右
端のC素子305のY入力にパルス信号を与えることに
より、左端の並列データバッファ311からブツシュイ
ンされたデータをポツプアウトすることができる。
なお、上記説明では簡単のためにブツシュイン動作と、
ポツプアウト動作とに分けて動作説明を行なったが、実
際にはブツシュイン動作とポンプアウト動作とを同時に
行なうことができるので、この非同期自走式のシフトレ
ジスタは非同期FIFOメそりと同様のデータバッファ
機能を有し、ブツシュインは左端のC素子301のX入
力、ポンプアウトは右端のC素子305のY入力にパル
ス信号を与えることによって可能となる。
ポツプアウト動作とに分けて動作説明を行なったが、実
際にはブツシュイン動作とポンプアウト動作とを同時に
行なうことができるので、この非同期自走式のシフトレ
ジスタは非同期FIFOメそりと同様のデータバッファ
機能を有し、ブツシュインは左端のC素子301のX入
力、ポンプアウトは右端のC素子305のY入力にパル
ス信号を与えることによって可能となる。
従来、上記のようなデータ伝送路の転送制御回路に主と
して用いられるC素子としては、例えば昭和42年11
月号の電子通信学会雑誌84〜91pに掲載された「非
同期遅延線によるエラスティック記憶装置」に書かれて
いる様に論理ゲートで構成されたものが一般的であった
。
して用いられるC素子としては、例えば昭和42年11
月号の電子通信学会雑誌84〜91pに掲載された「非
同期遅延線によるエラスティック記憶装置」に書かれて
いる様に論理ゲートで構成されたものが一般的であった
。
第8図は上記「非同期遅延線によるエラスティック記憶
装置」の図5の1段分と等価なC素子の構成を示し、図
において、501〜503は2人力ANDゲート、50
4は3人力ORゲート、505はインバータである。
装置」の図5の1段分と等価なC素子の構成を示し、図
において、501〜503は2人力ANDゲート、50
4は3人力ORゲート、505はインバータである。
次に動作について説明する。
入力X、Yが共に1のときANDゲート502出力が1
になりこれによりORゲート504出力が1となって出
力C2τにそれぞれ1,0が出力される。また人力X、
Yが共に0のときANDゲート501〜503出力がす
べてOとなりORゲート504出力がOとなって出力C
1τにそれぞれ0.1が出力される。更に入力X、Yに
それぞれ1,0が入力された場合、該信号X、Yが入力
される前の出力Cの状態をA(1あるいはO)とすると
上記1.0の入力によりANDゲート502出力、50
3出力はともに0、ANDゲート501出力のみAとな
りORゲート504出力もAとなってC2で出力はそれ
ぞれA、Aとなり、従。
になりこれによりORゲート504出力が1となって出
力C2τにそれぞれ1,0が出力される。また人力X、
Yが共に0のときANDゲート501〜503出力がす
べてOとなりORゲート504出力がOとなって出力C
1τにそれぞれ0.1が出力される。更に入力X、Yに
それぞれ1,0が入力された場合、該信号X、Yが入力
される前の出力Cの状態をA(1あるいはO)とすると
上記1.0の入力によりANDゲート502出力、50
3出力はともに0、ANDゲート501出力のみAとな
りORゲート504出力もAとなってC2で出力はそれ
ぞれA、Aとなり、従。
ってC,C出力はそれぞれ前の状態を保持することが分
かる。なお入力X、Yがそれぞれ0.1のときも上記1
.0の場合と同様に動作する。
かる。なお入力X、Yがそれぞれ0.1のときも上記1
.0の場合と同様に動作する。
従来のC素子は以上のように構成されており。
消費電力を低減するためにCMO3論理ゲートにより構
成した場合、ゲート段数が多く伝搬遅延が大きいという
問題点があった。
成した場合、ゲート段数が多く伝搬遅延が大きいという
問題点があった。
また上記のようなC素子を転送制御回路に用いたデータ
伝送路では、装置の回路規模が大きく、データ伝送速度
が遅いという問題があった。
伝送路では、装置の回路規模が大きく、データ伝送速度
が遅いという問題があった。
この発明は上記のような従来のものの問題点を解消する
ためになされたもので、CMOS化にょる低消費電力化
と同時に回路規模の縮小および伝搬遅延の減少が可能な
半導体装置およびデータ伝送路を得ることを目的として
いる。
ためになされたもので、CMOS化にょる低消費電力化
と同時に回路規模の縮小および伝搬遅延の減少が可能な
半導体装置およびデータ伝送路を得ることを目的として
いる。
本件出願の第1の発明に係る半導体装置は、第1、第2
電源の間に多入力の各々が入力される第1、第2導電型
のMOSトランジスタを直列接続し、第1導電型の最下
段のMOSトランジスタと第2導電型の最上段のMOS
トランジスタとの接続点である中間出力をCMOSイン
バータで反転して一致出力を得るようにしたものである
。
電源の間に多入力の各々が入力される第1、第2導電型
のMOSトランジスタを直列接続し、第1導電型の最下
段のMOSトランジスタと第2導電型の最上段のMOS
トランジスタとの接続点である中間出力をCMOSイン
バータで反転して一致出力を得るようにしたものである
。
また、本件出願の第2の発明に係るデータ伝送路は上記
のように構成された一致素子をその転送制御回路として
用いるようにしたものである。
のように構成された一致素子をその転送制御回路として
用いるようにしたものである。
この発明の第1の発明においては、直列接続体の多入力
がすべて一致したときのみ第1または第2導電型のMO
Sトランジスタのいずれか一方がすべて導通する直列接
続体を設け、その出力をCMOSインバータで反転する
ようにしたので、小さい回路規模の0MO3構成で一致
素子として機能するものが得られる。
がすべて一致したときのみ第1または第2導電型のMO
Sトランジスタのいずれか一方がすべて導通する直列接
続体を設け、その出力をCMOSインバータで反転する
ようにしたので、小さい回路規模の0MO3構成で一致
素子として機能するものが得られる。
またこの発明の第2の発明においては、上記のように構
成された一致素子を転送制御回路として用いるから、装
置全体の回路規模が小さく、また転送制御パルスの伝搬
遅延が小さいため、データが高速で伝送される。
成された一致素子を転送制御回路として用いるから、装
置全体の回路規模が小さく、また転送制御パルスの伝搬
遅延が小さいため、データが高速で伝送される。
以下、本発明の一実施例を図について説明する。
第1図は本件出願の第1の発明の一実施例による半導体
装置を示し、図において、400は電源(第1電源)V
ccとアース(第2電源)間に接続された直列接続体で
あり、これは各2個のPチャネル(第1導電型)MOS
)ランジスク401゜402およびNチャネル(第2導
電型)MOSトランジスタ403,404により構成さ
れている。
装置を示し、図において、400は電源(第1電源)V
ccとアース(第2電源)間に接続された直列接続体で
あり、これは各2個のPチャネル(第1導電型)MOS
)ランジスク401゜402およびNチャネル(第2導
電型)MOSトランジスタ403,404により構成さ
れている。
また414は上記MO3トランジスタ402,403の
接続点であるノードFからの中間出力でを□反転して一
致出力Cを得るCMOSインバータであり、該CMOS
インバータ414において、415はPチャネルMO3
トランジスタ、416はNチャネルMOSトランジスタ
である。
接続点であるノードFからの中間出力でを□反転して一
致出力Cを得るCMOSインバータであり、該CMOS
インバータ414において、415はPチャネルMO3
トランジスタ、416はNチャネルMOSトランジスタ
である。
次に動作について説明する。
今X、Y入力が共にOのときはトランジスタ401.4
02はオン、トランジスタ403,404はオフされて
ノードFは1となり、で出力は1゜C出力はOとなる。
02はオン、トランジスタ403,404はオフされて
ノードFは1となり、で出力は1゜C出力はOとなる。
またX、 Y入力が共に1のときはトランジスタ403
,404はオン、トランジスタ401,402はオフさ
れてノードFはOとなり、で出力はo、C出力は1とな
る。またX。
,404はオン、トランジスタ401,402はオフさ
れてノードFはOとなり、で出力はo、C出力は1とな
る。またX。
Y入力が0.1のときはトランジスタ401,403が
オン、トランジスタ402,404がオフされてノード
Fはフローティング状態となる。従ってこのときX、
Y入力が0,1になる前の状態を保持することができる
。またX、Y入力が1゜0のときはトランジスタ402
.404がオン、トランジスタ401,403がオフさ
れてX、 Y入力が0,1の場合と同様にノードFがフ
ローティング状態になり、前の状態を保持することがで
きる。
オン、トランジスタ402,404がオフされてノード
Fはフローティング状態となる。従ってこのときX、
Y入力が0,1になる前の状態を保持することができる
。またX、Y入力が1゜0のときはトランジスタ402
.404がオン、トランジスタ401,403がオフさ
れてX、 Y入力が0,1の場合と同様にノードFがフ
ローティング状態になり、前の状態を保持することがで
きる。
このように本実施例ではCMO3の特性を活かしてトラ
ンジスタ6石でC素子として機能するよう回路を構成し
たので、従来のようにC素子の論理をそのまま標準的な
CMOSゲートで構成した場合に比しゲート段数が非常
に小さく、伝搬遅延の小さいものを提供することができ
る。
ンジスタ6石でC素子として機能するよう回路を構成し
たので、従来のようにC素子の論理をそのまま標準的な
CMOSゲートで構成した場合に比しゲート段数が非常
に小さく、伝搬遅延の小さいものを提供することができ
る。
第2図は本件出願の第2の発明の一実施例によるデータ
伝送路を示し、図において、第1図と同一符号は同一の
ものを示す。420a〜420cはそれぞれ並列データ
バッファ(データ記憶手段)311を構成する1ピント
分のラッチであり、該ラッチ420a〜420cにおい
て、405〜407はnチャネルMO3)ランジスク、
408〜413はインバータである。
伝送路を示し、図において、第1図と同一符号は同一の
ものを示す。420a〜420cはそれぞれ並列データ
バッファ(データ記憶手段)311を構成する1ピント
分のラッチであり、該ラッチ420a〜420cにおい
て、405〜407はnチャネルMO3)ランジスク、
408〜413はインバータである。
次に作用効果について説明する。本実施例では第2図に
示すように、第1図のように構成されたC素子をデータ
伝送路の転送制御回路として用いるようにしたものであ
り、こうすることによりデータ伝送路の消費電力の低減
と回路規模の縮小とを同時に達成でき°1.しかも転送
制御パルスの伝搬遅延が小さいためにデータを高速に非
同期伝送することができる。
示すように、第1図のように構成されたC素子をデータ
伝送路の転送制御回路として用いるようにしたものであ
り、こうすることによりデータ伝送路の消費電力の低減
と回路規模の縮小とを同時に達成でき°1.しかも転送
制御パルスの伝搬遅延が小さいためにデータを高速に非
同期伝送することができる。
ムお第1図の実施例では2人力のC素子について示した
が、第3図の417,418のように直列接続体400
を構成するP、NチャネルMOSトランジスタを同数ず
つ増やすことにより3人力以上のC素子も容易に構成で
き、上記実施例と同様の効果を奏する。このような多入
力のC素子は例えば第4図に示すように応用することが
できる。
が、第3図の417,418のように直列接続体400
を構成するP、NチャネルMOSトランジスタを同数ず
つ増やすことにより3人力以上のC素子も容易に構成で
き、上記実施例と同様の効果を奏する。このような多入
力のC素子は例えば第4図に示すように応用することが
できる。
第4図は2つのデータ伝送路の合流部を示し、図中の上
方のデータ伝送路と下方のデータ伝送路にデータが到着
し、合流後の2段目の並列データバッファ336が空き
の時、C素子325の3人力x、y、zがすべて1とな
って線路上にあった各4ピントのデータがマージされて
8ビツトのデータとなるものである。なお図中331〜
334−は4ビット並列データバッファ、335,33
6は8ビット並列データバッファ、32丁〜324゜3
26は2人力C素子である。
方のデータ伝送路と下方のデータ伝送路にデータが到着
し、合流後の2段目の並列データバッファ336が空き
の時、C素子325の3人力x、y、zがすべて1とな
って線路上にあった各4ピントのデータがマージされて
8ビツトのデータとなるものである。なお図中331〜
334−は4ビット並列データバッファ、335,33
6は8ビット並列データバッファ、32丁〜324゜3
26は2人力C素子である。
また第2図の実施例では各ラッチを2つのインバークと
1つのMOSトランジスタを用いて構成したが、このM
OSトランジスタの代わりに両チャネルトランスファゲ
ートを用いてもよく、上記実施例と同様の効果を奏する
。
1つのMOSトランジスタを用いて構成したが、このM
OSトランジスタの代わりに両チャネルトランスファゲ
ートを用いてもよく、上記実施例と同様の効果を奏する
。
また第2図の実施例では並列データバッファを構成する
ラッチがストレイキャパシタC8だけでデータを保持す
るダイナミックラッチの場合を示したが、第5図に示す
ようなエツジトリガタイプのラッチ430、あるいは第
6図に示すようなトランスペアレントラッチ440を用
いるようにしてもよく、上記実施例と同様の効果を奏す
る。なお、第5図中、425〜429はインバータ、4
21〜424はnチャネルMO3トランジスタであり、
該MO3トランジスタの代わりに両チャネルトランスフ
ァゲートを用いてもよい。また第6図中445,446
はインバータ、435,436は両チャネルトランスフ
ァゲートであり、431.433及び432.434は
両チャネルトランスファゲート435及び436を構成
するPおよびNチャネルMO3トランジスタである。
ラッチがストレイキャパシタC8だけでデータを保持す
るダイナミックラッチの場合を示したが、第5図に示す
ようなエツジトリガタイプのラッチ430、あるいは第
6図に示すようなトランスペアレントラッチ440を用
いるようにしてもよく、上記実施例と同様の効果を奏す
る。なお、第5図中、425〜429はインバータ、4
21〜424はnチャネルMO3トランジスタであり、
該MO3トランジスタの代わりに両チャネルトランスフ
ァゲートを用いてもよい。また第6図中445,446
はインバータ、435,436は両チャネルトランスフ
ァゲートであり、431.433及び432.434は
両チャネルトランスファゲート435及び436を構成
するPおよびNチャネルMO3トランジスタである。
以上のように、本発明の第1の発明に係る半導体装置に
よれば、第1および第2電源間に多入力が入力される第
1および第2導電型のMOSトランジスタを直列接続し
第1導電型の最下段のMOSトランジスタと第2導電型
の最上段のMOSトランジスタの接続点電位をCMOS
インバータで反転して一致出力を得るようにしたので、
CMO8化による低消費電力化と同時に回路規模の縮小
。
よれば、第1および第2電源間に多入力が入力される第
1および第2導電型のMOSトランジスタを直列接続し
第1導電型の最下段のMOSトランジスタと第2導電型
の最上段のMOSトランジスタの接続点電位をCMOS
インバータで反転して一致出力を得るようにしたので、
CMO8化による低消費電力化と同時に回路規模の縮小
。
伝搬遅延時間の縮小が可能となる効果がある。
また、この発明の第2の発明に係るデータ伝送路によれ
ば、上記のように構成された一致素子を転送制御回路と
して用いるようにしたので、装置全体の消費電力及び回
路規模が小さく、また転送制御パルスの伝搬遅延時間が
小さいためにデータを高速で転送することが可能となる
効果がある。
ば、上記のように構成された一致素子を転送制御回路と
して用いるようにしたので、装置全体の消費電力及び回
路規模が小さく、また転送制御パルスの伝搬遅延時間が
小さいためにデータを高速で転送することが可能となる
効果がある。
第1図は本件出願の第1の発明の一実施例による半導体
装置の回路図、第2図は本件出願の第2の発明の一実施
例によるデータ伝送路の回路図、第3図は第1図の他の
実施例を永す回路図、第4図は第3図の回路の応用例を
示す図、第5図および第6図は第2図の並列データバッ
ファのラッチの他の例を示す図、第7図はデータ伝送路
を示す図、第8図は従来のC素子の回路図である。 図において、400は直列接続体、401,402.4
17はPチャネルMO3トランジスタ、403.404
,418はNチャネルMO3トランジスタ、414はC
MOSインバータ、415はPチャネルMO3トランジ
スタ、416はNチャネルMOSトランジスタ、311
〜315は並列データバッファ(データ記憶手段)、3
01〜305はC素子、420,430,440はラッ
チ、405〜407.421〜424,432゜434
はチャネルMO3トランジスタ、431゜433はPチ
ャネルMO3トランジスタ、408〜413.425〜
429.445,446はCMOSインバータ、Fはノ
ード(中間出力)である。
装置の回路図、第2図は本件出願の第2の発明の一実施
例によるデータ伝送路の回路図、第3図は第1図の他の
実施例を永す回路図、第4図は第3図の回路の応用例を
示す図、第5図および第6図は第2図の並列データバッ
ファのラッチの他の例を示す図、第7図はデータ伝送路
を示す図、第8図は従来のC素子の回路図である。 図において、400は直列接続体、401,402.4
17はPチャネルMO3トランジスタ、403.404
,418はNチャネルMO3トランジスタ、414はC
MOSインバータ、415はPチャネルMO3トランジ
スタ、416はNチャネルMOSトランジスタ、311
〜315は並列データバッファ(データ記憶手段)、3
01〜305はC素子、420,430,440はラッ
チ、405〜407.421〜424,432゜434
はチャネルMO3トランジスタ、431゜433はPチ
ャネルMO3トランジスタ、408〜413.425〜
429.445,446はCMOSインバータ、Fはノ
ード(中間出力)である。
Claims (2)
- (1)多入力が入力され該多入力が一致したときその入
力レベルを出力する半導体装置において、第1電源と第
2電源との間に接続されその各々に上記多入力の各々が
入力されるそれぞれ上記多入力数分の第1、第2導電型
のMOSトランジスタの直列接続体と、該第1導電型の
最下段のMOSトランジスタと第2導電型の最上段のM
OSトランジスタとの接続点である中間出力を反転し一
致出力を出力するCMOSインバータとを備えたことを
特徴とする半導体装置。 - (2)複数のデータ記憶手段及び隣接段の転送制御回路
からの制御信号に応じて自段のデータ記憶手段を制御す
る各段の転送制御回路からなるシフトレジスタからなる
データ伝送路において、上記転送制御回路として、第1
電源と第2電源との間に接続されその各々に上記多入力
の各々が入力されるそれぞれ上記多入力数分の第1、第
2導電型のMOSトランジスタの直列接続体と、該第1
導電型の最下段のMOSトランジスタと第2導電型の最
上段のMOSトランジスタとの接続点である中間出力を
反転し一致出力を出力するCMOSインバータとからな
る一致素子を用いたことを特徴とするデータ伝送路。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13660385A JPS61294931A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
US06/875,551 US4785204A (en) | 1985-06-21 | 1986-06-18 | Coincidence element and a data transmission path |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13660385A JPS61294931A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61294931A true JPS61294931A (ja) | 1986-12-25 |
Family
ID=15179157
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13660385A Pending JPS61294931A (ja) | 1985-06-21 | 1985-06-21 | 半導体装置およびデ−タ伝送路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61294931A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100386929B1 (ko) * | 1995-07-27 | 2003-08-25 | 텔레폰아크티에볼라게트 엘엠 에릭슨 | 일반적인송신기장치 |
JP2004354580A (ja) * | 2003-05-28 | 2004-12-16 | Seiko Epson Corp | マトリクス装置、表示装置、検出装置および電子機器 |
JP2009239405A (ja) * | 2008-03-26 | 2009-10-15 | Fujitsu Microelectronics Ltd | ラッチ回路及び電子機器 |
JP2012256056A (ja) * | 2005-05-20 | 2012-12-27 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS596628A (ja) * | 1982-07-05 | 1984-01-13 | Oki Electric Ind Co Ltd | トライステ−ト論理回路 |
-
1985
- 1985-06-21 JP JP13660385A patent/JPS61294931A/ja active Pending
Patent Citations (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS596628A (ja) * | 1982-07-05 | 1984-01-13 | Oki Electric Ind Co Ltd | トライステ−ト論理回路 |
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