JPS61294569A - インタフエ−ス制御方式 - Google Patents
インタフエ−ス制御方式Info
- Publication number
- JPS61294569A JPS61294569A JP13737485A JP13737485A JPS61294569A JP S61294569 A JPS61294569 A JP S61294569A JP 13737485 A JP13737485 A JP 13737485A JP 13737485 A JP13737485 A JP 13737485A JP S61294569 A JPS61294569 A JP S61294569A
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- JP
- Japan
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- input
- output
- signal
- control
- circuit
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は情報処理装置を構成している装置間のインタフ
ェース制御方式に関する。
ェース制御方式に関する。
近来情報処理装置の信頼性向上がさけばれている中で種
々の改善策がなされてきた。
々の改善策がなされてきた。
情報処理装置を構成している各装置を使用する時には自
動的に電源を投入する。ま次使用しない時には自動的に
電源を切断するなども装置の信頼性向上対策の１つであ
る。
動的に電源を投入する。ま次使用しない時には自動的に
電源を切断するなども装置の信頼性向上対策の１つであ
る。
しかしながら上記の如く各装置の′１源を投入したり、
又は切断したジした場合、投入又は切断された相手装置
から不確定な信号がインタフェース上に送出されてくる
ため、自装置内でこれを保妓しなければならないという
ことが必要となってくる０ 従来これらの問題に対しては各装置内に専用の制御回路
を設けて実施していたため回路が複雑であるという問題
点がある。
又は切断したジした場合、投入又は切断された相手装置
から不確定な信号がインタフェース上に送出されてくる
ため、自装置内でこれを保妓しなければならないという
ことが必要となってくる０ 従来これらの問題に対しては各装置内に専用の制御回路
を設けて実施していたため回路が複雑であるという問題
点がある。
また、複数の相手装置に接続されている場合、自装置内
で各々の相手装置に対して制御回路を設けていなかった
ため、指定の相手装置に対してのみ保禮するということ
ができないという問題点もあった。
で各々の相手装置に対して制御回路を設けていなかった
ため、指定の相手装置に対してのみ保禮するということ
ができないという問題点もあった。
本発明の方式は中央処理装置からの指令を受信する指令
受信手段と、前記受信手段により受信され九指令を解読
実行する処理手段と、前記処理手段の実行に応じて１つ
以上の相手装置からのインタフェース信号を自装置内に
取り込むか否かを制御する制御手段とを含んで構成され
ている。
受信手段と、前記受信手段により受信され九指令を解読
実行する処理手段と、前記処理手段の実行に応じて１つ
以上の相手装置からのインタフェース信号を自装置内に
取り込むか否かを制御する制御手段とを含んで構成され
ている。
次に本発明について図面を参照して説明する。
第１図は本発明を使用した情報処理装置の概略を示すブ
ロック図である。第１図において１は中央処理装置、２
はメモリ装置、３と６とは入出力制御装置を示す。入出
力装置４，５．７は入出力制御装置３お工び６に接続さ
れている。また中央処理装置１．メモリ装置２．入出力
制御装置３゜６は共通バス８に接続されている。
ロック図である。第１図において１は中央処理装置、２
はメモリ装置、３と６とは入出力制御装置を示す。入出
力装置４，５．７は入出力制御装置３お工び６に接続さ
れている。また中央処理装置１．メモリ装置２．入出力
制御装置３゜６は共通バス８に接続されている。
入出力制御装置１３．６は中央処理装置ｌからの指令に
工す各々の動作を開始する。
工す各々の動作を開始する。
第２図は第１図の入出力制御装置７の詳細なブロック図
である。ＲＯＭ（、ｄ出し専用メモリ）２４には入出力
装置７を制御するためのマイクロ命令が格納されている
。几ＯＭ２４はマイクロプログラム制御回路２５により
順次アクセスされ、その内容は１つのマイクロ命令とし
てマイクロプログラム制御回路２５により解読され、実
行される。
である。ＲＯＭ（、ｄ出し専用メモリ）２４には入出力
装置７を制御するためのマイクロ命令が格納されている
。几ＯＭ２４はマイクロプログラム制御回路２５により
順次アクセスされ、その内容は１つのマイクロ命令とし
てマイクロプログラム制御回路２５により解読され、実
行される。
演算回路２３はバスレジスタ２１．メモリ２６あるいは
入出力制御部２７からのデータに対して演算を実行し、
その結果をパスレジスタ２１．メモリ２６あるいは入出
力制＃ｓ２７に格納する。
入出力制御部２７からのデータに対して演算を実行し、
その結果をパスレジスタ２１．メモリ２６あるいは入出
力制＃ｓ２７に格納する。
中央処理装置ｌｌからの命令を受信するとバス起動応答
回路２２がこの命令を検出して１３１によりバス上のデ
ータをパスレジスタ２１に格納する。
回路２２がこの命令を検出して１３１によりバス上のデ
ータをパスレジスタ２１に格納する。
マイクロプログラム制御回路２５がこれを検出するとパ
スレジスタ２１に格納された内容を演算回路２３を通し
てメモリ２６に一時格納する。
スレジスタ２１に格納された内容を演算回路２３を通し
てメモリ２６に一時格納する。
いまこの命令が入出力装置７からの信号を入出力制御部
２７に取り込むのを禁止する命令であると解釈すると、
マイクロプログラム制御回路２５は入出力制御部２７に
対し入出力装置７からのインタフェース信号の取り込み
を禁止する制御信号を送出する。このため入出力装置７
からのインタフェース信号が不確定に変化しても入出力
制御部２７で入力するのを禁止しているため入出力制御
部２７は何ら影響を受けないことになる。
２７に取り込むのを禁止する命令であると解釈すると、
マイクロプログラム制御回路２５は入出力制御部２７に
対し入出力装置７からのインタフェース信号の取り込み
を禁止する制御信号を送出する。このため入出力装置７
からのインタフェース信号が不確定に変化しても入出力
制御部２７で入力するのを禁止しているため入出力制御
部２７は何ら影響を受けないことになる。
５Ｉ！３図はｊｇ２図の入出力制御部２７０人出力装置
７とのインタフェース部の一部を示すブロック図である
。入出力装置７からの信号はドライバ回路３３を通って
Ｍ号ケーブル４３を介しレシーバ回路３２０入力端子に
接続される。一方レシーバ回路３２のもう一方の入力端
子は制御フリップ７０ツブ３１の出力端子が接続されて
いる。
７とのインタフェース部の一部を示すブロック図である
。入出力装置７からの信号はドライバ回路３３を通って
Ｍ号ケーブル４３を介しレシーバ回路３２０入力端子に
接続される。一方レシーバ回路３２のもう一方の入力端
子は制御フリップ７０ツブ３１の出力端子が接続されて
いる。
制御フリップ７０ツブ３１はマイクロプログラム制御回
路２５から供給される制御データ４１と制御クロツク４
２とにより制御される。制御フリップ７０ツブ３１の制
御状態が論理“１“の時レシーバ回路３２の入力信号は
出力信号に伝達され、論理“Ｏ“の時は伝達されないよ
うにレシーバ回路３２は制御フリップ７０クプ３１によ
り制御される。
路２５から供給される制御データ４１と制御クロツク４
２とにより制御される。制御フリップ７０ツブ３１の制
御状態が論理“１“の時レシーバ回路３２の入力信号は
出力信号に伝達され、論理“Ｏ“の時は伝達されないよ
うにレシーバ回路３２は制御フリップ７０クプ３１によ
り制御される。
前述の如く中央処理装置１で実行された命令が入出力装
置７からの信号を入出力制御部２７に取り込むのを禁止
する命令であると解釈すると、マイクロプログラム制御
回路２５は入出力制御部２７にある制御フリップフロッ
プ３１をリセットする。
置７からの信号を入出力制御部２７に取り込むのを禁止
する命令であると解釈すると、マイクロプログラム制御
回路２５は入出力制御部２７にある制御フリップフロッ
プ３１をリセットする。
するとレシーバ回路３２の入力信号は禁止され、入出力
装置７からのインタフェース信号が不確定になっても入
出力制御部内に伝達されなくなる。
装置７からのインタフェース信号が不確定になっても入
出力制御部内に伝達されなくなる。
このため入出力制御部２７は入出力装置７からの信号の
変化に対し全く誤動作することがない。
変化に対し全く誤動作することがない。
もし再び入出力装置７からの信号を入出力制御部２７内
に伝達したい時には再び中央処理装置ｌｌから入力信号
を取り込むのを許可する命令を実行すればよい。その結
果上述に説明したと同様の動作を実行し制御フリップ７
０ツブ３１がセットされて入出力装置７からの信号が受
信できるようになる。
に伝達したい時には再び中央処理装置ｌｌから入力信号
を取り込むのを許可する命令を実行すればよい。その結
果上述に説明したと同様の動作を実行し制御フリップ７
０ツブ３１がセットされて入出力装置７からの信号が受
信できるようになる。
以上の説明は入出力制御装置に１つの入出力装置が接続
された場合を説明したが２台以上の場合でも各入出力装
置からの信号を制御する制御７リツプ７０クプを各入出
力装置毎に持ち、中央処理装置１からの命令により各々
の制御フリップ７０ツグが制御できるようにすれば工い
。
された場合を説明したが２台以上の場合でも各入出力装
置からの信号を制御する制御７リツプ７０クプを各入出
力装置毎に持ち、中央処理装置１からの命令により各々
の制御フリップ７０ツグが制御できるようにすれば工い
。
以上説明したように本発明は相手装置のインタフェース
上に不確定信号が送出される時にはあらかじめ中央処理
装置からの指令にＪ：す自装置内への入力を禁止し、安
定した信号が送出され始めた時に自装置内への入力を許
可するようにすることにより相手装置の電源役人、切断
に対し自装置内の動作を保護できるという効果がある。
上に不確定信号が送出される時にはあらかじめ中央処理
装置からの指令にＪ：す自装置内への入力を禁止し、安
定した信号が送出され始めた時に自装置内への入力を許
可するようにすることにより相手装置の電源役人、切断
に対し自装置内の動作を保護できるという効果がある。
第１図は本発明の一実施例を示すブロック図、第２図は
第１図の入出力制御装置の詳細ブロック図および第３図
は第２図の入出力制御部と入出力装置との部分ブロック
図である。 １・・・・・・中央処理装置、２・・・・・・メモリ装
置、３゜６・・・・・・入出力制御装置、４，５．７・
・・・・・入出力装ｆｌ、２１・・・・・・パスレジス
タ、２２・・・・・・ハス起動応答回路、２３・・・・
・・演算回路、２４・・・・・・ｉｔ ＯＭ、２５・・
・・・・マイクロプログラム制御回路、２６・・・・・
・メモリ、２７・・・・・・入出力制御部、３１・・・
・・・制御７リツプ７０ツブ、３２・・・・・・レシー
バＤＯ路、３３・・・・・・ドライバ回路。 第 ２ 図 捲３ 図
第１図の入出力制御装置の詳細ブロック図および第３図
は第２図の入出力制御部と入出力装置との部分ブロック
図である。 １・・・・・・中央処理装置、２・・・・・・メモリ装
置、３゜６・・・・・・入出力制御装置、４，５．７・
・・・・・入出力装ｆｌ、２１・・・・・・パスレジス
タ、２２・・・・・・ハス起動応答回路、２３・・・・
・・演算回路、２４・・・・・・ｉｔ ＯＭ、２５・・
・・・・マイクロプログラム制御回路、２６・・・・・
・メモリ、２７・・・・・・入出力制御部、３１・・・
・・・制御７リツプ７０ツブ、３２・・・・・・レシー
バＤＯ路、３３・・・・・・ドライバ回路。 第 ２ 図 捲３ 図
Claims (1)
- 【特許請求の範囲】 中央処理装置からの指令を受信する指令受信手段と、 前記受信手段により受信された指令を解読実行する処理
手段と、 前記処理手段の実行に応じて１つ以上の相手装置からの
インタフェース信号を自装置内に取込むか否かを制御す
る制御手段とを含み、 中央処理装置からあらかじめ定められた指令内容により
１つ以上の相手装置からのインタフェース信号を自装置
内に取り込むことを許可したり又は禁止したりすること
を特徴とするインタフェース制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13737485A JPS61294569A (ja) | 1985-06-24 | 1985-06-24 | インタフエ−ス制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP13737485A JPS61294569A (ja) | 1985-06-24 | 1985-06-24 | インタフエ−ス制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61294569A true JPS61294569A (ja) | 1986-12-25 |
Family
ID=15197189
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP13737485A Pending JPS61294569A (ja) | 1985-06-24 | 1985-06-24 | インタフエ−ス制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61294569A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328345A (en) * | 1976-08-30 | 1978-03-16 | Nec Corp | Extending device for input/output port |
| JPS53119641A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Control system for multiplexer channel |
| JPS58197535A (ja) * | 1982-05-13 | 1983-11-17 | Mitsubishi Electric Corp | デ−タ転送回路 |
-
1985
- 1985-06-24 JP JP13737485A patent/JPS61294569A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5328345A (en) * | 1976-08-30 | 1978-03-16 | Nec Corp | Extending device for input/output port |
| JPS53119641A (en) * | 1977-03-29 | 1978-10-19 | Fujitsu Ltd | Control system for multiplexer channel |
| JPS58197535A (ja) * | 1982-05-13 | 1983-11-17 | Mitsubishi Electric Corp | デ−タ転送回路 |
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