JPS61288463A - 半導体マスクリ−ドオンリメモリ - Google Patents
半導体マスクリ−ドオンリメモリInfo
- Publication number
- JPS61288463A JPS61288463A JP60129813A JP12981385A JPS61288463A JP S61288463 A JPS61288463 A JP S61288463A JP 60129813 A JP60129813 A JP 60129813A JP 12981385 A JP12981385 A JP 12981385A JP S61288463 A JPS61288463 A JP S61288463A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- semiconductor
- threshold voltage
- mis transistor
- normally
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
Landscapes
- Read Only Memory (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は1半導体マスクリードオンリメモリに関する。
半導体マスクROM(リードオンリメモリ)のプログラ
ム方式として、例えば電子通信学会誌Mo1.67、N
o、 11の1169〜1177頁に述べられているよ
うに、メモリセルトランジスタのスレッシ冒ルド電圧を
チャネルイオン注入によって制御し、これによって、固
定データをプログラムするイオン注入プログラミング方
式がメモリセルの小型化による高集積化に有益であるこ
とが知られている。
ム方式として、例えば電子通信学会誌Mo1.67、N
o、 11の1169〜1177頁に述べられているよ
うに、メモリセルトランジスタのスレッシ冒ルド電圧を
チャネルイオン注入によって制御し、これによって、固
定データをプログラムするイオン注入プログラミング方
式がメモリセルの小型化による高集積化に有益であるこ
とが知られている。
しかしこの従来方式は、スレッシ冒ルド電圧がばらつく
という問題がある。これは、超微細金属・絶縁物・半導
体構造デバイスによる高集。
という問題がある。これは、超微細金属・絶縁物・半導
体構造デバイスによる高集。
種半導体マスクROMを実現する上で、実効チャネル長
Lsff =0.1μm1実効チヤネル幅Weff =
0.1μmのデバイスでは、基板濃度が3 X 10”
/am の高濃度不純物レベルでも、空乏層に存在する
不純物の数は約100個となり、不純物の存在数に統計
的なゆらぎがある為である。
Lsff =0.1μm1実効チヤネル幅Weff =
0.1μmのデバイスでは、基板濃度が3 X 10”
/am の高濃度不純物レベルでも、空乏層に存在する
不純物の数は約100個となり、不純物の存在数に統計
的なゆらぎがある為である。
本発明の目的は、上記従来技術の問題点をなくシ、固定
データをプログジムする場合にスレッショルド電圧のば
らつきがない、高信頼度を具備する半導体マスクROM
を提供することにある。
データをプログジムする場合にスレッショルド電圧のば
らつきがない、高信頼度を具備する半導体マスクROM
を提供することにある。
本発明の半導体マスクROMでは、メモリセルトランジ
スタのゲート電極を、仕事関数の異なる兵糧のゲート電
極材料のうち、任意の材料で形成し、異種のゲート電極
材料と半導体基板の組合せを変えることにより、当該メ
モリセルトランジスタのスレッショルド電圧を制御し【
固定データのプログラムを行なう0 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明する。
スタのゲート電極を、仕事関数の異なる兵糧のゲート電
極材料のうち、任意の材料で形成し、異種のゲート電極
材料と半導体基板の組合せを変えることにより、当該メ
モリセルトランジスタのスレッショルド電圧を制御し【
固定データのプログラムを行なう0 〔発明の実施例〕 以下、本発明の一実施例を図面を参照して説明する。
図は本発明の一実施例を示す半導体マスクROMの回路
図であ°る。
図であ°る。
ROMは、Xアドレス情報1をデコードしてXアドレス
選択線5a〜5dに出力するXアドレスデコーダ2と、
Yアドレス情報3をデコードしてYアドレス選択線6a
〜6Cに出力スルエアドレスデコーダ4と、メモリマト
リクス10を構成するメモリセルトランジスタ9a〜9
tと、Yアドレスデコーダ4の出力によってビット線を
選択するビット線選択用トランジスタ7a〜7cと、ビ
ット線8a〜8C上の信号をデータ線13に伝えるビッ
ト線センス用トランジスタlla〜llcと、データ線
13上の信号をデータ出力15に出力するセンスアンプ
14と、VDD電源端子12等から成っている0この回
路における固定データのプログラムは、メモリマトリク
ス10上に、ノーマリオンタイプあるいはノーマリオフ
タイプのいずれかの金属・絶縁物・半導体構造トランジ
スタ(以下、MIS)ランジスタと略す。)を任意にメ
モリセルとして形成することによって行う、MISトラ
ンジスタをノーマリオンタイプとするかノーマリオフタ
イプとするかは、それぞれスレッショルド電圧VTをV
T (OとするかVT ) 0とするかによって決まる
0 金属・絶縁物・半導体構造において、金属と半導体の仕
事関数が一致して(する理想MISトランジスタのスレ
ッショルド電圧なVTIとすると、vTIに与える諸効
果を考慮した場合のMISトランジスタのスレッショル
ド電圧■T kt次式(1)によって表わされる0 VTI :理想MIS構造トランジスタのスレッショル
ド電圧0 φD :ゲート電極材料と半導体の仕事関数差。
選択線5a〜5dに出力するXアドレスデコーダ2と、
Yアドレス情報3をデコードしてYアドレス選択線6a
〜6Cに出力スルエアドレスデコーダ4と、メモリマト
リクス10を構成するメモリセルトランジスタ9a〜9
tと、Yアドレスデコーダ4の出力によってビット線を
選択するビット線選択用トランジスタ7a〜7cと、ビ
ット線8a〜8C上の信号をデータ線13に伝えるビッ
ト線センス用トランジスタlla〜llcと、データ線
13上の信号をデータ出力15に出力するセンスアンプ
14と、VDD電源端子12等から成っている0この回
路における固定データのプログラムは、メモリマトリク
ス10上に、ノーマリオンタイプあるいはノーマリオフ
タイプのいずれかの金属・絶縁物・半導体構造トランジ
スタ(以下、MIS)ランジスタと略す。)を任意にメ
モリセルとして形成することによって行う、MISトラ
ンジスタをノーマリオンタイプとするかノーマリオフタ
イプとするかは、それぞれスレッショルド電圧VTをV
T (OとするかVT ) 0とするかによって決まる
0 金属・絶縁物・半導体構造において、金属と半導体の仕
事関数が一致して(する理想MISトランジスタのスレ
ッショルド電圧なVTIとすると、vTIに与える諸効
果を考慮した場合のMISトランジスタのスレッショル
ド電圧■T kt次式(1)によって表わされる0 VTI :理想MIS構造トランジスタのスレッショル
ド電圧0 φD :ゲート電極材料と半導体の仕事関数差。
Qss :絶縁体と半導体の境界の固定表面電荷密度0
Cox :絶縁膜の単位面積当りの容量。
式(1)ヨリ、M I S )ランジスタのスレッショ
ルド電圧VTを制御するには、ゲート電極材料と半導体
の仕事関数差φp1 絶縁体と半導体の境界の固定表面
電荷密度Qss 、絶縁膜の単位面積当りの容jlkc
oxを制御すればよいことがわかる0そこで為本発明で
は、ゲート電極材料と半導体の仕事関数差φDに着目し
、仕事関数の異なる異種のゲート電極材料のうち任意の
材料でゲート電極を形成するMISト?ンジスタをメモ
リマトリクス10に任意に形成することにより、メモリ
マトリクス10の任意の個所にノーマリオンタイプある
いはノーマリオフタイプのいずれかのMIS)ランジス
タを形成し任意の固定データをプログラムする。
ルド電圧VTを制御するには、ゲート電極材料と半導体
の仕事関数差φp1 絶縁体と半導体の境界の固定表面
電荷密度Qss 、絶縁膜の単位面積当りの容jlkc
oxを制御すればよいことがわかる0そこで為本発明で
は、ゲート電極材料と半導体の仕事関数差φDに着目し
、仕事関数の異なる異種のゲート電極材料のうち任意の
材料でゲート電極を形成するMISト?ンジスタをメモ
リマトリクス10に任意に形成することにより、メモリ
マトリクス10の任意の個所にノーマリオンタイプある
いはノーマリオフタイプのいずれかのMIS)ランジス
タを形成し任意の固定データをプログラムする。
図において、メモリマトリクス10上のメモリセルトラ
ンジスタ9a、9c〜9tがノーマリオフタイプで形成
され、また、メモリセルトランジスタ9bがノーマリオ
ンタイプで形成されているとして、以下、回路の動作を
説明する。
ンジスタ9a、9c〜9tがノーマリオフタイプで形成
され、また、メモリセルトランジスタ9bがノーマリオ
ンタイプで形成されているとして、以下、回路の動作を
説明する。
Xアドレスデコーダ2は、Xアドレス情報10入力によ
り、Xアドレス選択線5a〜5dが、選択時に「0」レ
ベル、非選択時に「1」レベにとな?)、Xアドレスデ
コーダ4は、Xアドレス情報3の入力により、Yアドレ
ス選択線6a〜6゜が、選択時に「1」レベル、非選択
時にrOJレベルとなるように構成されている0ここで
、Xアドレス情報1およびXアドレス情報3が、それぞ
れXアドレスデコーダ2およびXアドレスデコーダ4に
入力されたときに、メモリセルトランジスタ9bが選択
される場合を考える。この場合、Xアドレス選択線5b
は選択され「0」レベルとなり、その他のXアドレス選
択線5aおよび5c〜5dは非選択となり「1」レベル
となる。また、Xアドレス選択線6aは選択され「1」
レベルになり、その他のYアドレス選択線6bおよび6
cは「0」レベルとなる。このとき、ビット線選択用ト
ランジスタ7aは、Xアドレス選択線6aが「1」レベ
ルとなるため、オン状態となり、ビット線8aが選択さ
れる。また、メモリセルトランジスタ9aおよび9c〜
9d、は、Xアドレス選択線が「1」レベルとなりオン
状態となっている。一方、メモリセルトランジスタ9b
はノーマリオンタイプであるため、Xアドレス選択線の
レベルに関係な(オン状態にある。したがって、この状
態では、メモリセルトランジスタ9a〜9dはすべてオ
ン状態にあり、ビット線8aはrOJレベルとなる0そ
して、ピッ) 線8 aのレベルはビット線センス用ト
ランジスタllaによって反転し、データ線13に「1
」レベルとして伝えられ、センスアンプ14によってデ
ータ出力15として「1」レベルが出力される0同様に
して、メモリセルトランジスタ9aが選択される場合は
、Xアドレス選択線5aがrOJレベルとなり、ノーマ
リオフタイプであるメモリセルトランジスタ9aはカッ
トオフとなる。また、このとき、Xアドレス選択線5b
〜5dは「1」レベルとなり、メモリセルトランジスタ
9b〜9dはすべてオン状態となるoしたがって、ビッ
ト線8aは、メモリセルトランジスタ9aがカットオフ
であるため、「1」レベルとなり、ビット線センス用ト
ランジスタllaおよびセンスアンプ14を介して、デ
ータ出力15に「0」しゝルが出力される。以上により
、メモリマトリクス10にプログラムされた固定データ
の読出しが可能であることがわかる。したがって・メモ
リセルトランジスタ9a〜9tがノーマリオンタイプで
あるかノーマリオフタイプであるかによって、それぞれ
rOJ、「1」の任意の固定データのプログラムが可能
となる。メモリマトリクス10上でノーマリオンタイプ
とノーマリオフタイプの2種類のメモリセルトランジス
タを実現するのに、前記したように、ゲート電極材料と
半導体の仕事関数差を異種のゲート電極材料と半導体の
組合せで変化させて、この仕事関数差により、スレッシ
ョルド電圧V丁を制御することによって行うため、メモ
リセルトランジスタのチャネル部へのイオン注入を必要
とせずに半導体マスクROMへの固定データのプログラ
ムが可能となり、スレッショルド電圧のばらつきが少な
いという効果がある。
り、Xアドレス選択線5a〜5dが、選択時に「0」レ
ベル、非選択時に「1」レベにとな?)、Xアドレスデ
コーダ4は、Xアドレス情報3の入力により、Yアドレ
ス選択線6a〜6゜が、選択時に「1」レベル、非選択
時にrOJレベルとなるように構成されている0ここで
、Xアドレス情報1およびXアドレス情報3が、それぞ
れXアドレスデコーダ2およびXアドレスデコーダ4に
入力されたときに、メモリセルトランジスタ9bが選択
される場合を考える。この場合、Xアドレス選択線5b
は選択され「0」レベルとなり、その他のXアドレス選
択線5aおよび5c〜5dは非選択となり「1」レベル
となる。また、Xアドレス選択線6aは選択され「1」
レベルになり、その他のYアドレス選択線6bおよび6
cは「0」レベルとなる。このとき、ビット線選択用ト
ランジスタ7aは、Xアドレス選択線6aが「1」レベ
ルとなるため、オン状態となり、ビット線8aが選択さ
れる。また、メモリセルトランジスタ9aおよび9c〜
9d、は、Xアドレス選択線が「1」レベルとなりオン
状態となっている。一方、メモリセルトランジスタ9b
はノーマリオンタイプであるため、Xアドレス選択線の
レベルに関係な(オン状態にある。したがって、この状
態では、メモリセルトランジスタ9a〜9dはすべてオ
ン状態にあり、ビット線8aはrOJレベルとなる0そ
して、ピッ) 線8 aのレベルはビット線センス用ト
ランジスタllaによって反転し、データ線13に「1
」レベルとして伝えられ、センスアンプ14によってデ
ータ出力15として「1」レベルが出力される0同様に
して、メモリセルトランジスタ9aが選択される場合は
、Xアドレス選択線5aがrOJレベルとなり、ノーマ
リオフタイプであるメモリセルトランジスタ9aはカッ
トオフとなる。また、このとき、Xアドレス選択線5b
〜5dは「1」レベルとなり、メモリセルトランジスタ
9b〜9dはすべてオン状態となるoしたがって、ビッ
ト線8aは、メモリセルトランジスタ9aがカットオフ
であるため、「1」レベルとなり、ビット線センス用ト
ランジスタllaおよびセンスアンプ14を介して、デ
ータ出力15に「0」しゝルが出力される。以上により
、メモリマトリクス10にプログラムされた固定データ
の読出しが可能であることがわかる。したがって・メモ
リセルトランジスタ9a〜9tがノーマリオンタイプで
あるかノーマリオフタイプであるかによって、それぞれ
rOJ、「1」の任意の固定データのプログラムが可能
となる。メモリマトリクス10上でノーマリオンタイプ
とノーマリオフタイプの2種類のメモリセルトランジス
タを実現するのに、前記したように、ゲート電極材料と
半導体の仕事関数差を異種のゲート電極材料と半導体の
組合せで変化させて、この仕事関数差により、スレッシ
ョルド電圧V丁を制御することによって行うため、メモ
リセルトランジスタのチャネル部へのイオン注入を必要
とせずに半導体マスクROMへの固定データのプログラ
ムが可能となり、スレッショルド電圧のばらつきが少な
いという効果がある。
本発明によれば、スレッショルド電圧のばらつきがなく
、高信頼度な半導体マスクROMのプログラムができる
。
、高信頼度な半導体マスクROMのプログラムができる
。
図面は、本発明の一実施例に係る半導体マスクROMの
回路図である。 1・・・・・Xアドレス情報 2・・・−Xアドレスデコーダ 3・・・・・Yアドレス情報 4・・・・・Yアドレスデコーダ 5a〜5d・・・・・Xアドレス選択線6a〜6c・・
・・・Yアドレス選択線7a〜7c・・・・・ビット線
選択用トランジスタ8a〜8c・・・・・ビット線 9a〜9t・・・・・メモリセルトランジスタ10・・
・・・メモリマトリクス 11a〜llc ・・・・・ビット線センス用トランジ
スタ 12・・・・・VDD電源端子 13・・・・・データ線 14・・・・・センスアンプ 15・・・・・データ出力。
回路図である。 1・・・・・Xアドレス情報 2・・・−Xアドレスデコーダ 3・・・・・Yアドレス情報 4・・・・・Yアドレスデコーダ 5a〜5d・・・・・Xアドレス選択線6a〜6c・・
・・・Yアドレス選択線7a〜7c・・・・・ビット線
選択用トランジスタ8a〜8c・・・・・ビット線 9a〜9t・・・・・メモリセルトランジスタ10・・
・・・メモリマトリクス 11a〜llc ・・・・・ビット線センス用トランジ
スタ 12・・・・・VDD電源端子 13・・・・・データ線 14・・・・・センスアンプ 15・・・・・データ出力。
Claims (1)
- データのプログラムをウェーハプロセス中で行ない固
定データを記憶する半導体マスクリードオンリメモリに
おいて、メモリマトリクスを構成する金属・絶縁物・半
導体構造を持つメモリセルトランジスタ群のうち任意の
メモリセルトランジスタのゲート電極を、他のメモリセ
ルトランジスタのゲート電極材料とは仕事関数の異なる
異種のゲート電極材料で形成し、異種のゲート電極材料
と半導体基板の組合せを変えることによりゲート電極材
料と半導体基板との仕事関数差を制御して該メモリセル
トランジスタのスレッショルド電圧を制御し、固定デー
タのプログラムを行なうようにしたことを特徴とする半
導体マスクリードオンリメモリ。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60129813A JPS61288463A (ja) | 1985-06-17 | 1985-06-17 | 半導体マスクリ−ドオンリメモリ |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60129813A JPS61288463A (ja) | 1985-06-17 | 1985-06-17 | 半導体マスクリ−ドオンリメモリ |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61288463A true JPS61288463A (ja) | 1986-12-18 |
Family
ID=15018854
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60129813A Pending JPS61288463A (ja) | 1985-06-17 | 1985-06-17 | 半導体マスクリ−ドオンリメモリ |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61288463A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6417548B1 (en) * | 1999-07-19 | 2002-07-09 | United Microelectronics Corp. | Variable work function transistor high density mask ROM |
EP3471133A4 (en) * | 2016-06-06 | 2020-01-22 | Toray Industries, Inc. | MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY FILM, AND WIRELESS COMMUNICATION DEVICE |
-
1985
- 1985-06-17 JP JP60129813A patent/JPS61288463A/ja active Pending
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6417548B1 (en) * | 1999-07-19 | 2002-07-09 | United Microelectronics Corp. | Variable work function transistor high density mask ROM |
EP3471133A4 (en) * | 2016-06-06 | 2020-01-22 | Toray Industries, Inc. | MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY, METHOD FOR PRODUCING A MEMORY ARRAY FILM, AND WIRELESS COMMUNICATION DEVICE |
US11171179B2 (en) | 2016-06-06 | 2021-11-09 | Toray Industries, Inc. | Memory array, method for manufacturing memory array, memory array sheet, method for manufacturing memory array sheet, and wireless communication apparatus |
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