JP2673308B2 - マスク型ｒｏｍ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、マスク型ROM（リード・オンリー・メモ
リ）に関し、例えば記憶用MOSFET（絶縁ゲート型電界効
果トランジスタ）が直列形態に接続されてなる縦型ROM
に利用して有効な技術に関するものである。

〔従来の技術〕

半導体技術の進展に伴い、マスク型ROMにおいては、
その記憶容量の増大が図られている。このような大記憶
容量化に適したマスク型ROMの例として、例えば特開昭5
9−116993号公報がある。

〔発明が解決しようとする課題〕

上記記憶容量の増大に伴い、素子の微細化が図られ１
つのデータ線（ビット線又はディジット線）には、多数
のメモリセルを構成する記憶素子が結合される。それ
故、データ線の寄生容量が増大し、それに対応して寄生
容量の充放電に時間がかかるため、メモリセルの読み出
しに要する時間が長くされてしまう。

例えば、電流検出型センスアンプでは、第３図に示す
ように、選択されたメモリセルが結合される共通データ
線CDがゲートに接続された増幅MOSFETQ11とディプレッ
ション型負荷MOSFETQ12からなる反転増幅回路により増
幅して電圧信号に変換するとともに、その出力信号でソ
ースフォロワ形態のMOSFETQ15を駆動して縦型のメモリ
セルMMにセンス電流を流すものである。

この構成においては、MOSFETQ15により、共通データ
線CD及びメモリアレイのデータ線のチャージアップ電流
と読み出し電流の供給を行うものである。したがって、
メモリの大記憶容量化に伴いデータ線の寄生容量が増大
する。そこで、MOSFETQ15のコンダクタンスを大きくし
てチャージアップ時間を短くしようとすると、素子の微
細化に伴いメモリセルからの信号電流も小さくなること
と相俟ってMOSFETQ15と選択されたメモリセルMMとのコ
ンダクタンス比が小さくなり読み出し信号量が小さくな
ってしまう。

この発明の目的は、高速読み出しを実現したマスク型
ROMを提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴
は、本明細書の記述および添付図面から明らかになるで
あろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概
要を簡単に説明すれば、下記の通りである。すなわち、
共通データ線の電位を受ける反転増幅回路及びこの反転
増幅回路の出力信号を受けて共通データ線に電流を供給
するソースフォロワ形態のMOSFETとからなる初段増幅回
路と同一の回路からなり、共通データ線の電位に対して
ソースフォロワ形態のMOSFETのカットオフ電位を上記初
段増幅回路より低く設定したプリチャージ回路を設け
る。

〔作 用〕 上記した手段によれば、一定電位までのプリチャージ
動作をプリチャージ回路により高速に行われるため、所
望の信号量を確保しつつ高速読み出しが可能になる。

〔実施例〕

第１図には、この発明が適用された縦型のマスクROM
の一実施例の回路図が示されている。同図の各回路素子
は、公知の半導体集積回路の製造技術によって、特に制
限されないが、単結晶シリコンのような１つの半導体基
板上において形成される。

特に制限されないが、この実施例の縦型ROMのメモリ
アレイ部は、ＮチャンネルMOSFETにより構成される。そ
れ故、集積回路は、単結晶Ｐ型シリコンからなる半導体
基板上に形成される。ＮチャンネルMOSFETは、かかる半
導体基板表面に形成されたソース領域、ドレイン領域及
びソース領域とドレイン領域との間の半導体基板表面に
薄い厚さのゲート絶縁膜を介して形成されたポリシリコ
ンからなるようなゲート電極から構成される。それに対
して周辺回路は、CMOS回路により構成される。CMOS回路
を構成するＰチャンネルMOSFET（同図において、チャン
ネル部分に矢印を付加した）は、上記Ｐ型基板上に形成
されたＮ型ウェル領域に形成され、ＮチャンネルMOSFET
はＰ型基板上に形成される。

メモリアレイ部は、特に制限されないが、同図に破線
で示すように上側に配置されるメモリアレイUMと下側に
配置されるメモリアレイLMから構成される。各メモリア
レイUM及びLMは、それぞれ複数の記憶用MOSFETQmが直列
形態に接続されてなる。上記各記憶用MOSFETQmは、記憶
情報に従ってディプレッション型かエンハンスメント型
かに形成される。

例えば、上記エンハンスメント型MOSFETのチャンネル
領域表面に、その基板ゲートと同導電型の不純物を導入
することによって、負のしきい値電圧を持つようなディ
プレッション型の記憶MOSFETを形成するという書き込み
を行う。同図において、上記ディプレッション型のMOSF
ETは、そのチャンネル部分に直線が付加されることによ
り、エンハンスメント型のMOSFETと区別される。

この実施例では、メモリアレイの高集積化のために、
上記各メモリアレイUM及びLMにおいてそれぞれ一対の直
列形態の記憶用MOSFETが、１つのデータ線D0,D1等に共
通に配置される。１つのデータ線D0に設けられる上側の
メモリアレイUMの一対の直列回路の上記データ線D0に接
続されるべき一端は、それぞれ後述するプレデコーダを
構成するアンド（AND）ゲート回路G1及びG2により形成
される選択信号を受ける直列形態のスイッチMOSFETQ1,Q
2及びQ3,Q4がそれぞれ直列に接続され、上記データ線D0
に共通に接続される。上記ゲート回路G1,G2により形成
される選択信号により、上記データ線D0に対して左右に
配置される一対の直列形態の記憶用MOSFETの一方を選択
するために、例えばMOSFETQ1とQ4はディプレッション型
MOSFETに、Q2とQ3はエンハンスメント型MOSFETによりそ
れぞれ構成される。

上記ゲート回路G1,G2の入力には、左右の直列回路を
選択するための選択信号L,R及び上側のメモリアレイUM
の選択信号USが供給される。例えば、信号USとＬがハイ
レベルのときには、ゲート回路G2の出力信号がハイレベ
ルにされ、MOSFETQ2がオン状態にされる。これによっ
て、上記オン状態にされたエンハンスメント型MOSFETQ2
とディプレッション型MOSFETQ1を通して上記左側の直列
記憶回路がデータ線D0に結合される。

また、信号USとＲがハイレベルのときには、ゲート回
路G1の出力信号がハイレベルにされ、MOSFETQ3がオン状
態にされる。これによって、上記オン状態にされたエン
ハンスメント型MOSFETQ3とディプレッション型MOSFETQ4
を通して上記右側の直列記憶回路がデータ線D0に結合さ
れる。

このことは、下側のメモリアレイLMにおける上記デー
タ線D0に対応した直列形態の記憶用MOSFETQmに対して設
けられるMOSFETQ5とQ6及びQ7とQ8においても同様であ
る。ただし、上記MOSFETQ5とQ6及びQ7とQ8のゲートに供
給される選択信号を形成するアンドゲート回路G3とG4の
入力には、上記選択信号Ｒ及びＬと下側のメモリアレイ
LMの選択を指示する選択信号LSが供給される。これによ
り、例えば、信号LSとＬがハイレベルのときには、ゲー
ト回路G4の出力信号がハイレベルにされ、MOSFETQ6がオ
ン状態にされる。それ故、上記オン状態にされたエンハ
ンスメント型MOSFETQ6とディプレッション型MOSFETQ5を
通して左側の直列記憶回路がデータ線D0に結合される。

また、信号LSとＲがハイレベルのときには、ゲート回
路G3の出力信号がハイレベルにされ、MOSFETQ7がオン状
態にされる。これによって、上記オン状態にされたエン
ハンスメント型MOSFETQ7とディプレッション型MOSFETQ8
を通して上記右側の直列記憶回路がデータ線D0に結合さ
れる。

上記メモリアレイUMとLMの各直列形態の記憶用MOSFET
のうち、横方向に対応する記憶用MOSFETQmのゲートは、
ワード線W0ないしW512にそれぞれ共通に接続される。こ
れらワード線W0ないしW512は、ロウデコーダXDCRの対応
する各出力端子に接続される。

特に制限されないが、ロウデコーダXDCRは、アドレス
バッファXADBを通したＸアドレス信号AXを解読し、512
本のワード線W0ないしW511の選択信号を形成する。同図
では、アドレスバッファとロウデコーダとを１つの回路
ブロックXADB・DCRとして表している。

上記データ線D0,D1等は、カラムスイッチMOSFETQ9,Q1
0を介して共通データ線CDに結合される。特に制限され
ないが、カラムデコーダYDCRは、アドレスバッファYADB
を通したＹアドレス信号AYを解読し、512本のデータ線D
0ないしD511に対する選択信号Y0、Y1・・・を形成す
る。

同図では、アドレスバッファYADBとカラムデコーダYD
CRとを１つの回路ブロックYADB・DCRとして表してい
る。これらの選択信号Y0,Y1等は、上記カラムスイッチM
OSFETQ9,Q10のゲートに供給される。このような構成で
は、上記メモリアレイUMとLMにより、512×512×４ビッ
ト（約1Mビット）の記憶容量を持つようにされる。例え
ば、約4Mビットの記憶容量を持つ縦型ROMを構成する場
合、上記同様なメモリアレイUMとLMからなるメモリマッ
トが４つ設けられる。

上記共通データ線CDは、初段増幅回路PAの入力端子に
接続される。初段増幅回路PAにより増幅された読み出し
信号は、センスアンプSAと図示しないデータ出力バッフ
ァDOBを通して出力端子から外部へ送出される。

上記初段増幅回路PAは、次の回路から構成される。共
通データ線CDは、増幅MOSFETQ11のゲートに接続され
る。この増幅MOSFETQ11のドレインには、ディプレッシ
ョン型の負荷MOSFETQ12が設けられることによって反転
増幅回路を構成する。この反転増幅回路で形成された増
幅出力信号は、一方において入力信号としてセンスアン
プSAに伝えられ、他方において共通データ線CDにソース
が結合された電流供給用MOSFETQ15のゲートに印加され
る。このMOSFETQ15は、上記共通データ線CD及び選択さ
れたカラムスイッチを介してメモリセルに読み出し電流
を供給する。言い換えるならば、上記MOSFETQ15は、選
択された直列形態のメモリセルに対する負荷として作用
する。それ故、所望の読み出し信号量を確保するため
に、そのコンダクタンスは比較的小さく設定される。

このようにMOSFETQ15のコンダクタンスを比較的小さ
く設定すると、上記選択されたデータ線のプリチャージ
に要する時間が長くなってしまう。

そこで、上記初段増幅回路PAと同じ回路構成からなる
プリチャージ回路PCを設ける。このプリチャージ回路PC
は、上記同様に共通データ線CDにゲートが結合された増
幅MOSFETQ21と負荷MOSFETQ22からなる反転増幅回路と、
その出力信号を受けるプリチャージ電流を供給するソー
スフォロワ形態のMOSFETQ25を含んでいる。このプリチ
ャージ回路PCは、上記初段増幅回路PAの電流センサ動
作、言い換えるならば、増幅動作を妨害するものであっ
てはならない。それ故、データ線D0等がロウレベルのプ
リチャージすべき電位であるとき、第２図に示すよう
に、共通データ線CDの電位が所定のプリチャージ電位VB
Pに達するとMOSFETQ25がオフ状態になるように、MOSFET
Q25のしきい値電圧の制御又は反転増幅回路の増幅率
（スレッショルド電圧）が設定される。

これにより、プリチャージ回路PCのプリチャージMOSF
ETQ25は、高速にプリチャージ電圧VBPまで共通データ線
CD（及びデータ線D0等）をプリチャージする。この後
は、初段増幅回路PAのMOSFETQ15からの電流によって読
み出し電圧VBRまでの電流供給動作を受け持つものであ
る。

したがって、第２図に破線で示すように上記初段増幅
回路PAのみで共通データ線CD及びデータ線D0等を読み電
圧VBRまでプリチャージする場合に比べて大幅に動作の
高速化を図ることができるものとなる。

上記のようにプリチャージ回路PCとして、電流センサ
動作を行う初段増幅回路PAと同一の回路を用い、反転増
幅回路の素子定数の設定により上記レベルVBPとVBRを設
定する構成では、MOSFETが比較的大きなプロセスバラツ
キを持つにも係わらず、上記レベルVBPとVBRの相対的な
レベル差を一定にできる。言い換えるならば、プリチャ
ージレベルVBPが素子のプロセスバラツキにより読み出
しレベルVBRに接近したり、あるいは逆転して実質的な
読み出しを不能にしてしまうことがない。

第１図において、上記初段増幅回路PA及びプリチャー
ジ回路PCは、ROMが非動作状態に置かれるとき無駄な電
流消費を無くすために、反転増幅回路を構成るディプレ
ッション型の負荷MOSFETQ12とQ22には、Ｐチャンネル型
のパワースイッチMOSFETQ13及びQ23を介して動作電圧Vc
cが供給される。

また、反転増幅回路の出力レベルを固定するととも
に、電流供給用のMOSFETQ15とQ25をオフ状態にするめ
た、増幅MOSFETQ11とQ21には、ＮチャンネルMOSFETQ14
とQ24が並列形態に設けられる。上記MOSFETQ13とQ14及
びQ23とQ24のゲートには、チップイネーブル信号CEが供
給される。これにより、チップイネーブル信号CEがハイ
レベルにされる非動作状態では、上記ＰチャンネルMOSF
ETQ13とQ23がオフ状態になり、反転増幅回路（Q11、Q1
2）と（Q21とQ22）で直流電流が消費されることはな
い。また、ＮチャンネルMOSFETQ14とQ24がオン状態にな
り、MOSFETQ15とQ25をオフ状態にする。上記Ｎチャンネ
ルMOSFETQ14のオン状態によりセンスアンプSAの入力も
ロウレベルに固定される。

特に制限されないが、上記センスアンプSAの基準電圧
Vrefとして、上記メモリアレイ部と同様な記憶回路から
なるダミーアレイによりそれぞれ形成される。例えばダ
ミーアレイは、記憶用MOSFETQmが全てエンハスメント型
MOSFETにより構成され、そのゲートには定常的に電源電
圧Vccが供給されることによって定常的にオン状態にさ
れるものである。ただし、その合成コンダクタンスはワ
ード線の選択動作によって直列MOSFETの全てがオン状態
にされたときのコンダクタンスの約1/2に設定される。

この実施例における縦型ROMのアドレス選択動作を簡
単に説明する。

ロウデコーダXDCRは、外部から供給されるアドレス信
号AXを受けるロウアドレスバッファXADBにより加工形成
された内部アドレス信号を解読して、選択レベルをロウ
レベルとし、非選択レベルをハイレベルとするデコード
出力を形成する。すなわち、512本のワード線に対して
選択された１つのワード線をロウレベルに、他の511本
のワード線をハイレベルにする。これによって、選択さ
れたワード線に結合される記憶MOSFETQmがディプレッシ
ョン型なら直列回路に電流パスが形成され、エンハンス
メント型なら電流パスが形成されない。そして、上記４
対の直列回路のうち、１つが選ばれてデータ線D0ないし
D511に結合される。

カラムデコーダYDCRは、外部から供給されるアドレス
AYを受けるカラムアドレスバッファYADBにより加工形成
された内部アドレス信号を解読して、上記512本のデー
タ線D0ないしD511のうち選択された１つのデータ線に対
応した選択信号をハイレベルの選択レベルに、他の511
本のデータ線に対応した選択信号をロウレベルの非選択
レベルにする。これによって、選択された１つのデータ
線に対応した１つのカラムスイッチMOSFETがオン状態に
される。

これによって、１つの記憶MOSFETの記憶情報の読み出
しが、上記初段増幅回路PAとセンスアンプSAにより行わ
れる。このとき、前記のように選択されたデータ線の電
位が所望のレベルに達するまではプリチャージ回路PCに
より大きな電流が供給されるから、読み出し動作の高速
化が可能になる。

上記の実施例から得られる作用効果は、下記の通りで
ある。すなわち、 （１）共通データ線の電位を受ける反転増幅回路及びこ
の反転増幅回路の出力信号を受けて共通データ線に電流
を供給するソースフォロワ形態のMOSFETとからなる初段
増幅回路と同一の回路からなり、共通データ線の電位に
対してソースフォロワ形態のMOSFETのカットオフ電位を
上記初段増幅回路より低く設定したプリチャージ回路を
設けることにより、共通データ線及び選択されたデータ
線に対して一定の電圧までのプリチャージ動作をプリチ
ャージ回路により高速に行われるため、所望の信号量を
確保しつつ高速読み出しが可能になるという効果が得ら
れる。

（２）電流センス動作を行う初段増幅回路と同じ回路を
用いてプリチャージ回路を構成し、その素子定数の設定
により上記プリチャージ電位と読み出し電位に差を持た
せるものであるため、プロセスバラツキの影響を受ける
となく、安定したプリチャージ動作及び電流センス動作
を行うものとなるという効果が得られる。

（３）１つのデータ線に対して左右に一対の直列MOSFET
を配置するとともに、メモリアレイを上下に構成した場
合、上下のメモリアレイを接続するためのデータ線を一
対の直列MOSFETを構成する拡散層の間に配置することが
できる。この場合、データ線と半導体基板との間には、
比較的厚い厚さの層間絶縁膜及びフィールド絶縁膜が設
けられることになるから、その寄生容量を減らすことが
できる。これによって、上記（１）の効果と相俟ってい
っそうの高速化と大記憶容量化を化を実現ずきるという
効果が得られる。

以上本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。例えば、プリチャージ
回路と初段増幅回路の反転増幅回路の素子定数を同一と
し、プリチャージ回路側の電流供給用MOSFETQ25のソー
スにダイオード又はダイオード形態のMOSFET等を設け
て、実質的なしきい値電圧を高くすることにより、前記
同様に共通データ線の電位に対するカットオフレベルを
初段増幅回路の電流供給用MOSFETQ15に比べて低くする
ようにしてもよい。このことは、MOSFETQ25のしきい値
電圧そのものを高くしても同様である。

第１図に示した上側のメモリアレイUMにおいて、１つ
のデータ線に対して合計４列からなる直列MOSFETを配置
して、その中から１つをカラムスイッチ回路によって択
一的に接続させるようにするもの、あるいは、メモリア
レイを上、中、及び下のように三段に縦積構成に配置す
るもの等種々の実施例形態を採ることができる。カラム
スイッチは、前記実施例のように１つのスイッチMOSFET
により構成されるもの他、サブ共通データ線を設ける等
複数のスイッチMOSFETにより選ぶものとしてもよい。こ
の場合、サブ共通データ線にもプリチャージ回路を設け
る構成を採るものであってもよい。

ROMは、１つの記憶装置を構成するものの他、マイク
ロコンピュータのようなディジタル集積回路に内蔵され
るものであってもよい。

以上本発明をその背景となった縦型ROMについて説明
したが、本発明は縦型ROMの他、横型ROMにおいても、そ
の大記憶容量化に伴い１つのデータ線に多数のメモリセ
ルが結合されることによって大きな寄生容量が付加され
てしまうため、この発明の適用により高速読み出しが可
能になるものである。この発明は、マスク型ROMに広く
利用できる。

〔発明の効果〕

本願において開示される発明のうち代表的なものによ
って得られる効果を簡単に説明すれば、下記の通りであ
る。すなわち、共通データ線の電位を受ける反転増幅回
路及びこの反転増幅回路の出力信号を受けて共通データ
線に電流を供給するソースフォロワ形態のMOSFETとから
なる初段増幅回路と同一の回路からなり、共通データ線
の電位に対してソースフォロワ形態のMOSFETのカットオ
フ電位を上記初段増幅回路より低く設定したプリチャー
ジ回路を設けることにより、共通データ線及び選択され
たデータ線に対して一定の電圧までのプリチャージ動作
をプリチャージ回路により高速に行われるため、所望の
信号量を確保しつつ高速読み出しが可能になる。

【図面の簡単な説明】

第１図は、この発明が適用された縦型ROMのの一実施例
を示す回路図、 第２図は、そのプリチャージ動作を説明するための波形
図、 第３図は、電流センサ回路の一例を示す回路図である。 PA……初段増幅回路、PC……プリチャージ回路、SA……
センスアンプ、D0〜D511……データ線、CD……共通デー
タ線、W0〜W511……ワード線、Qm……メモリセル、UM…
…上側メモリアレイ、LM……下側メモリアレイ、YADB…
…カラムアドレスバッファ、YDCR……カラムデコーダ、
XADB……ロウアドレスバッファ、XDCR……ロウデコーダ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 加藤 浩之 東京都小平市上水本町1479番地 日立マ イクロコンピュータエンジニアリング株 式会社内 (72)発明者 川越 孝志 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 森内 久裕 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (56)参考文献 特開 昭62−165797（ＪＰ，Ａ) 特開 昭63−29396（ＪＰ，Ａ) 特開 昭64−76498（ＪＰ，Ａ) 特開 昭61−51696（ＪＰ，Ａ) 特開 昭62−285297（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】記憶情報に従ってエンハンスメントモード
   かディプレッションモードかにされたMOSFETをメモリセ
   ルとし、それが直列接続されるとともに各MOSFETのゲー
   トが対応するワード線に接続され、上記直接接続された
   MOSFETの一端がカラムスイッチ回路を介して共通データ
   線に接続されてなる縦型ROMであって、 上記共通データ線の電位を受けるエンハンスメントモー
   ドの第１の増幅MOSFETとディプレッションモードの第１
   の負荷MOSFETからなる第１の反転増幅回路と、かかる第
   １の反転増幅回路の出力信号がゲートに供給され、ドレ
   インに電源電圧が印加されて上記共通データ線に電流を
   供給するエンハンスメントモードの第１のMOSFETとを含
   むセンスアンプと、 上記共通データ線の電位を受けるエンハンスメントモー
   ドの第２の増幅MOSFETとディプレッションモードの第２
   の負荷MOSFETからなる第２の反転増幅回路と、かかる第
   ２の反転増幅回路の出力信号がゲートに供給され、ドレ
   インに電源電圧が印加されて上記共通データ線にプリチ
   ャージ電源を供給するエンハンスメントモードの第２の
   MOSFETを含むプリチャージ回路であって、かかる第２の
   MOSFETのカットオフ電位を上記第１のMOSFETより低く設
   定してなることを特徴とするマスク型ROM。
2. 【請求項２】上記第１の反転増幅回路及び第２の反転増
   幅回路を構成するディプレッションモードの負荷MOSFET
   と電源電圧との間には、動作制御信号によりスイッチ制
   御されるエンハンスメントモードのスイッチMOSFETがそ
   れぞれ設けられるものであることを特徴とする特許請求
   の範囲第１項記載のマスク型ROM。