JPS61288454A - マルチチツプ搭載半導体デバイスのリ−ドフレ−ム - Google Patents
マルチチツプ搭載半導体デバイスのリ−ドフレ−ムInfo
- Publication number
- JPS61288454A JPS61288454A JP13134585A JP13134585A JPS61288454A JP S61288454 A JPS61288454 A JP S61288454A JP 13134585 A JP13134585 A JP 13134585A JP 13134585 A JP13134585 A JP 13134585A JP S61288454 A JPS61288454 A JP S61288454A
- Authority
- JP
- Japan
- Prior art keywords
- horizontal plane
- forming part
- semiconductor
- pellet
- horizontal surface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Lead Frames For Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
(イ)産業上の利用分野
この発明はマルチチップ搭載半導体デバイスのリードフ
レームに関し、詳しくは半導体ペレット、集積回路ペレ
ット及びチップ抵抗からなる回路を熱から保護するのに
好適なマルチチップ搭載半導体デバイスのリードフレー
ムに関する。
レームに関し、詳しくは半導体ペレット、集積回路ペレ
ット及びチップ抵抗からなる回路を熱から保護するのに
好適なマルチチップ搭載半導体デバイスのリードフレー
ムに関する。
(ロ)従来の技術
、 第3図は従来のマルチチップ搭載半導体デバイス
の斜視図である。同図において、(1)は封止樹脂、[
21は金属等の熱伝導性の良好な長方形の放熱板で、そ
の上面には発熱する第2半導体ペレット(3)がダイボ
ンドされている。(4)はセラミックなどからなる長方
形の絶縁基板で、その上面には4コの第1半導体ペレッ
ト(5)〜(8)、集積回路ペレット(ICペレット)
(9)及びチップ抵抗色からなる回路が形成されており
、さらに、その第2半導体ペレット(3)側とは反対側
の長辺寄りには、複数のリードピンQl)を取付けるた
めのパターンが形成されている。
の斜視図である。同図において、(1)は封止樹脂、[
21は金属等の熱伝導性の良好な長方形の放熱板で、そ
の上面には発熱する第2半導体ペレット(3)がダイボ
ンドされている。(4)はセラミックなどからなる長方
形の絶縁基板で、その上面には4コの第1半導体ペレッ
ト(5)〜(8)、集積回路ペレット(ICペレット)
(9)及びチップ抵抗色からなる回路が形成されており
、さらに、その第2半導体ペレット(3)側とは反対側
の長辺寄りには、複数のリードピンQl)を取付けるた
めのパターンが形成されている。
一方、放熱板(aと絶縁基板(4)とは接着剤(図示し
ない)によって接着されており、また、各リードピン口
υと第1半導体ペレット(5)〜(8)、ICペレット
(9ン及びチップ抵抗色からなる回路と、この回路と第
2半導体ペレット(3)とは、金またはアルミニウムの
ボンディング線で第3図に示すようにそれぞれ結線され
ている。
ない)によって接着されており、また、各リードピン口
υと第1半導体ペレット(5)〜(8)、ICペレット
(9ン及びチップ抵抗色からなる回路と、この回路と第
2半導体ペレット(3)とは、金またはアルミニウムの
ボンディング線で第3図に示すようにそれぞれ結線され
ている。
(ハ)発明が解決しようとする問題点
しかし、上記デバイスでは、第2半導体ペレット(3)
と絶縁基板(4)とが略同一平面上に位置しているため
、第2半導体ペレット(3)からの放熱により各第1半
導体ペレット(5)〜(8)、ICペレット(9)及び
チップ抵抗(ト))が加熱されて、それらの電気的特性
が失われる不都合があった。その上、放熱板(2)と絶
縁基板(4)と各リードピン口υとが別体であるため、
半導体デバイス組立に際し、それら3者(2] (4)
Uυを一体に組立てなければならない煩わしさがあった
。
と絶縁基板(4)とが略同一平面上に位置しているため
、第2半導体ペレット(3)からの放熱により各第1半
導体ペレット(5)〜(8)、ICペレット(9)及び
チップ抵抗(ト))が加熱されて、それらの電気的特性
が失われる不都合があった。その上、放熱板(2)と絶
縁基板(4)と各リードピン口υとが別体であるため、
半導体デバイス組立に際し、それら3者(2] (4)
Uυを一体に組立てなければならない煩わしさがあった
。
この発明は以上の事情に鑑みなされたもので、その一つ
の目的は、第2半導体ペレットからの放熱によって各第
1半導体ペレット、ICペレット及びチップ抵抗が加熱
されないように構成して、それら3者の電気特性が失わ
れるのを防止することにあり、もう一つの目的は、放熱
板、絶縁基板及び各リードピンを一枚の板で構成して、
半導体デバイスの組立を簡単にすることにある。
の目的は、第2半導体ペレットからの放熱によって各第
1半導体ペレット、ICペレット及びチップ抵抗が加熱
されないように構成して、それら3者の電気特性が失わ
れるのを防止することにあり、もう一つの目的は、放熱
板、絶縁基板及び各リードピンを一枚の板で構成して、
半導体デバイスの組立を簡単にすることにある。
(ニ)問題点を解決するための手段
この発明は、マルチチップ搭載半導体デバイスのリード
フレームであって、段差部とこの段差部を介して連結さ
れた2つの水平面とを有する折曲板からなり、この折曲
板の高位置の水平面の、低位置の水平面側とは反対側の
端縁寄りの部位を、低位置の水平面から離れる方向に突
出する複数のリードピンを形成するためのリードピン形
成部とするとともに、高位置の水平面のリードピン形成
部と低位置の水平面との間の部位を、その上面に集積回
路ペレット、チップ抵抗及び複数の第1半導体ペレット
からなる回路を形成するための回路形成部とし、ざらに
低位置の水平面を前記回路形成部に接続され発熱する第
2半導体ペレットを載置・固定するための放熱板とした
ものである。
フレームであって、段差部とこの段差部を介して連結さ
れた2つの水平面とを有する折曲板からなり、この折曲
板の高位置の水平面の、低位置の水平面側とは反対側の
端縁寄りの部位を、低位置の水平面から離れる方向に突
出する複数のリードピンを形成するためのリードピン形
成部とするとともに、高位置の水平面のリードピン形成
部と低位置の水平面との間の部位を、その上面に集積回
路ペレット、チップ抵抗及び複数の第1半導体ペレット
からなる回路を形成するための回路形成部とし、ざらに
低位置の水平面を前記回路形成部に接続され発熱する第
2半導体ペレットを載置・固定するための放熱板とした
ものである。
(ホ)作 用
この発明は、第2半導体ペレットからの放熱を段差部に
よって妨げ、各第1半導体ペレット、集積回路ペレット
及びチップ抵抗が第2半導体ペレットからの放熱によっ
て加熱されないようにしたものである。
よって妨げ、各第1半導体ペレット、集積回路ペレット
及びチップ抵抗が第2半導体ペレットからの放熱によっ
て加熱されないようにしたものである。
(へ)実施例
以下図に示す実施例に基づいてこの発明を詳述する。な
お、これによってこの発明が限定されるものではない。
お、これによってこの発明が限定されるものではない。
マルチチップ搭載半導体デバイスのリードフレームは、
第1図に示すように、段差部面と、段差部面を介して連
結された2つの水平面03]G41とを有する折曲板(
151からなる。
第1図に示すように、段差部面と、段差部面を介して連
結された2つの水平面03]G41とを有する折曲板(
151からなる。
折曲板05)は銅板からなり、その高位置の水平面a3
の低位置の水平面(14)側とは反対側の端縁寄りの部
位が、低位置の水平面(14)から離れる方向に突出す
る複数のリードピン(ト)を形成するためのリードピン
形成部−とされており、高位置の水平面(131のリー
ドピン形成部07)と低位置の水平面科)との間の部位
が、その上面にダイオードからなる4つの第1半導体ペ
レット(財)〜31)、ICペレット弼及びチップ抵抗
(ハ)からなる回路を形成するための回路形成部に)と
されている。また、折曲板(151は、その低位置の水
平面側がトランジスタからなる第2半導体ペレット(ハ
)を載置・固定するための放熱板(ハ)とされている。
の低位置の水平面(14)側とは反対側の端縁寄りの部
位が、低位置の水平面(14)から離れる方向に突出す
る複数のリードピン(ト)を形成するためのリードピン
形成部−とされており、高位置の水平面(131のリー
ドピン形成部07)と低位置の水平面科)との間の部位
が、その上面にダイオードからなる4つの第1半導体ペ
レット(財)〜31)、ICペレット弼及びチップ抵抗
(ハ)からなる回路を形成するための回路形成部に)と
されている。また、折曲板(151は、その低位置の水
平面側がトランジスタからなる第2半導体ペレット(ハ
)を載置・固定するための放熱板(ハ)とされている。
なお、低位置の水平面■の肉厚は、放熱効果を上げるた
めに、高位置の水平面(131の肉厚より厚く形成され
ている。弼は折曲板05)係止用の孔である。
めに、高位置の水平面(131の肉厚より厚く形成され
ている。弼は折曲板05)係止用の孔である。
次に上記リードフレームを用いてマルチチップ半導体デ
バイスの製造方法について説明する。
バイスの製造方法について説明する。
まず、高位置の水平面(131のリードピン形成部−に
複数のリードピン(社)を形成する。この際、各リード
ピン(5)の先端は、第2図に示すようにタイバー(至
)によって保持されている。次に、低位置の水平面例)
の上面中央部に第2半導体ペレット(ハ)を載置・固定
するとともに、高位置の水平面OJの上面。
複数のリードピン(社)を形成する。この際、各リード
ピン(5)の先端は、第2図に示すようにタイバー(至
)によって保持されている。次に、低位置の水平面例)
の上面中央部に第2半導体ペレット(ハ)を載置・固定
するとともに、高位置の水平面OJの上面。
に第1半導体ペレット08]〜31)、ICペレット弼
及びチップ抵抗(ハ)を載置・固定し、第2半導体ペレ
ット(ハ)と回路形成部Q4及び回路形成部(ハ)と各
り一ドビン(5)を従来と同様にして結線する。そこで
、第1図及び第2図の破線で示す部分を合成樹脂で封止
して、そこに樹脂封止部臼を形成する。そして、各リー
ドピン(5)の先端および低位置の水平面(14)の両
側面のタイバー(至)を切断して上記半導体デバイスを
製作する。
及びチップ抵抗(ハ)を載置・固定し、第2半導体ペレ
ット(ハ)と回路形成部Q4及び回路形成部(ハ)と各
り一ドビン(5)を従来と同様にして結線する。そこで
、第1図及び第2図の破線で示す部分を合成樹脂で封止
して、そこに樹脂封止部臼を形成する。そして、各リー
ドピン(5)の先端および低位置の水平面(14)の両
側面のタイバー(至)を切断して上記半導体デバイスを
製作する。
このデバイスにおいて、第2半導体ペレット(ハ)から
大量の熱が放熱されるが、段差部面を設けているため、
第2半導体ペレット(ハ)からの放熱が段差部面によっ
て妨げられ、第1半導体ペレット戯〜に)、ICペレッ
ト@及びチップ抵抗(至)を加熱することがなくなる。
大量の熱が放熱されるが、段差部面を設けているため、
第2半導体ペレット(ハ)からの放熱が段差部面によっ
て妨げられ、第1半導体ペレット戯〜に)、ICペレッ
ト@及びチップ抵抗(至)を加熱することがなくなる。
したがって、第1半導体ペレット(18)〜31)、I
Cペレットの及びチップ抵FE@の電気的特性が失われ
るのを防止することができる。
Cペレットの及びチップ抵FE@の電気的特性が失われ
るのを防止することができる。
また、放熱板内、リードピン形成部側及び回路形成部3
4とが一枚の折曲板(15)で形成されているため、こ
れら3者(ハ)+17)に)を組立てる必要がなくなり
、半導体デバイスの組立が簡単となる。
4とが一枚の折曲板(15)で形成されているため、こ
れら3者(ハ)+17)に)を組立てる必要がなくなり
、半導体デバイスの組立が簡単となる。
(ト)発明の効果
この発明によれば、第2半導体ペレットからの放熱によ
り各第1半導体ペレット、集積回路ペレット及びチップ
抵抗が加熱されることがなくなる。
り各第1半導体ペレット、集積回路ペレット及びチップ
抵抗が加熱されることがなくなる。
したがって、各第1半導体ペレット、集積回路ペレット
及びチップ抵抗の電気的特性が失われるのを防止するこ
とができる。また、マルチチップ半導体デバイスの組立
を簡単にすることができる。
及びチップ抵抗の電気的特性が失われるのを防止するこ
とができる。また、マルチチップ半導体デバイスの組立
を簡単にすることができる。
第1図はこの発明に係るマルチチップ搭載半導体デバイ
スのリードフレームの一実施例を示す斜視図、第2図(
ω<toはこの発明のリードフレーム製作時を示す平面
図及び側面図、第3図は従来例の第1図相当図である。 a・・・・・・段差部、 031 (14)・・・・
・・水平面、05)・・・・・・折曲板、 ■リー
ドピン、■・・・・・・リードピン形成部、
スのリードフレームの一実施例を示す斜視図、第2図(
ω<toはこの発明のリードフレーム製作時を示す平面
図及び側面図、第3図は従来例の第1図相当図である。 a・・・・・・段差部、 031 (14)・・・・
・・水平面、05)・・・・・・折曲板、 ■リー
ドピン、■・・・・・・リードピン形成部、
Claims (1)
- 1.段差部とこの段差部を介して連結された2つの水平
面とを有する折曲板からなり、この折曲板の高位置の水
平面の、低位置の水平面側とは反対側の端縁寄りの部位
を、低位置の水平面から離れる方向に突出する複数のリ
ードピンを形成するためのリードピン形成部とするとと
もに、高位置の水平面のリードピン形成部と低位置の水
平面との間の部位を、その上面に集積回路ペレット、チ
ップ抵抗及び複数の第1半導体ペレットからなる回路を
形成するための回路形成部とし、さらに低位置の水平面
を前記回路形成部に接続され発熱する第2半導体ペレッ
トを載置・固定するための放熱板としたことを特徴とす
るマルチチップ搭載半導体デバイスのリードフレーム。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13134585A JPS61288454A (ja) | 1985-06-17 | 1985-06-17 | マルチチツプ搭載半導体デバイスのリ−ドフレ−ム |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP13134585A JPS61288454A (ja) | 1985-06-17 | 1985-06-17 | マルチチツプ搭載半導体デバイスのリ−ドフレ−ム |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61288454A true JPS61288454A (ja) | 1986-12-18 |
Family
ID=15055765
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP13134585A Pending JPS61288454A (ja) | 1985-06-17 | 1985-06-17 | マルチチツプ搭載半導体デバイスのリ−ドフレ−ム |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61288454A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH027455A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | 樹脂封止型混成集積回路 |
JPH02132849A (ja) * | 1988-11-14 | 1990-05-22 | Sanyo Electric Co Ltd | ダイオードチップ内蔵型半導体装置とその製造方法 |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4832605U (ja) * | 1971-08-23 | 1973-04-20 | ||
JPS4925983A (ja) * | 1972-04-11 | 1974-03-07 |
-
1985
- 1985-06-17 JP JP13134585A patent/JPS61288454A/ja active Pending
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS4832605U (ja) * | 1971-08-23 | 1973-04-20 | ||
JPS4925983A (ja) * | 1972-04-11 | 1974-03-07 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH027455A (ja) * | 1988-06-24 | 1990-01-11 | Nec Corp | 樹脂封止型混成集積回路 |
JPH02132849A (ja) * | 1988-11-14 | 1990-05-22 | Sanyo Electric Co Ltd | ダイオードチップ内蔵型半導体装置とその製造方法 |
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