JPS61288246A - 多重ポ−ト通信システム - Google Patents
多重ポ−ト通信システムInfo
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- JPS61288246A JPS61288246A JP61136401A JP13640186A JPS61288246A JP S61288246 A JPS61288246 A JP S61288246A JP 61136401 A JP61136401 A JP 61136401A JP 13640186 A JP13640186 A JP 13640186A JP S61288246 A JPS61288246 A JP S61288246A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
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- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
- G06F13/34—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer with priority control
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- General Physics & Mathematics (AREA)
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- Communication Control (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
A、産業上の利用分野
本発明は、複数のポートをサービスするための多面ポー
ト通信装置の機能さらに拡張する技術に関する。
ト通信装置の機能さらに拡張する技術に関する。
B、従来技術および問題点
プロセッサおよびシステムバスを用いた通信装置は多数
存在する。IBMモデル3705通信制御装置およびI
BMモデル3710通信制御装置はその例である。同様
にポート拡張装置が存在する。しかしながらこれらのポ
ート拡張装置は主に“ファンアウト”式のものである。
存在する。IBMモデル3705通信制御装置およびI
BMモデル3710通信制御装置はその例である。同様
にポート拡張装置が存在する。しかしながらこれらのポ
ート拡張装置は主に“ファンアウト”式のものである。
すなわち、これらは単一の出力ポートから複数のポート
へ共通の多重点駆動の信号を供給するものである。した
がって、拡張出力のところに接続された全てのポートは
同じ信号をみることとなる。こうした設計思想は高速か
つ一様な構成のネットワークには有効であるが、多様な
端末のタイプおよび多様な通信プロトコルを用いるよう
なアプリケーションには向かない。というのは、ファン
アウト式の拡張システムのプロトコルの共通性は同じプ
ロトコルを使う端末にしか適合しないからである。
へ共通の多重点駆動の信号を供給するものである。した
がって、拡張出力のところに接続された全てのポートは
同じ信号をみることとなる。こうした設計思想は高速か
つ一様な構成のネットワークには有効であるが、多様な
端末のタイプおよび多様な通信プロトコルを用いるよう
なアプリケーションには向かない。というのは、ファン
アウト式の拡張システムのプロトコルの共通性は同じプ
ロトコルを使う端末にしか適合しないからである。
通信制御装置とそれに接続された通信ポートまたはライ
ンとの間のインターフェースに用いられるプロトコルコ
ンバータおよびアダプタも非常に多い。そのような装置
は、通常、1つのプロトコルまたはフォーマットから別
のものへ単に変換すること、および通信制御装置との特
定の接続をなすことのために専用に用いられている。こ
のような接続により、ユーザに関する限り通信システム
は、使用される特定の端末のプロトコルおよび通信技術
に対してトランスペアレントとなる。このような装置は
、普通、1つのプロトコルともう1つのプロトコルとの
間の変換しか行わないから、その適用範囲は限られたも
のとなっている。
ンとの間のインターフェースに用いられるプロトコルコ
ンバータおよびアダプタも非常に多い。そのような装置
は、通常、1つのプロトコルまたはフォーマットから別
のものへ単に変換すること、および通信制御装置との特
定の接続をなすことのために専用に用いられている。こ
のような接続により、ユーザに関する限り通信システム
は、使用される特定の端末のプロトコルおよび通信技術
に対してトランスペアレントとなる。このような装置は
、普通、1つのプロトコルともう1つのプロトコルとの
間の変換しか行わないから、その適用範囲は限られたも
のとなっている。
以上示した如く、従来のポート拡張方式は単一の出力ポ
ートから複数のポートへ共通の多重点駆動信号を供給す
るものであるため、その適用範囲が限られていた。
ートから複数のポートへ共通の多重点駆動信号を供給す
るものであるため、その適用範囲が限られていた。
したがって本発明は、従来に比べて融通性の高いポート
拡張方式を提供することを目的としている。
拡張方式を提供することを目的としている。
C0問題点を解決するための手段
この目的を達成するため、本発明の多重ポート通信シス
テムは、(a)第1システムバスを有し。
テムは、(a)第1システムバスを有し。
複数のポートをサービスする多重ポート通信装置と、(
b)第2システムバス及び少なくとも1つのポートを有
する通信コントローラと、(c)上記多重ポート通信装
置と上記通信コントローラとに接続され、上記多重ポー
ト通信装置においてサービスを必要とする任意のポート
のため上記通信コントローラのポートへのアクセスを要
求する相互接続制御手段と、を有し、この相互接続制御
手段に、上記通信コントローラのポートへのアクセスが
許可されたことに応答して信号を上記第1システムバス
から第2システムバスに連絡する手段を設けたことを特
徴としている。
b)第2システムバス及び少なくとも1つのポートを有
する通信コントローラと、(c)上記多重ポート通信装
置と上記通信コントローラとに接続され、上記多重ポー
ト通信装置においてサービスを必要とする任意のポート
のため上記通信コントローラのポートへのアクセスを要
求する相互接続制御手段と、を有し、この相互接続制御
手段に、上記通信コントローラのポートへのアクセスが
許可されたことに応答して信号を上記第1システムバス
から第2システムバスに連絡する手段を設けたことを特
徴としている。
このように、m数のポートをサービスする多重ポート通
信装置と、少なくとも1つのポートを有する通信コント
ローラとの間に相互接続制御手段を設けて1通信コント
ローラへのアクセスを制御することにより、従来の11
フアンアウト”式のポート拡張方式の融通性を高めるこ
とができる。
信装置と、少なくとも1つのポートを有する通信コント
ローラとの間に相互接続制御手段を設けて1通信コント
ローラへのアクセスを制御することにより、従来の11
フアンアウト”式のポート拡張方式の融通性を高めるこ
とができる。
以下、本発明のこの作用を実施例と共にさらに詳しく説
明する。
明する。
D、実施例
Dl、施の
はじめに本発明の実施例の概要を述べる。
本実施例の相互接続制御手段の構成は、通信コントロー
ラへのアクセス権獲得に関してDMAモードまたは割込
みモードのいずれのモードでも働くように企図されてい
る。この構成は、多重ポート通信コントローラの任意の
単一のポートにおけるサービスを拡張するための多重ポ
ートサービス拡張アダプタを提供し、さらに、拡張され
合成された多重ポートの各々において個別的にサービス
モードをプログラミングできる能力を提供する。
ラへのアクセス権獲得に関してDMAモードまたは割込
みモードのいずれのモードでも働くように企図されてい
る。この構成は、多重ポート通信コントローラの任意の
単一のポートにおけるサービスを拡張するための多重ポ
ートサービス拡張アダプタを提供し、さらに、拡張され
合成された多重ポートの各々において個別的にサービス
モードをプログラミングできる能力を提供する。
これは、複数のポートをサービスする多重ポート通信ア
ダプタに接続された個々の端末ごとにプロトコルおよび
通信技術の要件を個別的に適合できるものである。相互
接続制御手段は、通信コントローラのシステムバスへの
アクセスのため多重ポート通信アダプタのプロセッサに
より出された要求を監視する。そのような要求が出され
ると、相互接続制御手段は1通信コントローラのシステ
ムバスへのアクセスのための通信コントローラへの要求
を管理し、その許可に応答して多重ポート通信アダプタ
のシステムバスと通信コントローラのシステムバスとの
相互接続を行う。
ダプタに接続された個々の端末ごとにプロトコルおよび
通信技術の要件を個別的に適合できるものである。相互
接続制御手段は、通信コントローラのシステムバスへの
アクセスのため多重ポート通信アダプタのプロセッサに
より出された要求を監視する。そのような要求が出され
ると、相互接続制御手段は1通信コントローラのシステ
ムバスへのアクセスのための通信コントローラへの要求
を管理し、その許可に応答して多重ポート通信アダプタ
のシステムバスと通信コントローラのシステムバスとの
相互接続を行う。
以」二の如く、各々マイクロプロセッサを用いる複数の
多重ポート通信アダプタを、相互接続制御手段の機能に
より、多重ポート通信アダプタの1以−1−のポートに
1個ずつ又は複数個接続することができ、これにより、
多くの端末を有するプログラム可能な多重ポート通信ア
ダプタのサービスを通信コントローラの単一のポートで
拡張できる。
多重ポート通信アダプタを、相互接続制御手段の機能に
より、多重ポート通信アダプタの1以−1−のポートに
1個ずつ又は複数個接続することができ、これにより、
多くの端末を有するプログラム可能な多重ポート通信ア
ダプタのサービスを通信コントローラの単一のポートで
拡張できる。
この拡張は通信コントローラに対して1−ランスペアレ
ントであり、非常に融通性の高い1′フアンアウト”サ
ービスが提供される。
ントであり、非常に融通性の高い1′フアンアウト”サ
ービスが提供される。
以下、詳細に説明する前に本発明の幾つかの実施例を簡
単に列挙しておく。
単に列挙しておく。
(イ)下記の(a)ないしくg)を具備する多重ポート
通信システム (a)バスを有するプロセッサ (b)上記バスに接続され、DMAデータ転送要求及び
割込みデータ転送要求を処理する要求処理装置 (c)少なくとも1つのポートインターフェース手段 (d)Jz記プロセッサ及び上記要求処理装置に接続さ
れた割込み制御手段 (c)上記バスに接続されたメモリ 上記ポートインターフェース手段の各々は信号の送受の
ため通信リンクに接続され、データ転送要求信号を上記
要求処理装置に出す手段を有する。上記要求処理装置は
上記バスを介してデータ及びアドレスを受は取るため上
記プロセッサに接続される6上記要求処理装置は複数の
データ転送要求を調停しその中から優先順位最高のもの
を選択し、該選択された要求に応じて、上記プロセッサ
から受は取ったデータ(このデータはデータ転送要求の
タイプを各ポートごとに定めたものである)に基づきD
MA要求または割込み要求を上記プロセッサに送る。
通信システム (a)バスを有するプロセッサ (b)上記バスに接続され、DMAデータ転送要求及び
割込みデータ転送要求を処理する要求処理装置 (c)少なくとも1つのポートインターフェース手段 (d)Jz記プロセッサ及び上記要求処理装置に接続さ
れた割込み制御手段 (c)上記バスに接続されたメモリ 上記ポートインターフェース手段の各々は信号の送受の
ため通信リンクに接続され、データ転送要求信号を上記
要求処理装置に出す手段を有する。上記要求処理装置は
上記バスを介してデータ及びアドレスを受は取るため上
記プロセッサに接続される6上記要求処理装置は複数の
データ転送要求を調停しその中から優先順位最高のもの
を選択し、該選択された要求に応じて、上記プロセッサ
から受は取ったデータ(このデータはデータ転送要求の
タイプを各ポートごとに定めたものである)に基づきD
MA要求または割込み要求を上記プロセッサに送る。
(f)1つのプロセッサおよびバスを有する通信コント
ローラ (g)多重ポート通信アダプタおよび上記通信コントロ
ーラに接続され、該通信コンI−ローラへのアクセスを
要求しそれが許可されたことに応答して上記多重ポート
通信アダプタを上記通信コントローラのバスとの相互接
続を行うインターフェイス制御手段(ロ)下記の(a)
ないしくf)を具備する多重ポート通信システム (a)複数の汎用同期/非同期送受装置(以下U S
A RTという) (b)−1を記各USARTに接続されているサービス
要求信号手段 (c)上記複数のサービス要求信号手段が接続される要
求処理装置 (d)プロセッサ、メモリ、ならびにデータバスおよび
アドレスバス(要求の優先順位及びそれにより選択され
た要求のタイプに応じて、上記USART、上記プロセ
ッサ、および上記メモリ間でデータが通信される)(e
)プロセッサならびにアドレスバスおよびデータバスを
有する通信コントローラ (f)上記通信コントローラおよび多重ポート通信アダ
プタに接続され、上記通信コントローラの上記アドレス
バスおよびデータバスへのアクセスを要求しそれが許可
されたことに応答して一ヒ記多重ポート通信アダプタの
」−記アドレスバスおよびデータバスと上記通信コント
ローラの上記アドレスバスおよびデータバスとの相互接
続を行う相互接続制御手段 (ハ)下記の(a)ないしくf)を具備する多重ポート
通信システム (a)プロセッサおよびバスを有する多重ポート通信コ
ントローラ (b)通信プロトコルの変換を遂行するプロセッサを有
する多重ポートプロトコル変換手段 (c)変換命令を記憶するメモリ (d)論理信号のレベルを通信装置のインターフェース
信号のレベルに適合させるための複数のポートインター
フェース装置 (c)」−記ポートインターフェース装置と上記プロセ
ッサとをインターフェースし同時的なデータ転送要求を
調停してその中から優先順位最高のちを選択し、該選択
された優先順位最高のデータ転送要求に対して選択され
る命令を上記プロセッサに遂行させるため該データ転送
要求と適切なメモリロケーションへのポインタとを上記
プロセッサに送る調停手段 (f)多重ポート通信アダプタおよび上記通信コントロ
ーラに接続され、上記通信コントローラのパスへのアク
セスを要求しそれが許可されたことに応答して上記多重
ポート通信アダプタと上記通信コントローラとを相互接
続する相互接続手段 (ニ)下記の(a)ないしくh)を具備する多重ポート
通信システム (a)パスを有する多重通信コントローラ(b)複数の
通信ポートインターフェース装置(c)複数のデータ転
送要求信号手段 (d)データ転送要求に応じて上記通信ポートインター
フェース装置とのデータのやりとりを行うための双方向
のデータバス (Q)データ転送モードを制御するモーデ制御手段 (f)プロセッサと、命令およびデータを記憶するメモ
リ (g)上記プロセッサと上記モード制御手段と上記メモ
リとを相互接続するアドレスバスおよび上記データバス ここに、上記プロセッサは、上記通信ポートインターフ
ェース装置の各々に応じてデータ転送モードを定める一
ヒ記メモリに記憶された上記命令に基づいて初期制御パ
ラメータを上記モード制御手段に供給する。
ローラ (g)多重ポート通信アダプタおよび上記通信コントロ
ーラに接続され、該通信コンI−ローラへのアクセスを
要求しそれが許可されたことに応答して上記多重ポート
通信アダプタを上記通信コントローラのバスとの相互接
続を行うインターフェイス制御手段(ロ)下記の(a)
ないしくf)を具備する多重ポート通信システム (a)複数の汎用同期/非同期送受装置(以下U S
A RTという) (b)−1を記各USARTに接続されているサービス
要求信号手段 (c)上記複数のサービス要求信号手段が接続される要
求処理装置 (d)プロセッサ、メモリ、ならびにデータバスおよび
アドレスバス(要求の優先順位及びそれにより選択され
た要求のタイプに応じて、上記USART、上記プロセ
ッサ、および上記メモリ間でデータが通信される)(e
)プロセッサならびにアドレスバスおよびデータバスを
有する通信コントローラ (f)上記通信コントローラおよび多重ポート通信アダ
プタに接続され、上記通信コントローラの上記アドレス
バスおよびデータバスへのアクセスを要求しそれが許可
されたことに応答して一ヒ記多重ポート通信アダプタの
」−記アドレスバスおよびデータバスと上記通信コント
ローラの上記アドレスバスおよびデータバスとの相互接
続を行う相互接続制御手段 (ハ)下記の(a)ないしくf)を具備する多重ポート
通信システム (a)プロセッサおよびバスを有する多重ポート通信コ
ントローラ (b)通信プロトコルの変換を遂行するプロセッサを有
する多重ポートプロトコル変換手段 (c)変換命令を記憶するメモリ (d)論理信号のレベルを通信装置のインターフェース
信号のレベルに適合させるための複数のポートインター
フェース装置 (c)」−記ポートインターフェース装置と上記プロセ
ッサとをインターフェースし同時的なデータ転送要求を
調停してその中から優先順位最高のちを選択し、該選択
された優先順位最高のデータ転送要求に対して選択され
る命令を上記プロセッサに遂行させるため該データ転送
要求と適切なメモリロケーションへのポインタとを上記
プロセッサに送る調停手段 (f)多重ポート通信アダプタおよび上記通信コントロ
ーラに接続され、上記通信コントローラのパスへのアク
セスを要求しそれが許可されたことに応答して上記多重
ポート通信アダプタと上記通信コントローラとを相互接
続する相互接続手段 (ニ)下記の(a)ないしくh)を具備する多重ポート
通信システム (a)パスを有する多重通信コントローラ(b)複数の
通信ポートインターフェース装置(c)複数のデータ転
送要求信号手段 (d)データ転送要求に応じて上記通信ポートインター
フェース装置とのデータのやりとりを行うための双方向
のデータバス (Q)データ転送モードを制御するモーデ制御手段 (f)プロセッサと、命令およびデータを記憶するメモ
リ (g)上記プロセッサと上記モード制御手段と上記メモ
リとを相互接続するアドレスバスおよび上記データバス ここに、上記プロセッサは、上記通信ポートインターフ
ェース装置の各々に応じてデータ転送モードを定める一
ヒ記メモリに記憶された上記命令に基づいて初期制御パ
ラメータを上記モード制御手段に供給する。
(h)上記通信コントローラへのアクセスを要求しそれ
が許可されたことに応答して多重ポート通信アダプタと
上記通信コントローラとを相互接続する相互接続手段 ここで以上に示した多重ポート通信システムは次の(i
)および(if)から成る通信ライン速度、測定手段を
含む。
が許可されたことに応答して多重ポート通信アダプタと
上記通信コントローラとを相互接続する相互接続手段 ここで以上に示した多重ポート通信システムは次の(i
)および(if)から成る通信ライン速度、測定手段を
含む。
(i)h記データバスに接続されたプログラム可能なタ
イマ (ii )上記タイマと連絡して、上記複数の通信ポー
トインターフェース装置の任意の1つからの少なくとも
2つの連続するデータ転送要求の間の経過時間を測定す
る手段 ここに、−に記経過時間はその通信ポートインターフェ
ース装置における通信ライン速度を示すものである。
イマ (ii )上記タイマと連絡して、上記複数の通信ポー
トインターフェース装置の任意の1つからの少なくとも
2つの連続するデータ転送要求の間の経過時間を測定す
る手段 ここに、−に記経過時間はその通信ポートインターフェ
ース装置における通信ライン速度を示すものである。
ここで上記要求処理装置はDMAデータ転送手段および
割込みデータ転送手段を含み、上記各通信ポートインタ
ーフェース装置からのデータ転送要求の処理に対しどち
らの手段を適用するかを制御する。
割込みデータ転送手段を含み、上記各通信ポートインタ
ーフェース装置からのデータ転送要求の処理に対しどち
らの手段を適用するかを制御する。
(ホ)下記の(a)ないしくd)を具備する多重ポート
通信システム (a)第1のプロトコルを有する異種の端末に接続でき
る複数の通信リンク (b)(i)第1のプロセッサと(it)第1のデータ
バスと(■)第1のアドレスバスと、(iv)第1のメ
モリと、(v)サービスを要求する上記通信リンクの中
から優先順位最高のものを選んで上記第1のプロセッサ
によりその通信リンクをサービスさせる要求処理装置と
を具備し、上記通信リンクの各々を介して上記第1のプ
ロトコルを有する異種の端末とのデータのやりとりを行
う多重ポート通信アダプタ (c)(i)第2のプロセッサと、(it)第2のデー
タベースと、(iii )第2のアドレズ゛バスと、(
tv)1以上の他のプロトコルで動作する複数の入出力
ポートとを具備する通信コントローラ (d)上記通信コントローラのプロトコルに整合するよ
う変換されたプロトコルにより、」−記憶1のデータバ
スおよび上記憶1のアドレスバスを介して上記第1のメ
モリから上記第2のデータバスおよび上記第2のアドレ
スバスに情報を送る相互接続手段D 2.プログラム可能な多重ポートイ、アダプタ本節で説
明する全体的な構成は、プログラム記憶式に調節可能な
プロトコル・アダプタおよびポート・インターフェース
を含む通信コントローラ(以下、[多重ポート通信アダ
プタ」という)である。これは、マイクロプロセッサを
ベースとするマシンであり、プロトコル変換、データブ
ロック化、エラー処理、エラー回復、システム通信制御
等の様々な機能をプログラム記憶式に制御することがで
きるものである。この多重ポート通信アダプタは、複数
のDMA要求および複数の割り込み要求の競合を調停す
る要求処理装置(以下、「DIAC:Jという)を含む
。さらに、この多重ポート通信アダプタにインターフェ
ース制御論理を付加することにより無走査式(scan
less)の他の通信コントローラを介してホスト・シ
ステムとの相互接続が可能となる。
通信システム (a)第1のプロトコルを有する異種の端末に接続でき
る複数の通信リンク (b)(i)第1のプロセッサと(it)第1のデータ
バスと(■)第1のアドレスバスと、(iv)第1のメ
モリと、(v)サービスを要求する上記通信リンクの中
から優先順位最高のものを選んで上記第1のプロセッサ
によりその通信リンクをサービスさせる要求処理装置と
を具備し、上記通信リンクの各々を介して上記第1のプ
ロトコルを有する異種の端末とのデータのやりとりを行
う多重ポート通信アダプタ (c)(i)第2のプロセッサと、(it)第2のデー
タベースと、(iii )第2のアドレズ゛バスと、(
tv)1以上の他のプロトコルで動作する複数の入出力
ポートとを具備する通信コントローラ (d)上記通信コントローラのプロトコルに整合するよ
う変換されたプロトコルにより、」−記憶1のデータバ
スおよび上記憶1のアドレスバスを介して上記第1のメ
モリから上記第2のデータバスおよび上記第2のアドレ
スバスに情報を送る相互接続手段D 2.プログラム可能な多重ポートイ、アダプタ本節で説
明する全体的な構成は、プログラム記憶式に調節可能な
プロトコル・アダプタおよびポート・インターフェース
を含む通信コントローラ(以下、[多重ポート通信アダ
プタ」という)である。これは、マイクロプロセッサを
ベースとするマシンであり、プロトコル変換、データブ
ロック化、エラー処理、エラー回復、システム通信制御
等の様々な機能をプログラム記憶式に制御することがで
きるものである。この多重ポート通信アダプタは、複数
のDMA要求および複数の割り込み要求の競合を調停す
る要求処理装置(以下、「DIAC:Jという)を含む
。さらに、この多重ポート通信アダプタにインターフェ
ース制御論理を付加することにより無走査式(scan
less)の他の通信コントローラを介してホスト・シ
ステムとの相互接続が可能となる。
この多重ポート通信アダプタは、それぞれ送信チャネル
と受信チャネルとを備えた10個のポート(すなわち合
計20本のチャネル)に関してポートごとにDMA要求
および割り込み要求の個別的調停機能を備えている。そ
の他に、送信モードまたは受信モードで同じ10個のポ
ートおよび20本のチャネルにDMA/割り込み要求信
号手段が設けられている。各チャネルに対するキャラク
タサービスモードも、プログラム制御下で選択できる。
と受信チャネルとを備えた10個のポート(すなわち合
計20本のチャネル)に関してポートごとにDMA要求
および割り込み要求の個別的調停機能を備えている。そ
の他に、送信モードまたは受信モードで同じ10個のポ
ートおよび20本のチャネルにDMA/割り込み要求信
号手段が設けられている。各チャネルに対するキャラク
タサービスモードも、プログラム制御下で選択できる。
これは、プロセッサに割り込むことなく直接メモリ・ア
クセスによって、同期式/非同期式送受信モジュール(
以下、rUSARTJという)の受信バッファと、プロ
グラム記憶式に調節できる多重ポート通信アダプタに含
まれているRAMとの間のキャラクタ転送で可能となる
。別法として、受信または送信されたキャラクタをDM
Aによって転送することができ、割り込みがプロセッサ
に提示される。もう一つの別法では、DMAを使わず、
その代りに割り込みがプロセッサに提示され、プロセッ
サが割り込みサービス・ルーチンを呼び出して、所与の
受信側USARTまたは送信側USARTにUSART
のバッファの読取りまたは書込みのためのメモリマツプ
式入出力オペレーションをサービスするようにプロセッ
サに指示する。
クセスによって、同期式/非同期式送受信モジュール(
以下、rUSARTJという)の受信バッファと、プロ
グラム記憶式に調節できる多重ポート通信アダプタに含
まれているRAMとの間のキャラクタ転送で可能となる
。別法として、受信または送信されたキャラクタをDM
Aによって転送することができ、割り込みがプロセッサ
に提示される。もう一つの別法では、DMAを使わず、
その代りに割り込みがプロセッサに提示され、プロセッ
サが割り込みサービス・ルーチンを呼び出して、所与の
受信側USARTまたは送信側USARTにUSART
のバッファの読取りまたは書込みのためのメモリマツプ
式入出力オペレーションをサービスするようにプロセッ
サに指示する。
このアーキテクチャには融通性があるので、プログラマ
はハードウェア・パフォーマンスが最大になるように各
通信チャネルごとにオペレーションをカストマイズする
ことができる。たとえば、所与のポートを調歩式プロト
コルで動作させる場合、プログラマは、各キャラクタを
受は取ったとき多η(ポート通信アダプタのプロセッサ
が割り込まれる受信モードで所与のそのポートのオペレ
ーションを選択することができる。一方、同じポートの
送信チャネルは、DMAモードおよび調歩式プロトコル
で動作するようにプログラミングすることができる6す
なわち、チャネルごとにプログラムすることができる。
はハードウェア・パフォーマンスが最大になるように各
通信チャネルごとにオペレーションをカストマイズする
ことができる。たとえば、所与のポートを調歩式プロト
コルで動作させる場合、プログラマは、各キャラクタを
受は取ったとき多η(ポート通信アダプタのプロセッサ
が割り込まれる受信モードで所与のそのポートのオペレ
ーションを選択することができる。一方、同じポートの
送信チャネルは、DMAモードおよび調歩式プロトコル
で動作するようにプログラミングすることができる6す
なわち、チャネルごとにプログラムすることができる。
したがって、プロセッサ中のプログラムによって、受信
した各キャラクタの妥当性、正確さ、パリティなどを検
査することができ、訂正されたアウトバウンド・メツセ
ージは、メツセージ全体が送信されるまでプロセッサに
割り込むことなく直接に送信できる。
した各キャラクタの妥当性、正確さ、パリティなどを検
査することができ、訂正されたアウトバウンド・メツセ
ージは、メツセージ全体が送信されるまでプロセッサに
割り込むことなく直接に送信できる。
もう一つの例として、5DLCプロトコルでは送受信両
方のチャネルで高速のブロック転送を使用しているので
、5DLCプロトコルに基づくボー1−を送受信面チャ
ネルに対しDMAモードでサービスすることもできる。
方のチャネルで高速のブロック転送を使用しているので
、5DLCプロトコルに基づくボー1−を送受信面チャ
ネルに対しDMAモードでサービスすることもできる。
一般に、データ転送手段、すなわち20本のチャネルの
いずれかを介するプロトコルおよびメモリ・アクセスの
方法は、プログラム記憶式命令によってメモリマツプ式
入出力キャラクタサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、DMAに
よって転送される各キャラクタに関する割り込みをプロ
セッサに提示すべきかどうかもプログラムで選択できる
。DMAオペレーションは、ある時間にあるキャラクタ
をUSART (汎用同期/非同期送受信モジュール)
からRAMにまたはメモリからUSARTに転送するよ
うに指示するDIACによって制御される。
いずれかを介するプロトコルおよびメモリ・アクセスの
方法は、プログラム記憶式命令によってメモリマツプ式
入出力キャラクタサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、DMAに
よって転送される各キャラクタに関する割り込みをプロ
セッサに提示すべきかどうかもプログラムで選択できる
。DMAオペレーションは、ある時間にあるキャラクタ
をUSART (汎用同期/非同期送受信モジュール)
からRAMにまたはメモリからUSARTに転送するよ
うに指示するDIACによって制御される。
たとえばDMAモードのオペレーションを呼び出したと
仮定すると、USARTはその受信バッファ中においで
あるキャラクタを受は取ったとき、DMA受信要求を活
動化し、送信バッファが空のときDMA送信要求を活動
化する。プログラムがDIAC:をどのように構成した
かに応じて、DMA要求は、DIACによって、DMA
要求、割り込み要求またはその双方の要求として処理さ
れる。
仮定すると、USARTはその受信バッファ中においで
あるキャラクタを受は取ったとき、DMA受信要求を活
動化し、送信バッファが空のときDMA送信要求を活動
化する。プログラムがDIAC:をどのように構成した
かに応じて、DMA要求は、DIACによって、DMA
要求、割り込み要求またはその双方の要求として処理さ
れる。
すなわち、各通信ポート上の受信チャネルと送信チャネ
ルは、メモリマツプ式入出力コマンドの実行によって別
のキャラクタまたはキャラクタブロックを転送するよう
プロセッサに合図するために、DMAデータ転送または
割り込み方式転送を使って動作するように構成できる。
ルは、メモリマツプ式入出力コマンドの実行によって別
のキャラクタまたはキャラクタブロックを転送するよう
プロセッサに合図するために、DMAデータ転送または
割り込み方式転送を使って動作するように構成できる。
所与のチャネルがDMAモードで動作する場合、そのチ
ャネルに対する起点アドレスとバイト・カウントをセッ
トアツプするようにプログラムを構成する。次にDIA
Cは、受信バイト・カウントがゼロになったとき、また
は送信バイト・カウントがゼロになったとき1割り込み
によってプロセッサにこれを合図する。あるメツセージ
に関するファイルキャラクタの終りを受信すると、上流
のUSARTが割り込みによってプロセッサに、メツセ
ージの送信または受信が完了したことを合図する。デー
タ・ブロックの全体が下流のUSARTで組み立てられ
ると、DMAプロセッサはプロセッサから通知を受けて
、プロセッサが指定したメモリのバッファ・アドレスか
ら上流送信をスタートする。DIACは、プロセッサか
らのメモリマツプ式入出力オペレーションによってセッ
トアツプされる。
ャネルに対する起点アドレスとバイト・カウントをセッ
トアツプするようにプログラムを構成する。次にDIA
Cは、受信バイト・カウントがゼロになったとき、また
は送信バイト・カウントがゼロになったとき1割り込み
によってプロセッサにこれを合図する。あるメツセージ
に関するファイルキャラクタの終りを受信すると、上流
のUSARTが割り込みによってプロセッサに、メツセ
ージの送信または受信が完了したことを合図する。デー
タ・ブロックの全体が下流のUSARTで組み立てられ
ると、DMAプロセッサはプロセッサから通知を受けて
、プロセッサが指定したメモリのバッファ・アドレスか
ら上流送信をスタートする。DIACは、プロセッサか
らのメモリマツプ式入出力オペレーションによってセッ
トアツプされる。
D2.1.ゲ:づ(徽奥ILα初」■L(第4図(すな
わち第4A図および第4B図)に移って18次に受信チ
ャネル10本と、送信チャネル10本からなる20本ま
でのチャネルからのサービス要求を処理する多重ポート
通信アダプタの構成について説明する。DIAC3は、
EIAドライバ・レシーバの存するポート1からの20
本までの送受信チャネルの各々のサービス要求を処理す
る。ポート#1、ポート#2等のEIAドライバ・レシ
ーバ対で表される10個のポートの各々に、受信チャネ
ルと送信チャネルが1本ずつある。複数個のUSART
2が、ポート1でEIAドライバ・レシーバに接続され
ている。各USART2は、2個のポートを処理し、し
たがって2個のドライバ・レシーバ対を処理できる。D
IAC3は後でより詳しく説明するように20本の各チ
ャネル用に、24ビツト・アドレス・レジスタと16ビ
ツト・バイト・カウント・レジスタを備えている。レジ
スタは、後で説明するようにDIAC3の内部に含まれ
る局所的なメモリの形をとる。
わち第4A図および第4B図)に移って18次に受信チ
ャネル10本と、送信チャネル10本からなる20本ま
でのチャネルからのサービス要求を処理する多重ポート
通信アダプタの構成について説明する。DIAC3は、
EIAドライバ・レシーバの存するポート1からの20
本までの送受信チャネルの各々のサービス要求を処理す
る。ポート#1、ポート#2等のEIAドライバ・レシ
ーバ対で表される10個のポートの各々に、受信チャネ
ルと送信チャネルが1本ずつある。複数個のUSART
2が、ポート1でEIAドライバ・レシーバに接続され
ている。各USART2は、2個のポートを処理し、し
たがって2個のドライバ・レシーバ対を処理できる。D
IAC3は後でより詳しく説明するように20本の各チ
ャネル用に、24ビツト・アドレス・レジスタと16ビ
ツト・バイト・カウント・レジスタを備えている。レジ
スタは、後で説明するようにDIAC3の内部に含まれ
る局所的なメモリの形をとる。
各チャネルは、制御プログラムによってDMAモードま
たはキャラクタサービス割込みモードで選択的に動作で
きる。DMAモードでは、所与のUSART2とRAM
6の間でのキャラクタ転送は、DIAC:3の制御下で
行われる。キャラクタサービスモードでは、USART
とRAM6の間でのキャラクタ転送は、プロセッサ5で
制御される。プロセッサ5は、どんな形もとれるが、良
好な実施例では、モトローラMC68000マイクロプ
ロセツサを使用したので、ここでは実例としてこれを使
うことにする。
たはキャラクタサービス割込みモードで選択的に動作で
きる。DMAモードでは、所与のUSART2とRAM
6の間でのキャラクタ転送は、DIAC:3の制御下で
行われる。キャラクタサービスモードでは、USART
とRAM6の間でのキャラクタ転送は、プロセッサ5で
制御される。プロセッサ5は、どんな形もとれるが、良
好な実施例では、モトローラMC68000マイクロプ
ロセツサを使用したので、ここでは実例としてこれを使
うことにする。
初期設定は、システム・リセット機能から始まり1次に
プロセッサ5で動作する制御プログラムを使って、各チ
ャネルのオペレーションをプログラマの選択に応じてD
MAモードまたはキャラクタサービス割り込みモードで
初期設定する。 DMAモードで動作する構成の各チャ
ネルでは、そのチャネルのアドレス・レジスタを起点ア
ドレスにセット・アップし、そのチャネルのバイト・カ
ウント・レジスタにバイト・カウントを与えるために、
制御プログラムをコード化しなければならない。これら
のレジスタは、上記のようにDIAC3の内部に含まれ
るDIAC3の局所的なメモリの一部分である。これに
ついては、後でより詳しく説明する。
プロセッサ5で動作する制御プログラムを使って、各チ
ャネルのオペレーションをプログラマの選択に応じてD
MAモードまたはキャラクタサービス割り込みモードで
初期設定する。 DMAモードで動作する構成の各チャ
ネルでは、そのチャネルのアドレス・レジスタを起点ア
ドレスにセット・アップし、そのチャネルのバイト・カ
ウント・レジスタにバイト・カウントを与えるために、
制御プログラムをコード化しなければならない。これら
のレジスタは、上記のようにDIAC3の内部に含まれ
るDIAC3の局所的なメモリの一部分である。これに
ついては、後でより詳しく説明する。
所与のチャネルのバイト・カウント・レジスタが受信オ
ペレーションまたは送信オペレーションでOまで減分さ
れると、第4図のレベル4割り込み線LVL4で示され
るようにレベル4の割り込みがDIAC3によって発生
される。次に、プロセッサ5が、レベル4の割り込み肯
定応答サイクルを実行し、割り込み制御論理4にレベル
4割り込み肯定応答信号を出させる。同時に、DIAC
3が割り込み肯定応答信号に応答して、そのバイト・カ
ウントがOまで増分された特定のチャネルを識別するた
め、システム・データ・バス上に一意的なベクトル値を
置く。これによって、プロセッサ5中の制御プログラム
がDIAC3で発生されたベクトル値にもとづいて、特
定のチャネルにサービスできるようになる。このベクト
ル値でRAMe中の起点アドレスが識別されるので、各
ポートで所与のタイプのチャネルオペレーションに対し
て、様々な事前プログラム式制御ルーチンおよびサービ
ス・ルーチンを選択的に実現できる。
ペレーションまたは送信オペレーションでOまで減分さ
れると、第4図のレベル4割り込み線LVL4で示され
るようにレベル4の割り込みがDIAC3によって発生
される。次に、プロセッサ5が、レベル4の割り込み肯
定応答サイクルを実行し、割り込み制御論理4にレベル
4割り込み肯定応答信号を出させる。同時に、DIAC
3が割り込み肯定応答信号に応答して、そのバイト・カ
ウントがOまで増分された特定のチャネルを識別するた
め、システム・データ・バス上に一意的なベクトル値を
置く。これによって、プロセッサ5中の制御プログラム
がDIAC3で発生されたベクトル値にもとづいて、特
定のチャネルにサービスできるようになる。このベクト
ル値でRAMe中の起点アドレスが識別されるので、各
ポートで所与のタイプのチャネルオペレーションに対し
て、様々な事前プログラム式制御ルーチンおよびサービ
ス・ルーチンを選択的に実現できる。
このため、インバウンドキャラクタまたはアウトバウン
ドキャラクタに対する適当な処理ルーチンを選択するこ
とによって、たとえば調歩式もしくは5DLC:から2
進テ一プ同期式もしくは調歩式へのプロトコル交換又は
その逆のプロトコル変換のように、同期式相互間、非同
期式相互間および同期式、非同期式相互間のプロトコル
変換が容易にできるようになる。
ドキャラクタに対する適当な処理ルーチンを選択するこ
とによって、たとえば調歩式もしくは5DLC:から2
進テ一プ同期式もしくは調歩式へのプロトコル交換又は
その逆のプロトコル変換のように、同期式相互間、非同
期式相互間および同期式、非同期式相互間のプロトコル
変換が容易にできるようになる。
キャラクタサービス割り込みモードで動作するチャネル
は、USART2がその特定チャネルに関するキャラク
タサービスを要求する毎に、DIAC3によってレベル
3の割り込みを生成させる。
は、USART2がその特定チャネルに関するキャラク
タサービスを要求する毎に、DIAC3によってレベル
3の割り込みを生成させる。
次にプロセッサ5がレベル3の割り込み肯定応答サイク
ルを実行し、割り込み制御論理回路4にレベル3割り込
み肯定応答信号を出させる。それに応答して、DIAC
3が、そのときキャラクタサビスが要求されている特定
チャネルを識別するため、システム・データ・バス上に
一意的なベクトル値を載せる。これによってプロセッサ
5の制御プログラムが、DIAC3により生成されるベ
クトル値にもとづいてそのチャネルにサービスできるよ
うになる。
ルを実行し、割り込み制御論理回路4にレベル3割り込
み肯定応答信号を出させる。それに応答して、DIAC
3が、そのときキャラクタサビスが要求されている特定
チャネルを識別するため、システム・データ・バス上に
一意的なベクトル値を載せる。これによってプロセッサ
5の制御プログラムが、DIAC3により生成されるベ
クトル値にもとづいてそのチャネルにサービスできるよ
うになる。
D2.2.遺」シ(凶上:づ仁旦ン9【4二)j1丸第
1図に示すように、各ポート毎にEIAレシーバ・ドラ
イバ対が存在する。この回路構成では、調歩式通信ライ
ンなどを使ってモデムまたは直接付加信号からデータ信
号を受は取り、EIA Rs−za2cm圧レベルか
らTTL電圧レベルにデータを変換する。USART2
は、逐次データを受は取り、8ビツト・バイトのデータ
を蓄積する。次にUSART2は所与の受信チャネルに
関するその要求線を活動化して、データ・バイトが使用
可能なことをDIAC3に指示する。DIAC3は、要
求をDMA要求として処理するようにあらかじめプログ
ラミングすることもできるし。
1図に示すように、各ポート毎にEIAレシーバ・ドラ
イバ対が存在する。この回路構成では、調歩式通信ライ
ンなどを使ってモデムまたは直接付加信号からデータ信
号を受は取り、EIA Rs−za2cm圧レベルか
らTTL電圧レベルにデータを変換する。USART2
は、逐次データを受は取り、8ビツト・バイトのデータ
を蓄積する。次にUSART2は所与の受信チャネルに
関するその要求線を活動化して、データ・バイトが使用
可能なことをDIAC3に指示する。DIAC3は、要
求をDMA要求として処理するようにあらかじめプログ
ラミングすることもできるし。
要求を割り込み要求として処理するようにあらかじめプ
ログラミングすることもできる。
ログラミングすることもできる。
まず、DIAC3が所与のチャネルの要求をDMA要求
として処理するようにプログラミングされている場合に
ついて考察する。DIAC3に含まれているDMA要求
アービタ(後出)が、20本までのチャネルに関する要
求を受は取る。いずれかのチャネルがDMAデータ転送
に関するアクティブな要求をもっている場合、DIAC
はプロセッサ5に通じるDMAバス要求信号を活動化す
る。プロセッサ5がDMA許可信号を活動化し、DIA
C3は、自分がバス・マスターであることを示すDMA
バス許可肯定応答信号を出して応答する。これによりプ
ロセッサ5は、システム・バス上にデータを出せなくな
る。バス許可がアクテテイブな間に以前のマシンサイク
ルからのストローブがアクティブでなくなると、DIA
CからDMAバス許可肯定応答信号が出る6 所与のUSART2が、優先順位が最高の要求とみなさ
れる受信要求をもっている場合、DIACは、次のよう
にしてUSART2の受信データの転送を処理するよう
に構成される。DIACは、まず自分のRAM (以下
、内部RAMという)からDMAアドレスを取り出す。
として処理するようにプログラミングされている場合に
ついて考察する。DIAC3に含まれているDMA要求
アービタ(後出)が、20本までのチャネルに関する要
求を受は取る。いずれかのチャネルがDMAデータ転送
に関するアクティブな要求をもっている場合、DIAC
はプロセッサ5に通じるDMAバス要求信号を活動化す
る。プロセッサ5がDMA許可信号を活動化し、DIA
C3は、自分がバス・マスターであることを示すDMA
バス許可肯定応答信号を出して応答する。これによりプ
ロセッサ5は、システム・バス上にデータを出せなくな
る。バス許可がアクテテイブな間に以前のマシンサイク
ルからのストローブがアクティブでなくなると、DIA
CからDMAバス許可肯定応答信号が出る6 所与のUSART2が、優先順位が最高の要求とみなさ
れる受信要求をもっている場合、DIACは、次のよう
にしてUSART2の受信データの転送を処理するよう
に構成される。DIACは、まず自分のRAM (以下
、内部RAMという)からDMAアドレスを取り出す。
これは、RAM6でUSART2の受信キャラクタデー
タが記憶される起点位置のアドレスである。DIAC3
は、このアドレスを使ってシステム・アドレス・バスを
活動化する。DIAC3は、アドレスが偶数であればU
SARTの1バイト幅のデータ・バスがシステムの上位
バイト・アドレス・バスに接続され、アドレスが奇数で
あればシステムの下位バイト・アドレス・バスに接続さ
れるように、バイト選択論理9を条件付ける。データは
USART2からRAM6に転送されるので、データを
USART 2からRAM6に向けるようにバイト選択
論理9の方向制御情報がセットされる。次に、DIAC
3はUSART2に関する読取りオペレーションを実行
する。これによりUSARTはそのバッファの内容を、
受信したデータ・バイトとしてデータ・バス上に載せる
。次にDIAC3はRAM6への書込みサイクルを実行
する。これによりUSART2からのデータがRAM6
の以前に与えられた選択されたアドレスに書き込まれる
。次にDIAC3は、その内部RAMに記憶されている
DMAアドレスを増分し、その中に記憶されているその
チャネルに関するDMAバイト・カウントを減分する。
タが記憶される起点位置のアドレスである。DIAC3
は、このアドレスを使ってシステム・アドレス・バスを
活動化する。DIAC3は、アドレスが偶数であればU
SARTの1バイト幅のデータ・バスがシステムの上位
バイト・アドレス・バスに接続され、アドレスが奇数で
あればシステムの下位バイト・アドレス・バスに接続さ
れるように、バイト選択論理9を条件付ける。データは
USART2からRAM6に転送されるので、データを
USART 2からRAM6に向けるようにバイト選択
論理9の方向制御情報がセットされる。次に、DIAC
3はUSART2に関する読取りオペレーションを実行
する。これによりUSARTはそのバッファの内容を、
受信したデータ・バイトとしてデータ・バス上に載せる
。次にDIAC3はRAM6への書込みサイクルを実行
する。これによりUSART2からのデータがRAM6
の以前に与えられた選択されたアドレスに書き込まれる
。次にDIAC3は、その内部RAMに記憶されている
DMAアドレスを増分し、その中に記憶されているその
チャネルに関するDMAバイト・カウントを減分する。
これらのアドレス・フィールドおよびバイト・カウント
・フィールドは、DIAC3の内部RAMにおける所与
のチャネルに関する制御ブロックとして指定されている
セクションに位置指定される。これについては後で説明
する6USART2からRAM6へのデータ転送が完了
すると、DIAC3はプロセッサ5へのDMAバス許可
肯定応答信号を非活動化する。DIAC:3中のDMA
要求アービタは、USART2からの要求信号を監視し
続ける。
・フィールドは、DIAC3の内部RAMにおける所与
のチャネルに関する制御ブロックとして指定されている
セクションに位置指定される。これについては後で説明
する6USART2からRAM6へのデータ転送が完了
すると、DIAC3はプロセッサ5へのDMAバス許可
肯定応答信号を非活動化する。DIAC:3中のDMA
要求アービタは、USART2からの要求信号を監視し
続ける。
処理されるUSARTが、待機中の優先順位が最高の要
求を待つと仮定したことに留意されたい。
求を待つと仮定したことに留意されたい。
優先順位を判定する手段についても後でより詳しく説明
するが、簡単にいえば、これはDIAC3との接続の物
理的な位置関係に基づくもので、現在の要求を有する最
高の数の要求線が最高の優先順位となるものである。
するが、簡単にいえば、これはDIAC3との接続の物
理的な位置関係に基づくもので、現在の要求を有する最
高の数の要求線が最高の優先順位となるものである。
次に、[)IAC3がそのチャネルに関する所与のUS
ARTの受信要求をキャラクタサービス割り込み要求と
して処理するようにプログラミングされている場合につ
いて考察する。DIAC3に含まれる割り込み要求アー
ビタ(後出)は1割り込み要求用としてプログラミング
されている20本までのチャネルに関する要求を受は取
る。いずれかのチャネルがアクティブな割り込み要求を
待っている場合、DIAC3は割り込み制御論理4への
レベル3割り込み要求信号を活動化する。レベル3の割
り込み要求が、プロセッサ5へのアクティブな最高レベ
ルの割り込みになると、“プロセッサ5はレベル3の割
り込みに関する割り込み肯定応答サイクルを実行する6
レベル3割り込み肯定応答4p号は9割り込み制御論理
4が出し、DIAC3に送られる。次に、DIAC3は
システム・データ・バスに優先順位最高の割り込み≠ヤ
ネルを直接指示するベクトル値を置く6次にそのUSA
RTのキャラクタサービス要求を処理するため、プロセ
ッサ5中で動作する制御プログラムが、RAM6、EP
ROM8またはEPROM8中の、そのコードが常駐す
る起点位置に向けられる。次にプロセッサ5がUSAR
T2に関する読取りオペレーションを実行し、そのUS
ARTのバッファからデータ・バイトを読み取る。次に
プロセッサ5はこのデータ・バイトをRAM6中に記憶
する。
ARTの受信要求をキャラクタサービス割り込み要求と
して処理するようにプログラミングされている場合につ
いて考察する。DIAC3に含まれる割り込み要求アー
ビタ(後出)は1割り込み要求用としてプログラミング
されている20本までのチャネルに関する要求を受は取
る。いずれかのチャネルがアクティブな割り込み要求を
待っている場合、DIAC3は割り込み制御論理4への
レベル3割り込み要求信号を活動化する。レベル3の割
り込み要求が、プロセッサ5へのアクティブな最高レベ
ルの割り込みになると、“プロセッサ5はレベル3の割
り込みに関する割り込み肯定応答サイクルを実行する6
レベル3割り込み肯定応答4p号は9割り込み制御論理
4が出し、DIAC3に送られる。次に、DIAC3は
システム・データ・バスに優先順位最高の割り込み≠ヤ
ネルを直接指示するベクトル値を置く6次にそのUSA
RTのキャラクタサービス要求を処理するため、プロセ
ッサ5中で動作する制御プログラムが、RAM6、EP
ROM8またはEPROM8中の、そのコードが常駐す
る起点位置に向けられる。次にプロセッサ5がUSAR
T2に関する読取りオペレーションを実行し、そのUS
ARTのバッファからデータ・バイトを読み取る。次に
プロセッサ5はこのデータ・バイトをRAM6中に記憶
する。
受信オペレーションにおけるデータ流れについて簡単に
説明したので、次に送信オペレーションにおけるデータ
流れについて説明する。
説明したので、次に送信オペレーションにおけるデータ
流れについて説明する。
D2.3.退場オペレーションのデータ流れ所与のUS
ART2の送信バッファが空のとき、USART2は当
該のチャネルに関する送信オペレーションの要求線を活
動化する。前述の如く、DIAC:3は要求をDMA要
求として処理するようにあらかじめプログラミングする
こともできるし、要求をキャラクタサービス割り込み要
求として処理するようにプログラミングしておくことも
できる。
ART2の送信バッファが空のとき、USART2は当
該のチャネルに関する送信オペレーションの要求線を活
動化する。前述の如く、DIAC:3は要求をDMA要
求として処理するようにあらかじめプログラミングする
こともできるし、要求をキャラクタサービス割り込み要
求として処理するようにプログラミングしておくことも
できる。
まず、DIAC3がチャネル要求をDMA要求として処
理するようにプログラミングされている場合を考察する
と、DIAC:3に含まれるDMA要求アービタは、2
0本までのチャネルの要求を受は取り、優先順位最高の
チャネルを選択する。
理するようにプログラミングされている場合を考察する
と、DIAC:3に含まれるDMA要求アービタは、2
0本までのチャネルの要求を受は取り、優先順位最高の
チャネルを選択する。
いずれかのチャネルがDMA転送に関してアクティブな
要求をもっている場合、DIAC;3はプロセッサ5へ
のDMAバス要求信号を活動化する。
要求をもっている場合、DIAC;3はプロセッサ5へ
のDMAバス要求信号を活動化する。
プロセッサ5は、DIAC3に戻るDMAバス許可信号
を活動化し、プロセッサ5の以前のマシンサイクルのス
トローグ期間がアクティブでなくなったとき、DIAC
3はDMAバス許可肯定応答信号を出して応答する。D
IAC3がDMAバス許可肯定応答信号を活動化すると
、DIACがバス・マスターであることが指示されるの
で、プロセッサ5はシステム・バスにデータを出さない
。
を活動化し、プロセッサ5の以前のマシンサイクルのス
トローグ期間がアクティブでなくなったとき、DIAC
3はDMAバス許可肯定応答信号を出して応答する。D
IAC3がDMAバス許可肯定応答信号を活動化すると
、DIACがバス・マスターであることが指示されるの
で、プロセッサ5はシステム・バスにデータを出さない
。
所与のUSART2の送信要求がたまたまそのとき待機
中の最高の優先順位をもつ場合、DIAC3は、そのU
S A RTの送信データ転送オペレーションを処理
するように構成される。DIAC3がその内部RAMか
らDMAアドレスを取り出し、このアドレスを使ってシ
ステム・アドレス・バスを活動化する。DMAアドレス
は、RAM6中でUSART2の送信されるキャラクタ
またはデータが取り出されるところのアドレスである。
中の最高の優先順位をもつ場合、DIAC3は、そのU
S A RTの送信データ転送オペレーションを処理
するように構成される。DIAC3がその内部RAMか
らDMAアドレスを取り出し、このアドレスを使ってシ
ステム・アドレス・バスを活動化する。DMAアドレス
は、RAM6中でUSART2の送信されるキャラクタ
またはデータが取り出されるところのアドレスである。
DIAC3はまた、提示されるアドレスが偶数であれば
所与のUSART2の1バイト幅のデータ・バスをシス
テムの上位バイトに接続し、アドレスが奇数であればシ
ステムの下位バイトに接続するように、バイト選択論理
9を活動化する。データはRAMからUSART2に転
送されるので、データをRAM6からUSART2に向
けるために。
所与のUSART2の1バイト幅のデータ・バスをシス
テムの上位バイトに接続し、アドレスが奇数であればシ
ステムの下位バイトに接続するように、バイト選択論理
9を活動化する。データはRAMからUSART2に転
送されるので、データをRAM6からUSART2に向
けるために。
バイト選択論理9の方向制御情報がセットされる。
次にDIAC3はRAM6に対する読取りオペレーショ
ンを実行し、転送される1データ・バイトをUSART
2のデータ・バスに向ける。次にDIAC3はUSAR
T2への書込みサイクルを実行する。これによりRAM
6からのデータはUSART2のバッファに書き込まれ
る。次にDIAC3はDMAアドレスを増分し、そのチ
ャネルに関するDMAバイト・カウントを減分し、制御
情報をDIAC:の内部RAM中にあるそのチャネルに
関する制御ブロックに記憶する。AM6からUS A
R”1” 2へのデータの転送が完了すると、DIAC
3はプロセッサ5へのDMAバス許可肯定応答信号を非
活動化する。DIAC:に含まれているDMA要求アー
ビタは、今サービスされたものを含めてUSARTから
の要求信号を監視し続ける。
ンを実行し、転送される1データ・バイトをUSART
2のデータ・バスに向ける。次にDIAC3はUSAR
T2への書込みサイクルを実行する。これによりRAM
6からのデータはUSART2のバッファに書き込まれ
る。次にDIAC3はDMAアドレスを増分し、そのチ
ャネルに関するDMAバイト・カウントを減分し、制御
情報をDIAC:の内部RAM中にあるそのチャネルに
関する制御ブロックに記憶する。AM6からUS A
R”1” 2へのデータの転送が完了すると、DIAC
3はプロセッサ5へのDMAバス許可肯定応答信号を非
活動化する。DIAC:に含まれているDMA要求アー
ビタは、今サービスされたものを含めてUSARTから
の要求信号を監視し続ける。
次に、DIAC3が所与のUSART2の送信チャネル
要求をキャラクタサービス割り込み要求として処理する
ようにプログラミングされている場合について考察する
。DIACa中の割り込み要求アービタは、割り込み要
求としてプログラミングされる20本までのチャネルに
関する要求を受は取る。いずれかのチャネルがアクティ
ブな割り込み要求をもついる場合、DIAC3は1割り
込み制御論理4へのレベル3の割り込み要求信号を活動
化する。レベル3の割り込み要求が、プロセッサ5に提
示されアクティブとなって゛いる最高のレベルの割り込
みになると、プロセッサ5はレベル3の割り込み肯定応
答サイクルを実行する。
要求をキャラクタサービス割り込み要求として処理する
ようにプログラミングされている場合について考察する
。DIACa中の割り込み要求アービタは、割り込み要
求としてプログラミングされる20本までのチャネルに
関する要求を受は取る。いずれかのチャネルがアクティ
ブな割り込み要求をもついる場合、DIAC3は1割り
込み制御論理4へのレベル3の割り込み要求信号を活動
化する。レベル3の割り込み要求が、プロセッサ5に提
示されアクティブとなって゛いる最高のレベルの割り込
みになると、プロセッサ5はレベル3の割り込み肯定応
答サイクルを実行する。
次に割り込み制御論理4によってレベル3割り込み肯定
応答信号が活動化され、DIAC:3に提示される。D
IAC:3がシステム・データ・バス上に優先順位最高
の割り込みチャネルを直接指示するベクトル値を載せる
。次にそのUSART2のキャラクタサービス要求を処
理するコードをアクセスするため、プロセッサ5中で動
作する制御プログラムは、バス上のアドレスで指定され
る位置に直接向かう。プロセッサ5は、RAMG中で読
取りオペレーションを実行して、RAM6からデータ・
バイトを得る。次にプロセッサ5は書込みオペレーショ
ンを実行して、データ・バイトをUSART2の送信バ
ッファに転送する。
応答信号が活動化され、DIAC:3に提示される。D
IAC:3がシステム・データ・バス上に優先順位最高
の割り込みチャネルを直接指示するベクトル値を載せる
。次にそのUSART2のキャラクタサービス要求を処
理するコードをアクセスするため、プロセッサ5中で動
作する制御プログラムは、バス上のアドレスで指定され
る位置に直接向かう。プロセッサ5は、RAMG中で読
取りオペレーションを実行して、RAM6からデータ・
バイトを得る。次にプロセッサ5は書込みオペレーショ
ンを実行して、データ・バイトをUSART2の送信バ
ッファに転送する。
以」二の説明は、最も広範なものであり、良好な実施例
として第4図に示した、プログラム記憶式に調節できる
多重ポート通信アダプタの全体的データ流れおよびアー
キテクチャとして最も一般的なものである。各ポートで
使用される特定のプロトコルは、所与のポートからの要
求に応答してEPROM8などの記憶装置中のどのコー
ド・ルーチンがアクセスされるかによって決定される。
として第4図に示した、プログラム記憶式に調節できる
多重ポート通信アダプタの全体的データ流れおよびアー
キテクチャとして最も一般的なものである。各ポートで
使用される特定のプロトコルは、所与のポートからの要
求に応答してEPROM8などの記憶装置中のどのコー
ド・ルーチンがアクセスされるかによって決定される。
各チャネルごとにこれが割り当てられたとき、この選択
を行うのは、プロセッサ5で動作する制御プログラムで
ある。プログラマは、この選択をメニューまたはその他
の適当な提示手段で事前に行なうことができる。あるプ
ロトコルから別のプロトコルへの変換は、ヘッダの生成
、バイト形式の変換、5DLCの制御フィールドとフラ
グ・フィールド、2進デ一タ同期制御キャラクタおよび
調歩式制御キャラクタの生成、ならびにそれらをそのポ
ートに割り当てられたプロトコルにもとづいて任意のポ
ートでの送信または受信に適合できるよう適切な順序で
提示するために、EPROM8またはRAM6から適当
なコード列を呼び出すことによって同様に処理される。
を行うのは、プロセッサ5で動作する制御プログラムで
ある。プログラマは、この選択をメニューまたはその他
の適当な提示手段で事前に行なうことができる。あるプ
ロトコルから別のプロトコルへの変換は、ヘッダの生成
、バイト形式の変換、5DLCの制御フィールドとフラ
グ・フィールド、2進デ一タ同期制御キャラクタおよび
調歩式制御キャラクタの生成、ならびにそれらをそのポ
ートに割り当てられたプロトコルにもとづいて任意のポ
ートでの送信または受信に適合できるよう適切な順序で
提示するために、EPROM8またはRAM6から適当
なコード列を呼び出すことによって同様に処理される。
したがって、このアーキテクチャ構造を使うと、高い融
通性が得られ、特定のタイプのキャラクタサービスおよ
びポート・プロトコルを各チャネルごとに割り当てる際
に大幅な選択の自由が与えられる。先に指摘したように
、それは送信チャネルと受信チャネルで異なっていても
よい。このため、上記の論理によってさらに高い融通性
が得られ、したがってこのアーキテクチャによれば、多
重ポート通信アダプタを一律に調節することができる。
通性が得られ、特定のタイプのキャラクタサービスおよ
びポート・プロトコルを各チャネルごとに割り当てる際
に大幅な選択の自由が与えられる。先に指摘したように
、それは送信チャネルと受信チャネルで異なっていても
よい。このため、上記の論理によってさらに高い融通性
が得られ、したがってこのアーキテクチャによれば、多
重ポート通信アダプタを一律に調節することができる。
第2図には、第4図に示したシステムとの相互接続とし
て示されたものの一部分となっている追加的なデータ流
れ制御が示されている。マシン・チェック・レジスタ1
1には、後述するように様々なソースからくるビット・
エラー線1〜6が具備されている。マシン・チェック・
レジスタ11は、第4図の割り込み制御論理4に、レベ
ル7のマシン・チェック割り込みまたはバス・エラー割
り込みを発する・第1図の割り込み制御論理4からは、
レベル7の割り込み肯定応答が戻される。
て示されたものの一部分となっている追加的なデータ流
れ制御が示されている。マシン・チェック・レジスタ1
1には、後述するように様々なソースからくるビット・
エラー線1〜6が具備されている。マシン・チェック・
レジスタ11は、第4図の割り込み制御論理4に、レベ
ル7のマシン・チェック割り込みまたはバス・エラー割
り込みを発する・第1図の割り込み制御論理4からは、
レベル7の割り込み肯定応答が戻される。
マシン・チェック・レジスタ11は、システム。
データ・バスに接続される。これについては後で説明す
る。
る。
アドレス比較、データ比較およびその他の諸機能を有す
る比較機能レジスタ12も、システム・データ・バスに
接続され、レベル6のアドレス/データ比較割り込みを
生成しくこの割り込みは第4図の割り込み制御論理4に
提示されるものである)それに対するレベル6の割り込
み肯定応答信号を受は取る。アドレスおよびデータを比
較する機能は、プログラムのデバッグのためプログラマ
がセット・アップできる。
る比較機能レジスタ12も、システム・データ・バスに
接続され、レベル6のアドレス/データ比較割り込みを
生成しくこの割り込みは第4図の割り込み制御論理4に
提示されるものである)それに対するレベル6の割り込
み肯定応答信号を受は取る。アドレスおよびデータを比
較する機能は、プログラムのデバッグのためプログラマ
がセット・アップできる。
プログラム記憶式のタイマ13がシステム・データ・バ
スに接続されているが、これには、レベル4のタイミン
グ割り込みを周期的に出すよう所定のタイミングパラメ
ータを書き込むことができる6プログラム記憶式タイマ
13は、開始カウントがロードされ、内部発振器によっ
て固定速度でそれを減分するカウンタを含んでいる。比
較回路がそのカウントが0まで減分されたことを検出し
、当業者には自明のように開始カウントの大きさと減分
速度にもとづいて周期的にレベル4の割り込みを行う。
スに接続されているが、これには、レベル4のタイミン
グ割り込みを周期的に出すよう所定のタイミングパラメ
ータを書き込むことができる6プログラム記憶式タイマ
13は、開始カウントがロードされ、内部発振器によっ
て固定速度でそれを減分するカウンタを含んでいる。比
較回路がそのカウントが0まで減分されたことを検出し
、当業者には自明のように開始カウントの大きさと減分
速度にもとづいて周期的にレベル4の割り込みを行う。
レベル1の174秒タイムアウト割り込みを行うには、
固定式の1/4秒タイマ14が有用である。後でより詳
しく説明するように、このプログラム記憶式のタイマ1
3を使って、所与のチャネルでの遷移量時間を伝送速度
の目安として棚定する。
固定式の1/4秒タイマ14が有用である。後でより詳
しく説明するように、このプログラム記憶式のタイマ1
3を使って、所与のチャネルでの遷移量時間を伝送速度
の目安として棚定する。
マシン・チェック・レジスタ11、比較機能レジスタ1
2、タイマ13および1/4秒タイマ14は、マイクロ
プロセッサをベースとするシステムで一般に使用される
構成要素であり、したがってここでは詳しい説明は行わ
ない。
2、タイマ13および1/4秒タイマ14は、マイクロ
プロセッサをベースとするシステムで一般に使用される
構成要素であり、したがってここでは詳しい説明は行わ
ない。
プログラム記憶式に調節できる多重ポート通信アダプタ
は、可能な限り市販のコンポーネントを使うように設計
されている。多くのベンダーが類似の相当装置を供給し
ているので、これから挙げるリストは限定的なものでは
ない。図面に示す良好な実施例では、プロセッサ5は、
モトローラ社の68000マイクロプロセツサである。
は、可能な限り市販のコンポーネントを使うように設計
されている。多くのベンダーが類似の相当装置を供給し
ているので、これから挙げるリストは限定的なものでは
ない。図面に示す良好な実施例では、プロセッサ5は、
モトローラ社の68000マイクロプロセツサである。
システム制御論理回路および割り込み制御論理回路4は
、高密度VLS I回路である。その機能については、
後で詳しく説明する。
、高密度VLS I回路である。その機能については、
後で詳しく説明する。
USART2は、アドヴアンスト・マイクロ・デバイス
社の8530二重ポート通信制御装置モジュールであり
、その名前が示すように、それぞれ2個のEIAドライ
バ・レシーバ・ポートを処理することができる。
社の8530二重ポート通信制御装置モジュールであり
、その名前が示すように、それぞれ2個のEIAドライ
バ・レシーバ・ポートを処理することができる。
電気的に消去可能なFROM (EEPROM)は、市
販の8に×8モジュールである。
販の8に×8モジュールである。
消去可能FROM (EPROM)は、市販の32に×
8紫外線消去可能FROMである。
8紫外線消去可能FROMである。
ダイナミックRAM6は、市販の64KX1モジユール
および64KX4モジユールである。EIA R82
32Cインターフエース・ドライバ・レシーバは、各ベ
ンダーから市販されており、EIA R8422イン
ターフエース・ドライバ・レシーバも使用できる。
および64KX4モジユールである。EIA R82
32Cインターフエース・ドライバ・レシーバは、各ベ
ンダーから市販されており、EIA R8422イン
ターフエース・ドライバ・レシーバも使用できる。
以上の構成要素は、直接リンクまたはモデムを介してE
IAドライバ・レシーバのポートに接続できるエンドユ
ーザー装置から、別のポートを介して接続できるホスト
・コンピュータに至るデータ・バスを提供する。
IAドライバ・レシーバのポートに接続できるエンドユ
ーザー装置から、別のポートを介して接続できるホスト
・コンピュータに至るデータ・バスを提供する。
先に指摘したように、ポート1は、5DLCプロトコル
、ASCIIプロトコル、2進デ一タ同期プロトコル、
調歩式プロトコルまたは適当なその他のプロトコルなど
のオペレーション用に構成でき、最高速度19,200
bpsまでの速度で動作できる。内部クロック、モデム
・クロックまたはデータ誘導クロックは、すべて提供さ
れるモジュールでサポートされる。最大伝送速度は、E
IAドライバ・レシーバの能力によって決まる。
、ASCIIプロトコル、2進デ一タ同期プロトコル、
調歩式プロトコルまたは適当なその他のプロトコルなど
のオペレーション用に構成でき、最高速度19,200
bpsまでの速度で動作できる。内部クロック、モデム
・クロックまたはデータ誘導クロックは、すべて提供さ
れるモジュールでサポートされる。最大伝送速度は、E
IAドライバ・レシーバの能力によって決まる。
平面状回路板を使って、マイクロプロセッサ、制御論理
回路、USARTモジュール、ダイナミックRAMモジ
ュール、およびE E P ROMを格納する。紫外線
消去可能EPROMは、後でより詳しく説明するように
、カストマの差し込み式カドーリッジに含まれる0図面
には示してないが、適当な論理レベル電圧と読み書き電
圧を供給するための電源も回路板に含まれる。このシス
テムのアーキテクチャは、次に説明するシステ11可用
性エラー検出、エラー分離、およびエラー回復の諸機能
を提供する。
回路、USARTモジュール、ダイナミックRAMモジ
ュール、およびE E P ROMを格納する。紫外線
消去可能EPROMは、後でより詳しく説明するように
、カストマの差し込み式カドーリッジに含まれる0図面
には示してないが、適当な論理レベル電圧と読み書き電
圧を供給するための電源も回路板に含まれる。このシス
テムのアーキテクチャは、次に説明するシステ11可用
性エラー検出、エラー分離、およびエラー回復の諸機能
を提供する。
プロセッサ5
モトローラMC68000マイクロプロセツサは、8M
Hzでブロック化される16ビツト双方向データ・バス
および23ビツト・アドレス・バス付きマシンである。
Hzでブロック化される16ビツト双方向データ・バス
および23ビツト・アドレス・バス付きマシンである。
上側データ・ストローブ信号と下側データ・ストローブ
信号が、16メガバイト以」―のメモリ・アドレス範囲
を提供する。プロセッサ5は、32ビツト・データ・レ
ジスタ8個、32ビツト・アドレス・レジスタ7個、ユ
ーザ用スタック・ポインタ、監視用スタック・ポインタ
、32ビツト・プログラム・カウンタおよび16ビツト
・ステータス・レジスタを提供する。
信号が、16メガバイト以」―のメモリ・アドレス範囲
を提供する。プロセッサ5は、32ビツト・データ・レ
ジスタ8個、32ビツト・アドレス・レジスタ7個、ユ
ーザ用スタック・ポインタ、監視用スタック・ポインタ
、32ビツト・プログラム・カウンタおよび16ビツト
・ステータス・レジスタを提供する。
データ・レジスタは、8ビツト・バイト・データ、16
ビツト・ワード・データおよび32ビツト・ロングワー
ド・データのオペレーションに使用される。アドレス・
レジスタとシステム・スタック・ポインタは、ラフ1−
ウェア・スタック・ポインタおよび基底アドレス・レジ
スタとして使用できる。
ビツト・ワード・データおよび32ビツト・ロングワー
ド・データのオペレーションに使用される。アドレス・
レジスタとシステム・スタック・ポインタは、ラフ1−
ウェア・スタック・ポインタおよび基底アドレス・レジ
スタとして使用できる。
各レジスタは、ワード・アドレスのオペレーションにも
ロングワード・アドレスのオペレーションにも使用でき
る。すべてのレジスタは、インデックス・レジスタとし
て使用できる。MC68000の完全な説明は、ベンダ
ーから入手できる。
ロングワード・アドレスのオペレーションにも使用でき
る。すべてのレジスタは、インデックス・レジスタとし
て使用できる。MC68000の完全な説明は、ベンダ
ーから入手できる。
システム制御論理回路
システム制御論理回路は、各サブシステムやモジュール
を互いに結合して、プロセッサ5.EPROM8.EE
PROM7、ダイナミックRAM6、およびUSART
2とのインターフェースを行うために必要なすべての機
能を実行する。
を互いに結合して、プロセッサ5.EPROM8.EE
PROM7、ダイナミックRAM6、およびUSART
2とのインターフェースを行うために必要なすべての機
能を実行する。
システム論理回路は、論理回路で使用されるCクロック
およびBクロック、プロセッサ・サイクル・クロック、
ならびにUSARTクロックのクロック生成機能を含ん
でいる。付勢されているとき1/4秒毎に割り込み制御
論理4へ割り込みを発する1/4秒タイマも含まれてい
る。タイマ割り込みが2秒以内に肯定応答されない場合
、マシン・チェック・レベル7の割り込みがセットされ
る。プロセッサのプログラムの実行にあたっては、17
4秒タイマを周期284.4ミリ秒、解像度8.68マ
イクロ秒の経過時間インジケータとして利用される。
およびBクロック、プロセッサ・サイクル・クロック、
ならびにUSARTクロックのクロック生成機能を含ん
でいる。付勢されているとき1/4秒毎に割り込み制御
論理4へ割り込みを発する1/4秒タイマも含まれてい
る。タイマ割り込みが2秒以内に肯定応答されない場合
、マシン・チェック・レベル7の割り込みがセットされ
る。プロセッサのプログラムの実行にあたっては、17
4秒タイマを周期284.4ミリ秒、解像度8.68マ
イクロ秒の経過時間インジケータとして利用される。
また、プログラム記憶式タイマ13も含まれている。こ
のタイマは、プログラムで付勢されたとき選定した時間
で割り込み制御論理4に割り込みを発するようプログラ
ミングできる。プロセッサ5で動作するプログラムは、
このタイマで16ビツトの情報を読み取ることができる
。
のタイマは、プログラムで付勢されたとき選定した時間
で割り込み制御論理4に割り込みを発するようプログラ
ミングできる。プロセッサ5で動作するプログラムは、
このタイマで16ビツトの情報を読み取ることができる
。
システム初期設定論理回路は、リセット制御論理回路、
システム初期設定ラッチ、マシン作動不能ラッチ、EP
ROM基本保証テスト・ラッチおよびインターフェース
付勢ラッチで構成されている。ブロック4の割り込み制
御論理は、割り込みレベル・エンコーダ、割り込み肯定
応答デコーダおよび割り込み禁止ラッチを含んでおり、
システム初期設定論理回路、プログラム記憶式タイマ、
174秒タイマおよびクロック生成回路と同じく。
システム初期設定ラッチ、マシン作動不能ラッチ、EP
ROM基本保証テスト・ラッチおよびインターフェース
付勢ラッチで構成されている。ブロック4の割り込み制
御論理は、割り込みレベル・エンコーダ、割り込み肯定
応答デコーダおよび割り込み禁止ラッチを含んでおり、
システム初期設定論理回路、プログラム記憶式タイマ、
174秒タイマおよびクロック生成回路と同じく。
様々なベンダから市販されている標準設計のものである
。これらすべてのものは標準設計であり、したがってこ
こでは詳しく示さないが、当業者にはこれらの構成要素
の使い方は自明であろう。
。これらすべてのものは標準設計であり、したがってこ
こでは詳しく示さないが、当業者にはこれらの構成要素
の使い方は自明であろう。
システム制御論理回路には、バス・エラー/マシンチェ
ック・レジスタも使用されている。パリティ生成・検査
装置、DIACチップ自体、ダイナミックRAMのイン
ターフェース論理回路、EPROMのインターフェース
論理回路、EEPROMのインターフェース論理回路、
メモリマツプ式入出力制御装置、USART2のインタ
ーフェース制御装置、操作盤制御論理回路および比較機
能レジスタも同様である。これらのうち、パリティ生成
検査装置、メモリ・インターフェース論理回路、メモリ
マツプ式入出力制御装置、USARTインターフェース
制御装置および操作盤制御論理回路は、すべて標準品で
あり、主として本システムの組み立てに使用する市販モ
ジュールの論理レベルとピン指定によって定める。しか
し、DIACチップは、独自であるので後で詳しく説明
する。次に、第2図に示したアドレスおよびデータの比
較およびその他の諸機能を、マシンチェック・レジスタ
11、比較機能レジスタ12.プログラム記憶式のタイ
マ13および1/4秒タイマ14と共に説明する。
ック・レジスタも使用されている。パリティ生成・検査
装置、DIACチップ自体、ダイナミックRAMのイン
ターフェース論理回路、EPROMのインターフェース
論理回路、EEPROMのインターフェース論理回路、
メモリマツプ式入出力制御装置、USART2のインタ
ーフェース制御装置、操作盤制御論理回路および比較機
能レジスタも同様である。これらのうち、パリティ生成
検査装置、メモリ・インターフェース論理回路、メモリ
マツプ式入出力制御装置、USARTインターフェース
制御装置および操作盤制御論理回路は、すべて標準品で
あり、主として本システムの組み立てに使用する市販モ
ジュールの論理レベルとピン指定によって定める。しか
し、DIACチップは、独自であるので後で詳しく説明
する。次に、第2図に示したアドレスおよびデータの比
較およびその他の諸機能を、マシンチェック・レジスタ
11、比較機能レジスタ12.プログラム記憶式のタイ
マ13および1/4秒タイマ14と共に説明する。
図面には示してないクロック生成論理回路中のシステム
用基本クロックは、14.7456MHzの水晶式発振
器からなる。これはカウンタによって7.3728MH
zの周波数に分割され、プロセッサ5用の基本クロック
となる。論理システム制御クロックは同じ周波数および
カウント・ダウンされた3、6864MHzの周波数で
生成され、システム論理回路内のラッチオペレーション
を制御するためのC論理クロックとB論理クロックを提
供する。CクロックおよびBクロックは重なり合わず、
各論理回路の各種ラッチをクロックするのに使用される
。Bクロックは通常論理回路の出力信号のクロッキング
と関連するレジスタをラッチするのに使用される。Cク
ロックは、レジスタ・ラッチをシフトさせるための入力
をラッチし、一般に各論理回路への入力バイト信号のク
ロッキングと関連している。3.6864MHzのクロ
ックは、USARTをもクロックするために生成される
。
用基本クロックは、14.7456MHzの水晶式発振
器からなる。これはカウンタによって7.3728MH
zの周波数に分割され、プロセッサ5用の基本クロック
となる。論理システム制御クロックは同じ周波数および
カウント・ダウンされた3、6864MHzの周波数で
生成され、システム論理回路内のラッチオペレーション
を制御するためのC論理クロックとB論理クロックを提
供する。CクロックおよびBクロックは重なり合わず、
各論理回路の各種ラッチをクロックするのに使用される
。Bクロックは通常論理回路の出力信号のクロッキング
と関連するレジスタをラッチするのに使用される。Cク
ロックは、レジスタ・ラッチをシフトさせるための入力
をラッチし、一般に各論理回路への入力バイト信号のク
ロッキングと関連している。3.6864MHzのクロ
ックは、USARTをもクロックするために生成される
。
システム・タイマ6174秒タイマは、プロセッサ5か
らのメモリマツプ式入出力命令によって付勢または減勢
される。このタイマは、タイム・アウトしたとき、割り
込み制御論理4へのレベル1に割り込む。その後すべて
の割り込みの初期タイミング割り込みは、このタイマが
最初に付勢されたときに対するものとなる。初期割り込
みは、タイマが付勢されてから約1/4秒後に発生し。
らのメモリマツプ式入出力命令によって付勢または減勢
される。このタイマは、タイム・アウトしたとき、割り
込み制御論理4へのレベル1に割り込む。その後すべて
の割り込みの初期タイミング割り込みは、このタイマが
最初に付勢されたときに対するものとなる。初期割り込
みは、タイマが付勢されてから約1/4秒後に発生し。
その後の割り込みは、タイマが付勢されている限り1/
4秒間隔で発生する。システムは、2秒以内に割り込み
が肯定応答されなかったとき、レベル7のマシン・チェ
ック割り込みが割り込み制御論理4に送られるように設
計されている。プロセッサ5の制御プログラムは、メモ
リマツプ式入出力命令によってタイマ回路中のカウンタ
のビット5〜20を読み取るように設計されている。こ
のタイマがメモリマツプ式入出力命令によって読み取ら
れるとき、このカウントのビット5〜20は、システム
・データ・バスにビットO〜15として載せられる。
4秒間隔で発生する。システムは、2秒以内に割り込み
が肯定応答されなかったとき、レベル7のマシン・チェ
ック割り込みが割り込み制御論理4に送られるように設
計されている。プロセッサ5の制御プログラムは、メモ
リマツプ式入出力命令によってタイマ回路中のカウンタ
のビット5〜20を読み取るように設計されている。こ
のタイマがメモリマツプ式入出力命令によって読み取ら
れるとき、このカウントのビット5〜20は、システム
・データ・バスにビットO〜15として載せられる。
第2図では、1/4秒タイマは論理ブロックとしてしか
示してないが、発振器によって駆動されるカウンタなら
びにメモリマツプ式入出力命令を読み取りデータをデー
タ・バスに置くために必要なインターフェース・ラッチ
および制御装置は当業者には自明の技術である。
示してないが、発振器によって駆動されるカウンタなら
びにメモリマツプ式入出力命令を読み取りデータをデー
タ・バスに置くために必要なインターフェース・ラッチ
および制御装置は当業者には自明の技術である。
プログラム記憶式タイマ13は、カウント・モジュール
をプロセッサ5において動作する制御プログラムでプロ
グラム記憶式にセットできる点以外は、同様の設計であ
る。この制御プログラムは。
をプロセッサ5において動作する制御プログラムでプロ
グラム記憶式にセットできる点以外は、同様の設計であ
る。この制御プログラムは。
メモリマツプ式入出力命令を供給し、このタイマの16
ビツトをプログラム記憶式タイマ13からのシステム・
データ・バスに載せることによって、その16ビツトを
読み取ることもできる。
ビツトをプログラム記憶式タイマ13からのシステム・
データ・バスに載せることによって、その16ビツトを
読み取ることもできる。
次に、システム全体の初期設定について簡単に説明する
。各種のラッチャレジスタが出てくるが、当業者なら理
解できるようにそれらはm準設計のものであり、その機
能や各種コンポーネントへの接続は全く標準のものでよ
いので、図面に示していない。
。各種のラッチャレジスタが出てくるが、当業者なら理
解できるようにそれらはm準設計のものであり、その機
能や各種コンポーネントへの接続は全く標準のものでよ
いので、図面に示していない。
システムの初期設定は、電源投入リセットから始まる。
それによってプロセッサ5はシステムをステップ毎に動
作させるための基本保証テスト・プログラムを実行する
ために、ダイナミックRAM6またはEPROM8の固
定位置のアクセスを開始する。まずシステムリセットが
起こり1次にすべてのDMA要求1割り込み要求、レジ
スタおよびUSARTは、プログラムが各インターフェ
ースを付勢するまではゲートされない。
作させるための基本保証テスト・プログラムを実行する
ために、ダイナミックRAM6またはEPROM8の固
定位置のアクセスを開始する。まずシステムリセットが
起こり1次にすべてのDMA要求1割り込み要求、レジ
スタおよびUSARTは、プログラムが各インターフェ
ースを付勢するまではゲートされない。
電源投入リセットでプロセスが始まる。システム制御論
理回路がプロセッサ5に対するリセット/停止信号を活
動化して、少くとも100ミリ秒間それをオフに保つ6
屯源自体は、少くとも100ミリ秒間電源投入リセ、ッ
ト信号を出す。システム制御論理回路は、電源投入リセ
ット中央くとも100ミリ秒間システム・リセット信号
を活動化する。
理回路がプロセッサ5に対するリセット/停止信号を活
動化して、少くとも100ミリ秒間それをオフに保つ6
屯源自体は、少くとも100ミリ秒間電源投入リセ、ッ
ト信号を出す。システム制御論理回路は、電源投入リセ
ット中央くとも100ミリ秒間システム・リセット信号
を活動化する。
電源がオンのとき前述のカス1−マの差し込み弐EFR
OMカートリッジを差し込むことはできない。そうでな
いときは、後で説明するようにカートリッジを挿入する
まで、マシンはリセット状態に保たれる。電源がオンの
ときカートリッジを取り外すと、マシンはリセットされ
、カートリッジを再挿入するまでリセット状態に保たれ
る。
OMカートリッジを差し込むことはできない。そうでな
いときは、後で説明するようにカートリッジを挿入する
まで、マシンはリセット状態に保たれる。電源がオンの
ときカートリッジを取り外すと、マシンはリセットされ
、カートリッジを再挿入するまでリセット状態に保たれ
る。
電源からの電源投入リセットは、またダイナミックRA
M6の制御論理回路に短いリセット信号を出す。これに
よってそれよりも長い電源投入リセットがまだアクティ
ブなときに、RAM6は再生オペレーションを開始でき
る。短いリセット信号は、少くとも500ナノ秒の長さ
であり、当該技術ではDRAM制御リセットと呼ばれて
いる。
M6の制御論理回路に短いリセット信号を出す。これに
よってそれよりも長い電源投入リセットがまだアクティ
ブなときに、RAM6は再生オペレーションを開始でき
る。短いリセット信号は、少くとも500ナノ秒の長さ
であり、当該技術ではDRAM制御リセットと呼ばれて
いる。
RAMG用のリセット・ラッチのソースはシステム制御
論理回路であり、電源投入リセットが起こると、ラッチ
・セットを実現する。これは、基本保証テス1へ・プロ
グラムでセットされ、マシンが「作動不能」のときリセ
ットされる。
論理回路であり、電源投入リセットが起こると、ラッチ
・セットを実現する。これは、基本保証テス1へ・プロ
グラムでセットされ、マシンが「作動不能」のときリセ
ットされる。
第2図のマシン・チェック・レジスタ11に含まれるス
テータス・レジスタのビット7はこの条件を示す。マシ
ンの動作の準備が完了していないことを示す「マシン作
動不能」ラツ・チも設けられているが、図には示してな
い。このラッチを使用して、マシンが基本保証テスト・
モードにあることを示す。これは、電源投入リセット信
号、システム・リセット・メモリマツプ式入出力信号、
または特定のメモリマツプ式入出力命令によってオンに
なる。基本保証テスト・プログラムは、基本保証テスト
の最後のオペレーションとして、メモリマツプ式入出力
命令によってラッチをリセツ1−する。
テータス・レジスタのビット7はこの条件を示す。マシ
ンの動作の準備が完了していないことを示す「マシン作
動不能」ラツ・チも設けられているが、図には示してな
い。このラッチを使用して、マシンが基本保証テスト・
モードにあることを示す。これは、電源投入リセット信
号、システム・リセット・メモリマツプ式入出力信号、
または特定のメモリマツプ式入出力命令によってオンに
なる。基本保証テスト・プログラムは、基本保証テスト
の最後のオペレーションとして、メモリマツプ式入出力
命令によってラッチをリセツ1−する。
EPROM基本保証テスト・ラッチも論理回路中に設け
られているが、図には示してない。このラッチは電源投
入リセット信号によってセットされ、システム・リセッ
トのためのメモリマツプ式入出力またはEPROM基本
保証テスト・ラッチをオンにするためのメモリマツプ式
入出力命令によってリセットされる。またメモリマツプ
式入出力命令を使ってリセツ1−することもできる。プ
ロセッサ5中で動作する基本保証テスト・プログラムは
、差込み弐EFROMカートリッジのオペレーションが
確認されたとき、このラッチをリセットする。
られているが、図には示してない。このラッチは電源投
入リセット信号によってセットされ、システム・リセッ
トのためのメモリマツプ式入出力またはEPROM基本
保証テスト・ラッチをオンにするためのメモリマツプ式
入出力命令によってリセットされる。またメモリマツプ
式入出力命令を使ってリセツ1−することもできる。プ
ロセッサ5中で動作する基本保証テスト・プログラムは
、差込み弐EFROMカートリッジのオペレーションが
確認されたとき、このラッチをリセットする。
システム初期設定ラッチ。システム初期設定ラッチも設
けられているが、図には示してない。電源からの電源投
入リセットまたはプロセッサ5からのメモリマツプ式入
出力によってマシンがリセットされると、プロセッサ5
は16進数000000で始まるその最初のアドレスの
アクセスを開始する。16進数oooooに対応するマ
ツピングされた開始アドレスがある。これはEPROM
B中のシステム初期設定のための最初の命令が存在する
場所である。
けられているが、図には示してない。電源からの電源投
入リセットまたはプロセッサ5からのメモリマツプ式入
出力によってマシンがリセットされると、プロセッサ5
は16進数000000で始まるその最初のアドレスの
アクセスを開始する。16進数oooooに対応するマ
ツピングされた開始アドレスがある。これはEPROM
B中のシステム初期設定のための最初の命令が存在する
場所である。
割り込み制御論理、第4図のブロック4に示した割り込
み制御論理は、割り込゛み禁止ラッチを備えているが、
図には特に示してない、この割り込み禁止ラッチはバス
・エラーが起こると、DIAC3,プロセッサ5、およ
び割り込み制御論理回路4へのレベル7の割り込みに接
続されている。
み制御論理は、割り込゛み禁止ラッチを備えているが、
図には特に示してない、この割り込み禁止ラッチはバス
・エラーが起こると、DIAC3,プロセッサ5、およ
び割り込み制御論理回路4へのレベル7の割り込みに接
続されている。
第2図のマシン・チェック・レジスタ11から供給され
る信号によってセットされる。割り込み禁止ラッチをセ
ットすると、バス・エラーが検出された後プロセッサ5
への割り込みはブロックされる。これはモトローラ68
000がエラー発生時にアクティブな割り込みレベルで
のバス・エラー処理を実現するために必要である0割り
込み禁止ラッチ機能がないと、より高いレベルの割り込
みがバス・エラー例外処理に割り込むことが起こり得る
。その割り込みを処理すれば、モトローラ68000中
の例外処理コードによって割り込み禁止ラッチがリセッ
トされ、その後に新しい割り込みが可能になる。
る信号によってセットされる。割り込み禁止ラッチをセ
ットすると、バス・エラーが検出された後プロセッサ5
への割り込みはブロックされる。これはモトローラ68
000がエラー発生時にアクティブな割り込みレベルで
のバス・エラー処理を実現するために必要である0割り
込み禁止ラッチ機能がないと、より高いレベルの割り込
みがバス・エラー例外処理に割り込むことが起こり得る
。その割り込みを処理すれば、モトローラ68000中
の例外処理コードによって割り込み禁止ラッチがリセッ
トされ、その後に新しい割り込みが可能になる。
割り込みレベル。割り込みレベルには次のようなものが
ある。バス・エラーは最高レベルの割り込みであり、プ
ロセッサ5がバス・マスターのときパリティ・エラーま
たはデータ転送肯定応答のタイムアウトが起こった場合
に、データ転送肯定応答の代りにプロセッサ5に対して
活動化される。
ある。バス・エラーは最高レベルの割り込みであり、プ
ロセッサ5がバス・マスターのときパリティ・エラーま
たはデータ転送肯定応答のタイムアウトが起こった場合
に、データ転送肯定応答の代りにプロセッサ5に対して
活動化される。
エラー・ビットがマシン・チェック・レジスタ11中で
セットされ、図に示すようにDIAC:3へのエラー信
号が活動化される。このエラー信号はDIAC3からの
DMA/メモリマツプ式入出力インターフェースを減勢
して、バス・エラー/マシン・チェック・レジスタ11
が0にリセットされるまで、バス要求がプロセッサ5に
発せられないようにする。すなわちバス・エラーが発生
したとき、プロセッサ中のエラー例外処理はアクティブ
などのレベルでも行われる。割り込み制御論理4は、バ
ス・エラーの発生後に割り込みが起こることを阻止し、
プロセッサ中で動作する例外処理コード・ルーチンによ
って割り込み禁止ラッチを再度リセットしないと、新し
い割り込みは許されない。
セットされ、図に示すようにDIAC:3へのエラー信
号が活動化される。このエラー信号はDIAC3からの
DMA/メモリマツプ式入出力インターフェースを減勢
して、バス・エラー/マシン・チェック・レジスタ11
が0にリセットされるまで、バス要求がプロセッサ5に
発せられないようにする。すなわちバス・エラーが発生
したとき、プロセッサ中のエラー例外処理はアクティブ
などのレベルでも行われる。割り込み制御論理4は、バ
ス・エラーの発生後に割り込みが起こることを阻止し、
プロセッサ中で動作する例外処理コード・ルーチンによ
って割り込み禁止ラッチを再度リセットしないと、新し
い割り込みは許されない。
レベル7の割り込み。レベル7ではいくつかの割り込み
が起こる。DIAC3がバス・マスターである場合にパ
リティ・エラーが検出されたとき、またはデータ転送肯
定応答のタイムアウトやDMAのタイムアウトが起こっ
たとき、マシン・チェック割り込みがセットされる。ま
たプロセッサ5またはI) I A C3がバス・マス
ターであり、プロダラム記憶式タイマ13または1/4
秒タイマ14から「タイマ割り込み非リセット」エラー
が発生した場合にも、マシン・チェック割り込みがセッ
トされる。どちらの条件でもマシン・チェック・レジス
タ11中でマシン・チェック割り込みがセットされる。
が起こる。DIAC3がバス・マスターである場合にパ
リティ・エラーが検出されたとき、またはデータ転送肯
定応答のタイムアウトやDMAのタイムアウトが起こっ
たとき、マシン・チェック割り込みがセットされる。ま
たプロセッサ5またはI) I A C3がバス・マス
ターであり、プロダラム記憶式タイマ13または1/4
秒タイマ14から「タイマ割り込み非リセット」エラー
が発生した場合にも、マシン・チェック割り込みがセッ
トされる。どちらの条件でもマシン・チェック・レジス
タ11中でマシン・チェック割り込みがセットされる。
かかる割り込みは、プロセッサ5からのメモリマツプ式
入出力命令によって、またはマシン・チェック・レジス
タ11に0を書き込むことによってリセットされる。D
MAおよびメモリマツプ式入出力インターフェースは、
前述のようにマシン・チェック・レジスタ11がリセッ
トされるまで減勢されている。ユーザがテスト機能を外
部で実現したい場合には、テスト・ツール割り込みもレ
ベル7に割り当てられる。
入出力命令によって、またはマシン・チェック・レジス
タ11に0を書き込むことによってリセットされる。D
MAおよびメモリマツプ式入出力インターフェースは、
前述のようにマシン・チェック・レジスタ11がリセッ
トされるまで減勢されている。ユーザがテスト機能を外
部で実現したい場合には、テスト・ツール割り込みもレ
ベル7に割り当てられる。
レベル6の割り込みは、比較機能レジスタ12からのア
ドレス比較又はデータ比較割り込みである。これにより
1割り込み発生の際に進行中のどんなレベルでもプロセ
ッサ5中でエラーを処理できるよう自動ベクトルが生成
される。
ドレス比較又はデータ比較割り込みである。これにより
1割り込み発生の際に進行中のどんなレベルでもプロセ
ッサ5中でエラーを処理できるよう自動ベクトルが生成
される。
レベル5の割り込みは、データ遷移割り込みであり、後
で説明するように各ポート用のポート・インターフェー
ス制御装置10によって一意的なベクトル値が与えられ
る。
で説明するように各ポート用のポート・インターフェー
ス制御装置10によって一意的なベクトル値が与えられ
る。
レベル4の割り込みは、タイマ機能を処理するために自
動ベクトルをセットするプログラム記憶式タイマ割り込
みであり、DIAC3の割り込みよりも優先順位が高い
。このタイマ割り込みは、タイマ割り込み肯定応答サイ
クル中にハードウェアによってリセットされる。DIA
C3の割り込みもレベル4で起こる。割り込みを起こす
可能性のある20本の各チャネルに対して、一意的なベ
クトル値がDIAC3から供給される。20本のうちの
いずれかのチャネルのバイト・カウントが0まで減分さ
れ、サービスが要求されると、DIACが割り込む。
動ベクトルをセットするプログラム記憶式タイマ割り込
みであり、DIAC3の割り込みよりも優先順位が高い
。このタイマ割り込みは、タイマ割り込み肯定応答サイ
クル中にハードウェアによってリセットされる。DIA
C3の割り込みもレベル4で起こる。割り込みを起こす
可能性のある20本の各チャネルに対して、一意的なベ
クトル値がDIAC3から供給される。20本のうちの
いずれかのチャネルのバイト・カウントが0まで減分さ
れ、サービスが要求されると、DIACが割り込む。
レベル3の割り込み6USART2のキャラクタサービ
ス割り込みにこのレベルが割り当てられている。20本
の各チャネルに対して、一意的なベグ1−ル値がDIA
C3から供給される。レベル3の割り込み肯定応答サイ
クル中にDIAC3は。
ス割り込みにこのレベルが割り当てられている。20本
の各チャネルに対して、一意的なベグ1−ル値がDIA
C3から供給される。レベル3の割り込み肯定応答サイ
クル中にDIAC3は。
アクティブな割り込み要求によって優先順位最高のチャ
ネルに対応する一意的なベクトル値を与える。このベク
トル値で、プロセッサ5を特定チャネルに対して適切な
データ転送を実現できる適当なサービス・ルーチンに振
り向ける。
ネルに対応する一意的なベクトル値を与える。このベク
トル値で、プロセッサ5を特定チャネルに対して適切な
データ転送を実現できる適当なサービス・ルーチンに振
り向ける。
レベル2の割り込み。USART2およびポート・イン
ターフェース制御装置10のポート・インターフェース
用のレジスタにこのレベルが割り当てられている。US
ART2またはポート・インターフェース制御装置10
から供給されるベクトル値は、割り込みの原因を示し、
どのポートが注目されているかを示す。
ターフェース制御装置10のポート・インターフェース
用のレジスタにこのレベルが割り当てられている。US
ART2またはポート・インターフェース制御装置10
から供給されるベクトル値は、割り込みの原因を示し、
どのポートが注目されているかを示す。
レベル1の割り込みは、1/4秒タイマであり、1/4
秒タイマのリセットおよび割り込み肯定応答を処理する
ためにプロセッサ5に自動ベクトルを供給する。
秒タイマのリセットおよび割り込み肯定応答を処理する
ためにプロセッサ5に自動ベクトルを供給する。
レベル0は、通常の背景状態に対する適用業務タスク・
レベルである。
レベルである。
割り込みベクトル値の生成はどんな方法でもよく、当業
者には周知のものである。ベクトル値は、プロセッサ5
が、供給されたベクトル値にもとづいて各種の割り込み
を処理するために開始アドレスとして使用されるメモリ
・アドレスである。
者には周知のものである。ベクトル値は、プロセッサ5
が、供給されたベクトル値にもとづいて各種の割り込み
を処理するために開始アドレスとして使用されるメモリ
・アドレスである。
ここで第2図に戻って、マシン・チェック・レジスタ1
1についてやや詳しく考察する。
1についてやや詳しく考察する。
図に示した設計では、このレジスタ11は1バイト構成
になっている。エラーが検出されると、レジスタ11中
で一つのビットがセットされる。
になっている。エラーが検出されると、レジスタ11中
で一つのビットがセットされる。
プロセッサ5がバス・マスターであり、エラーがパリテ
ィ・エラーまたはデータ転送肯定応答タイムアウト・エ
ラーである場合、レジスタ11からのバス・エラー出力
信号で示されるバス・エラーがプロセッサ5に提示され
る。DIAC3がバス・マスターであり、エラーがパリ
ティ・エラー、データ転送肯定応答タイムアウト・エラ
ー、またはDMAタイム・アウト・エラーの場合は、レ
ジスタ11からの出力で示されるようにマシン・チェッ
ク割り込み(レベル7)がセットされる。プロセッサ5
またはDIAC3がバス・マスターであり、タイマ割り
込み非リセット・エラーが発生した場合、マシン・チェ
ック割り込みもセットされる。DIAC3がバス・マス
ターであり、あるエラーが検出されると、DIAC3へ
のエラー信号が活動化されるにの設計では、マシン・チ
ェック・レジスタのビットがセラ1−されると、DMA
機能がブロックされる。プロセッサ5中で動作するエラ
ー回復プログラムがすべてのOを書き込んでマシン・チ
ェック・レジスタのビットO〜3をリセットした後でな
いと、DMAオペレーションを進め、DIC:A3、U
SART2またはキャラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。また、バス
・エラーが検出されると割り込み禁止ラッチがセットさ
れる。
ィ・エラーまたはデータ転送肯定応答タイムアウト・エ
ラーである場合、レジスタ11からのバス・エラー出力
信号で示されるバス・エラーがプロセッサ5に提示され
る。DIAC3がバス・マスターであり、エラーがパリ
ティ・エラー、データ転送肯定応答タイムアウト・エラ
ー、またはDMAタイム・アウト・エラーの場合は、レ
ジスタ11からの出力で示されるようにマシン・チェッ
ク割り込み(レベル7)がセットされる。プロセッサ5
またはDIAC3がバス・マスターであり、タイマ割り
込み非リセット・エラーが発生した場合、マシン・チェ
ック割り込みもセットされる。DIAC3がバス・マス
ターであり、あるエラーが検出されると、DIAC3へ
のエラー信号が活動化されるにの設計では、マシン・チ
ェック・レジスタのビットがセラ1−されると、DMA
機能がブロックされる。プロセッサ5中で動作するエラ
ー回復プログラムがすべてのOを書き込んでマシン・チ
ェック・レジスタのビットO〜3をリセットした後でな
いと、DMAオペレーションを進め、DIC:A3、U
SART2またはキャラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。また、バス
・エラーが検出されると割り込み禁止ラッチがセットさ
れる。
このラッチをプロセッサ5からのメモリマツプ式入出力
命令によってリセットした後でないと、割り込みを再び
マイクロプロセッサ5に提示することはできない。バイ
ト読み取りオペレーションでレジスタ11のビットO〜
5を読み取ることができ、またバイ1−vき込みオペレ
ーションでメモリマツプ式入出力書き込みが実行できる
。バス・マシン・チェック・レジスタ11の各ビットは
、次のように定義される。
命令によってリセットした後でないと、割り込みを再び
マイクロプロセッサ5に提示することはできない。バイ
ト読み取りオペレーションでレジスタ11のビットO〜
5を読み取ることができ、またバイ1−vき込みオペレ
ーションでメモリマツプ式入出力書き込みが実行できる
。バス・マシン・チェック・レジスタ11の各ビットは
、次のように定義される。
ビット0は、パリティ・エラー・ビットである。
RAM6またはEPROM8からの読み取りオペレーシ
ョンに対するパリティ・チェックが、このビットをセッ
トする。このエラーが発生したときにプロセッサ5とD
IAC3のどちらがバス・マスターであったかを示すた
め、ビット4がセットされる。
ョンに対するパリティ・チェックが、このビットをセッ
トする。このエラーが発生したときにプロセッサ5とD
IAC3のどちらがバス・マスターであったかを示すた
め、ビット4がセットされる。
ビット1は、アクセス・エラーまたはデータ転送肯定応
答タイムアウト・エラーである。このビットは、DIA
C,3によるRAM6の保護区域への書き込み試行、監
視データ・モードでない場合のプロセッサ5による保護
RAMスペースへの書き込み、DIAC3によるメモリ
マツプ式入出カスペースへのアクセス、監視データ・モ
ードでないときDIAC3またはプロセッサ5によるE
PROM8へのアクセス、設けられていない記憶スペー
スへの読み取りまたは書き込み、EPROM8への得き
込み、あるいは8マイクロ秒以内にプロセッサ5に戻ら
ないデータ転送肯定応答など様々な条件のもとてセット
され、さらにDIAC3がバス・マスターになり8マイ
クロ秒以内にそのストローブを非活動化しない場合にも
セットされる。これらのどの条件でもビット1がセット
され、このレベルのエラー処理ルーチンが開始される。
答タイムアウト・エラーである。このビットは、DIA
C,3によるRAM6の保護区域への書き込み試行、監
視データ・モードでない場合のプロセッサ5による保護
RAMスペースへの書き込み、DIAC3によるメモリ
マツプ式入出カスペースへのアクセス、監視データ・モ
ードでないときDIAC3またはプロセッサ5によるE
PROM8へのアクセス、設けられていない記憶スペー
スへの読み取りまたは書き込み、EPROM8への得き
込み、あるいは8マイクロ秒以内にプロセッサ5に戻ら
ないデータ転送肯定応答など様々な条件のもとてセット
され、さらにDIAC3がバス・マスターになり8マイ
クロ秒以内にそのストローブを非活動化しない場合にも
セットされる。これらのどの条件でもビット1がセット
され、このレベルのエラー処理ルーチンが開始される。
ビット2は、タイマ割り込み非リセット・ビットである
。これはレベル7でマシン・チェック割り込みを発生さ
せる。
。これはレベル7でマシン・チェック割り込みを発生さ
せる。
ビット3はDMAタイムアウト・ビットである。
これは、DIAC3がバス許可信号を受は取って、4マ
イクロ秒以内にバス許可肯定応答信号を戻さない場合に
セットされる。また、DIAC:3がバス・マスターと
なり、2マイクロ秒以内にDMAオペレーションを実行
しない場合にもセットされる。
イクロ秒以内にバス許可肯定応答信号を戻さない場合に
セットされる。また、DIAC:3がバス・マスターと
なり、2マイクロ秒以内にDMAオペレーションを実行
しない場合にもセットされる。
ビット4は、上記のバス・マスター指示ビットである。
このビットは、DIAC6がバス・マスターであり、エ
ラーが検出されたときにセットされる。バス・エラーが
発生したときこのビットが既にセットされている場合、
それはセットされたままとなり、マシン・チェック割り
込みが処理される前にバス・エラーが発生したことを示
す。
ラーが検出されたときにセットされる。バス・エラーが
発生したときこのビットが既にセットされている場合、
それはセットされたままとなり、マシン・チェック割り
込みが処理される前にバス・エラーが発生したことを示
す。
ビット5は、アクセス形式指示ビットであり、このビッ
トがセットされたときオペレーションが読み取りオペレ
ーションであったこと、またはこのビットがセットされ
ていないとき書き込みオペレーションが試行されたこと
を示す。
トがセットされたときオペレーションが読み取りオペレ
ーションであったこと、またはこのビットがセットされ
ていないとき書き込みオペレーションが試行されたこと
を示す。
ビット6は、この設計では使用しない。ビット7は実験
室での外部テスト・ツールとしてのみ使用されるテスト
・ツール割り込みである。
室での外部テスト・ツールとしてのみ使用されるテスト
・ツール割り込みである。
ソフトウェアのデバッグおよびエラー処理用に、比較機
能レジスタ12が設けられている。アドレス比較レジス
タ、データ比較レジスタおよび機能レジスタを含むアド
レス検出アダプタが存在するが、各レジスタはすべて比
較機能レジスタ12の内部に含まれている。比較の一つ
が選択されたとき、レベル6で割り込みがなされる。機
能レジスタの各ビットは、次のように定義される。
能レジスタ12が設けられている。アドレス比較レジス
タ、データ比較レジスタおよび機能レジスタを含むアド
レス検出アダプタが存在するが、各レジスタはすべて比
較機能レジスタ12の内部に含まれている。比較の一つ
が選択されたとき、レベル6で割り込みがなされる。機
能レジスタの各ビットは、次のように定義される。
ビット8がセットされ、下側データ・ストローブがアク
ティブのとき1選択された比較機能が付勢される。ビッ
ト9がセットされ、上側データ・ストローブがアクティ
ブな場合1選択された比較機能が付勢される。ビット1
0がセットされない場合、選択される比較機能は、プロ
セッサ5またはDMA用である。このビットがセットさ
れている場合、選択される比較機能はDMAオペレーシ
ョン専用である。ビット11は命令取り出し時の比較で
ある。ビット12はデータ取り出し時の比較であり、ビ
ット13はデータ記憶時の比較である。ビット14がセ
ットされると、データ・パターンの比較が開始され、指
定したアドレス比較中にデータ比較レジスタに含まれる
パターンがデータ・バスのものと比較される。指定され
たアドレス比較および指定されたデータ比較が行われる
場合にのみ、割り込みが発生する。
ティブのとき1選択された比較機能が付勢される。ビッ
ト9がセットされ、上側データ・ストローブがアクティ
ブな場合1選択された比較機能が付勢される。ビット1
0がセットされない場合、選択される比較機能は、プロ
セッサ5またはDMA用である。このビットがセットさ
れている場合、選択される比較機能はDMAオペレーシ
ョン専用である。ビット11は命令取り出し時の比較で
ある。ビット12はデータ取り出し時の比較であり、ビ
ット13はデータ記憶時の比較である。ビット14がセ
ットされると、データ・パターンの比較が開始され、指
定したアドレス比較中にデータ比較レジスタに含まれる
パターンがデータ・バスのものと比較される。指定され
たアドレス比較および指定されたデータ比較が行われる
場合にのみ、割り込みが発生する。
パリティの生成と検査。パリティ生成装置と検査装置は
標準品であり、ダイナミックRΔM6およびEPROM
8に具備されるインターフェースに設けられるが、割り
込み制御論理4がこれらのインターフェース用のパリテ
ィ生成・検査装置を実現する。プロセッサ5またはDI
AIC3がバス・マスターのとき、RAM6への書き込
みオペレーション中に各バイトごとに奇数パリティが生
成される。プロセッサ5またはDIAC3がバス・マス
ターのとき、RAM6およびEPROM8からの読み取
りオペレーション中に各バイトについて奇数パリティが
検査される。
標準品であり、ダイナミックRΔM6およびEPROM
8に具備されるインターフェースに設けられるが、割り
込み制御論理4がこれらのインターフェース用のパリテ
ィ生成・検査装置を実現する。プロセッサ5またはDI
AIC3がバス・マスターのとき、RAM6への書き込
みオペレーション中に各バイトごとに奇数パリティが生
成される。プロセッサ5またはDIAC3がバス・マス
ターのとき、RAM6およびEPROM8からの読み取
りオペレーション中に各バイトについて奇数パリティが
検査される。
メモリ・データ流れ。プロセッサ5とRAM6との間の
インターフェースは、16データ・ビットと2パリテイ
・ビットからなる18ビット幅のインターフェースであ
る。Wき込みオペレーション中、単一バイトまたは2バ
イト幅のワードからなるデータがプロセッサ5から記憶
できる。DIAC3はUSART2からのデータを単ブ
バイトとして記憶する。プロセッサ命令がバイトオペレ
ーションを指定すると、プロセッサ5は内部の最下位ア
ドレス・ビットを使って、どのバイトが書き込まれるか
を決定し、そのバイトに対して上側または下側データ・
ストローブを出す。最下位アドレ、ス・ビットが0の場
合のバイトオペレーションでは、上側データ・ストロー
ブが出され、そのビットが1の場合は、下側データ・ス
トローブが出る。書き込みオペレーションがDIAC3
からのDMA書き込みオペレーションのときは、システ
ム制御論理回路がDMAオペレーションに対する最下位
アドレス・ビットの状態をデコードし。
インターフェースは、16データ・ビットと2パリテイ
・ビットからなる18ビット幅のインターフェースであ
る。Wき込みオペレーション中、単一バイトまたは2バ
イト幅のワードからなるデータがプロセッサ5から記憶
できる。DIAC3はUSART2からのデータを単ブ
バイトとして記憶する。プロセッサ命令がバイトオペレ
ーションを指定すると、プロセッサ5は内部の最下位ア
ドレス・ビットを使って、どのバイトが書き込まれるか
を決定し、そのバイトに対して上側または下側データ・
ストローブを出す。最下位アドレ、ス・ビットが0の場
合のバイトオペレーションでは、上側データ・ストロー
ブが出され、そのビットが1の場合は、下側データ・ス
トローブが出る。書き込みオペレーションがDIAC3
からのDMA書き込みオペレーションのときは、システ
ム制御論理回路がDMAオペレーションに対する最下位
アドレス・ビットの状態をデコードし。
最下位ビットが0であれば上側データ・ストローブを、
またそのビットが1であれば下側データ・ストローブを
生成する。すなわち、バス許可肯定応答信号のステータ
スだけによって、各書き込みオペレーションでプロセッ
サ5とD!AC3のどちらがバス・マスターであったか
が決定できる。
またそのビットが1であれば下側データ・ストローブを
生成する。すなわち、バス許可肯定応答信号のステータ
スだけによって、各書き込みオペレーションでプロセッ
サ5とD!AC3のどちらがバス・マスターであったか
が決定できる。
先に示唆したように、プロセッサ5は監視データ・モー
ドのときだけ、メモリ中のメモリマツプ式入出カスペー
スにアクセスできる。DIAC3はプロセッサ5のメモ
リマツプ式入出カスペースにアクセスできないので、D
IAC3がメモリマツプ式入出カスペースにアクセスを
試みると、マシン・チェック・レジスタ11のビットが
1にセットされる。保護スペースへの違反書き込みを試
みた場合、書き込みオペレーションはブロックされ、ア
ドレス位置にあるデータは変更されない。
ドのときだけ、メモリ中のメモリマツプ式入出カスペー
スにアクセスできる。DIAC3はプロセッサ5のメモ
リマツプ式入出カスペースにアクセスできないので、D
IAC3がメモリマツプ式入出カスペースにアクセスを
試みると、マシン・チェック・レジスタ11のビットが
1にセットされる。保護スペースへの違反書き込みを試
みた場合、書き込みオペレーションはブロックされ、ア
ドレス位置にあるデータは変更されない。
読み取りオペレーション。データはプロセッサ5によっ
て単一バイトまたは2バイト・ワードとして読み取るこ
とができる。DIAC3は、単一パイ1〜のみを読み取
る。この場合も、内部の最下位アドレス・ビットを使っ
て、どのバイトが読み取られるかを決定し、プロセッサ
5がそのバイトに対するデータ・ストローブを出す。D
IAC3で制御されるDMA読み取りオペレーションの
ときは、メモリ制御論理回路がデータの1バイトをデー
タ・バスに載せ、DIAC3が受信アドレス・カウンタ
中の最下位アドレス・ビットの状態にもとづいて上側ま
たは下側データ・バイトを選択する。
て単一バイトまたは2バイト・ワードとして読み取るこ
とができる。DIAC3は、単一パイ1〜のみを読み取
る。この場合も、内部の最下位アドレス・ビットを使っ
て、どのバイトが読み取られるかを決定し、プロセッサ
5がそのバイトに対するデータ・ストローブを出す。D
IAC3で制御されるDMA読み取りオペレーションの
ときは、メモリ制御論理回路がデータの1バイトをデー
タ・バスに載せ、DIAC3が受信アドレス・カウンタ
中の最下位アドレス・ビットの状態にもとづいて上側ま
たは下側データ・バイトを選択する。
USARTインターフェース。第3図には所与のポート
に対するU S A RTのインターフェースが示しで
ある。ポート用のEIAレシーバは、どのインターフェ
ース線信号が処理中であるかに応じて、2つのセクショ
ンに分かれる。ポート・インターフェース制御装置10
は、USART2がデータ・セット作動状態(D S
R)およびリング・インジケータまたは受信データ(R
D)などの受信信号を処理するのを助ける。
に対するU S A RTのインターフェースが示しで
ある。ポート用のEIAレシーバは、どのインターフェ
ース線信号が処理中であるかに応じて、2つのセクショ
ンに分かれる。ポート・インターフェース制御装置10
は、USART2がデータ・セット作動状態(D S
R)およびリング・インジケータまたは受信データ(R
D)などの受信信号を処理するのを助ける。
USART2は、受信データ、送信クロック、受信クロ
ック、送信可(cTS)および受信線信号検出(RLS
D)信号を受は取る。EIAレシーバ回路は1例示とし
て2ブロツクに分けであるだけであり、各ポートのEI
Aインターフェース中のすべての標準受信信号ピンを含
んでいることを理解されたい。同様に送信またはEIA
ドライバについては、ポート・インターフェース制御装
置10は、第3図に示すようにある種の信号をEIAド
ライバに与え、USARTは必要な残りの信号をドライ
バに与える。プロセッサ5およびDIAC3の側からの
ポート・インターフェース制御装置10およびUSAR
T2へのインターフェースは、システム・データ・バス
、システム・アドレス・バスおよび第3図の左側に示す
様々な要求線と制御線を介している。次にそれらについ
て少し詳しく説明する。
ック、送信可(cTS)および受信線信号検出(RLS
D)信号を受は取る。EIAレシーバ回路は1例示とし
て2ブロツクに分けであるだけであり、各ポートのEI
Aインターフェース中のすべての標準受信信号ピンを含
んでいることを理解されたい。同様に送信またはEIA
ドライバについては、ポート・インターフェース制御装
置10は、第3図に示すようにある種の信号をEIAド
ライバに与え、USARTは必要な残りの信号をドライ
バに与える。プロセッサ5およびDIAC3の側からの
ポート・インターフェース制御装置10およびUSAR
T2へのインターフェースは、システム・データ・バス
、システム・アドレス・バスおよび第3図の左側に示す
様々な要求線と制御線を介している。次にそれらについ
て少し詳しく説明する。
USART2チップ選択信号は、第3図に示すようにチ
ップ付勢線を含んでいる。第4図に示すように5個のU
SARTが使われているので、異なる5本のチップ選択
線1−5が使用される。これらは第4図には示しておら
ず、2個のポートを処理するのにUSARTが1個あれ
ばよいので。
ップ付勢線を含んでいる。第4図に示すように5個のU
SARTが使われているので、異なる5本のチップ選択
線1−5が使用される。これらは第4図には示しておら
ず、2個のポートを処理するのにUSARTが1個あれ
ばよいので。
第3図に1つだけ示しである。第2のポートに対するU
SARTの接続は、簡単のため第3図に示してない。プ
ロセッサ5がUSART2に対するメモリマツプ式入出
力機能を実行したい場合、システム制御論理回路が選択
された個別のUSART2の読み取りまたは書き込みオ
ペレーションのためにUSART2を選択するチップ付
勢線を活動化する。DIAC3がDMAオペレーション
を実行するときは、やはりシステム制御論理回路が選択
された付勢線を活動化する。第4図のDIAC3からプ
ロセッサ5へのバス許可肯定応答信号がアクティブのと
きは、DIAC3がUSARTチップ付勢線を制御する
。
SARTの接続は、簡単のため第3図に示してない。プ
ロセッサ5がUSART2に対するメモリマツプ式入出
力機能を実行したい場合、システム制御論理回路が選択
された個別のUSART2の読み取りまたは書き込みオ
ペレーションのためにUSART2を選択するチップ付
勢線を活動化する。DIAC3がDMAオペレーション
を実行するときは、やはりシステム制御論理回路が選択
された付勢線を活動化する。第4図のDIAC3からプ
ロセッサ5へのバス許可肯定応答信号がアクティブのと
きは、DIAC3がUSARTチップ付勢線を制御する
。
チャネルA/B選択線は、ポート付勢信号である。これ
は、USART2でサービスされる2本のチャネルのど
ちらを読み取りまたは書き込みオペレーションで処理す
るかを選択する分岐信号である。たとえば、その信号が
正のとき、USART2でサービスされる2本のうちの
チャネルAが選択される。信号が負のときは、チャネル
Bが選択される。第3図には前述のように1本のチャネ
ルしか示してない。プロセッサ5がバス・マスターであ
り、USART2を選択するためにメモリマツプ式入出
力機能を実行したいとき、システム・アドレス・ビット
2が第3図のA/B選択線にゲートされる@DMAオペ
レーションでは、DIAC3が選択すべきチャネルを識
別する信号を出すとき、この信号はDIACA/B信号
であり、すなわち第3図のポート付勢信号である。簡単
のため、第3図でUSART2に接続されているものと
して示しである制御線は、第4図には示してないが、第
3図かられかるように第4図でもDIAC3から制御ラ
インが出ていることを理解されたい。この場合も、DI
AC3からプロセッサ5へのバス許可肯定応答信号がア
クティブな場合、DIAC3がチャネル選択を制御する
。
は、USART2でサービスされる2本のチャネルのど
ちらを読み取りまたは書き込みオペレーションで処理す
るかを選択する分岐信号である。たとえば、その信号が
正のとき、USART2でサービスされる2本のうちの
チャネルAが選択される。信号が負のときは、チャネル
Bが選択される。第3図には前述のように1本のチャネ
ルしか示してない。プロセッサ5がバス・マスターであ
り、USART2を選択するためにメモリマツプ式入出
力機能を実行したいとき、システム・アドレス・ビット
2が第3図のA/B選択線にゲートされる@DMAオペ
レーションでは、DIAC3が選択すべきチャネルを識
別する信号を出すとき、この信号はDIACA/B信号
であり、すなわち第3図のポート付勢信号である。簡単
のため、第3図でUSART2に接続されているものと
して示しである制御線は、第4図には示してないが、第
3図かられかるように第4図でもDIAC3から制御ラ
インが出ていることを理解されたい。この場合も、DI
AC3からプロセッサ5へのバス許可肯定応答信号がア
クティブな場合、DIAC3がチャネル選択を制御する
。
データ/制御選択信号も第3図のUSART2に供給さ
れるにれは1選択されたUSART2を使って行われる
オペレーションのタイプを定義する分岐信号である。正
ならデータオペレーションを示し、負なら制御オペレー
ションを示す。正の信号は、読み取りオペレーションが
実行されるとき受信データ・バッファが選択されること
を示す。正の信号は、書き込みオペレーションが実行さ
れるとき送信データ・バッファが選択されることを示す
。負の信号は制御オペレーションを示すプロセッサ5が
バス・マスターの場合、システム・アドレス・ビット1
がデータ/制御線にゲートされる。DIAC3がバス・
マスターの場合、そのオペレーションは、USART中
の受信データ・バッファの読み取りオペレーションまた
は送信データ・バッファの書き込みオペレーションであ
ると解釈される。バス許可肯定応答がアクティブでない
とき、プロセッサ5がバス・マスターであり。
れるにれは1選択されたUSART2を使って行われる
オペレーションのタイプを定義する分岐信号である。正
ならデータオペレーションを示し、負なら制御オペレー
ションを示す。正の信号は、読み取りオペレーションが
実行されるとき受信データ・バッファが選択されること
を示す。正の信号は、書き込みオペレーションが実行さ
れるとき送信データ・バッファが選択されることを示す
。負の信号は制御オペレーションを示すプロセッサ5が
バス・マスターの場合、システム・アドレス・ビット1
がデータ/制御線にゲートされる。DIAC3がバス・
マスターの場合、そのオペレーションは、USART中
の受信データ・バッファの読み取りオペレーションまた
は送信データ・バッファの書き込みオペレーションであ
ると解釈される。バス許可肯定応答がアクティブでない
とき、プロセッサ5がバス・マスターであり。
データ/制御選択はUSART選択オペ選択オペレーシ
ョンムシステムス・ビット1の状態によって直接制御さ
れる。
ョンムシステムス・ビット1の状態によって直接制御さ
れる。
読み取りオペレーションの場合、第3図に示す読み取り
信号は、USART2が選択されてUSARTパス・ド
ライバを付勢するとき、読み取りオペレーションを示す
。USART2がそのとき割り込みを要求している中で
最高の優先順位を有するものであるとき、レベル2の割
り込み肯定応答サイクル中、この信号により1割り込み
ベクトルはUSART2からバス上にゲートされる。優
先順位はUSARTの位置によって決まる。読み取りと
書き込みが一致するときは、リセットと解釈される。
信号は、USART2が選択されてUSARTパス・ド
ライバを付勢するとき、読み取りオペレーションを示す
。USART2がそのとき割り込みを要求している中で
最高の優先順位を有するものであるとき、レベル2の割
り込み肯定応答サイクル中、この信号により1割り込み
ベクトルはUSART2からバス上にゲートされる。優
先順位はUSARTの位置によって決まる。読み取りと
書き込みが一致するときは、リセットと解釈される。
書き込みオペレーション。第3図に示したこの書き込み
信号は、USART2が選択されるとき書き込みオペレ
ーションを示す。先に説明した特別レベル2のUSAR
T割り込み要求は、ポート・インターフェース制御装置
10によって供給されるものとして示しである。この割
り込み要求信号は、いずれかのUSART2がアクティ
ブなレベル2の割り込み要求をもつとき、割り込み制御
論理4への分岐信号として活動化される。またレベル2
の割り込みサイクルに肯定応答するため、USARTの
レベル2の割り込み肯定応答IACKがポート・インタ
ーフェース制御装置10およびUSART2に供給され
る。IACKサイクル中。
信号は、USART2が選択されるとき書き込みオペレ
ーションを示す。先に説明した特別レベル2のUSAR
T割り込み要求は、ポート・インターフェース制御装置
10によって供給されるものとして示しである。この割
り込み要求信号は、いずれかのUSART2がアクティ
ブなレベル2の割り込み要求をもつとき、割り込み制御
論理4への分岐信号として活動化される。またレベル2
の割り込みサイクルに肯定応答するため、USARTの
レベル2の割り込み肯定応答IACKがポート・インタ
ーフェース制御装置10およびUSART2に供給され
る。IACKサイクル中。
優先順位が最高のU S A RT 2または待機中の
レベル2の割り込みをもつポートのポート・インターフ
ェース制御装置10は、システム制御論理回路がUSA
RT2の読み取り信号を活動化するとき、USART2
またはポート・インターフェース制御装置10によって
ベクトル値をシステム・データ・バスの下位バイトに載
せる。USART2からの割り込み「付勢アウトJ信号
は、優先順位が次に低いUSART割り込み「付勢イン
」信号に接続されている。この相互接続は第3図には示
してないが、割り込みを有する優先順位のより高い装置
が優先順位のより低い装置から割り込みを禁止するか、
または割り込みがない場合それらの装置を付勢するよう
なディジー・チェーンオペレーションを形成するのに使
われる。USART5は、任意的に最高の優先順位を割
り当てられ、ポート・レジスタは、レベル2の割り込み
に関するチェーンの最低末端に接続されている0割り込
み付勢線またはチップ付勢線が、DIAC3からUSA
RT2に供給される。この信号は、優先順位がより高い
他のUSART2が、サービス中または要求中の割り込
みをもつことを示す、この信号は正でアクティブであり
、上記の割り込みディジー・チェーンを形成するのに使
われる。優先順位が最高のUSART2は、その割り込
み「付勢イン」が+5ボルトの論理レベルに接続されて
いる。優先順位が最高のUSARTが待機中の割り込み
をもつ場合、上記のように、ディジー・チェーンに関す
る割り込み「付勢アウト」相互接続を活動化しない、待
機中の割り込みをもたない場合、このピンを活動化して
、現在の割り込みに関して優先順位が次に低いUSAR
T2を付勢する。
レベル2の割り込みをもつポートのポート・インターフ
ェース制御装置10は、システム制御論理回路がUSA
RT2の読み取り信号を活動化するとき、USART2
またはポート・インターフェース制御装置10によって
ベクトル値をシステム・データ・バスの下位バイトに載
せる。USART2からの割り込み「付勢アウトJ信号
は、優先順位が次に低いUSART割り込み「付勢イン
」信号に接続されている。この相互接続は第3図には示
してないが、割り込みを有する優先順位のより高い装置
が優先順位のより低い装置から割り込みを禁止するか、
または割り込みがない場合それらの装置を付勢するよう
なディジー・チェーンオペレーションを形成するのに使
われる。USART5は、任意的に最高の優先順位を割
り当てられ、ポート・レジスタは、レベル2の割り込み
に関するチェーンの最低末端に接続されている0割り込
み付勢線またはチップ付勢線が、DIAC3からUSA
RT2に供給される。この信号は、優先順位がより高い
他のUSART2が、サービス中または要求中の割り込
みをもつことを示す、この信号は正でアクティブであり
、上記の割り込みディジー・チェーンを形成するのに使
われる。優先順位が最高のUSART2は、その割り込
み「付勢イン」が+5ボルトの論理レベルに接続されて
いる。優先順位が最高のUSARTが待機中の割り込み
をもつ場合、上記のように、ディジー・チェーンに関す
る割り込み「付勢アウト」相互接続を活動化しない、待
機中の割り込みをもたない場合、このピンを活動化して
、現在の割り込みに関して優先順位が次に低いUSAR
T2を付勢する。
システム・データ・バスのビットO−7も、USART
2およびポート・インターフェース制御装置10に接続
されている。ポート・インターフェース制御装置10の
ポート・レジスタも図には示してないが、このバスの下
位バイト位置に直接接続されている。USARTのイン
ターフェースでは、パリティは使用しない。しかし、こ
のデータ・バスは、1.6データ・ビットと2パリテイ
・ビットを含む18ビット幅の双方向分岐バスである。
2およびポート・インターフェース制御装置10に接続
されている。ポート・インターフェース制御装置10の
ポート・レジスタも図には示してないが、このバスの下
位バイト位置に直接接続されている。USARTのイン
ターフェースでは、パリティは使用しない。しかし、こ
のデータ・バスは、1.6データ・ビットと2パリテイ
・ビットを含む18ビット幅の双方向分岐バスである。
下位バイトは、奇数アドレスをアドレスするとき使用さ
れ、ビットO−7と下位パリティを含んでいる。ビット
0は、下位バイトの最下位ビットであり、ビット7は最
上位ビットである。上位バイトは、偶数アドレスをアド
レスするとき使用され、ビット8〜15とデータ用の上
位パリティを含んでいる。ビット8は上位バイトの最下
位ビットであり、ピッ1〜15は最上位ビットである。
れ、ビットO−7と下位パリティを含んでいる。ビット
0は、下位バイトの最下位ビットであり、ビット7は最
上位ビットである。上位バイトは、偶数アドレスをアド
レスするとき使用され、ビット8〜15とデータ用の上
位パリティを含んでいる。ビット8は上位バイトの最下
位ビットであり、ピッ1〜15は最上位ビットである。
データ・バスは、正でアクティブである。プロセッサ5
からUSART2へのメモリマツプ式入出力書き込みオ
ペレーション中、データ・バスがプロセッサ5によって
ドライブされる。プロセッサ5からUSART2へのメ
モリマツプ式入出力読み取りオペレーション中、データ
・バスの下位バイトがUSART2でドライブされる。
からUSART2へのメモリマツプ式入出力書き込みオ
ペレーション中、データ・バスがプロセッサ5によって
ドライブされる。プロセッサ5からUSART2へのメ
モリマツプ式入出力読み取りオペレーション中、データ
・バスの下位バイトがUSART2でドライブされる。
レベル2の割り込みに関する割り込み肯定応答サイクル
中、USART2またはポート・インターフェース制御
装置1oのデータ・レジスタが、割り込みベクトル値を
データ・バスの下位バイトに載せる。レベル5の割り込
みの割り込み肯定応答サイクル中、ポート・インターフ
ェース制御装置10が、その割り込みベクトル値をデー
タ・バスの下位バイトに載せる。
中、USART2またはポート・インターフェース制御
装置1oのデータ・レジスタが、割り込みベクトル値を
データ・バスの下位バイトに載せる。レベル5の割り込
みの割り込み肯定応答サイクル中、ポート・インターフ
ェース制御装置10が、その割り込みベクトル値をデー
タ・バスの下位バイトに載せる。
ポート・レジスタ。ポート・レジスタは、10個の各ポ
ートがEIA R8232インタ一フエース信号なら
びにデータ遷移の検出、データ・セット・レディ遷移の
検出、リング・インジケータ遷移の検出、およびUSA
RT2で供給されない関連する割り込みベクトル値の生
成などの機能を提供するために、システム制御論理回路
に含まれている。これらのレジスタは、ポート・インタ
ーフェース制御装置10の形で実現されており、レジス
タ自体は図に示してないが、下記のビットを含んでいる
。
ートがEIA R8232インタ一フエース信号なら
びにデータ遷移の検出、データ・セット・レディ遷移の
検出、リング・インジケータ遷移の検出、およびUSA
RT2で供給されない関連する割り込みベクトル値の生
成などの機能を提供するために、システム制御論理回路
に含まれている。これらのレジスタは、ポート・インタ
ーフェース制御装置10の形で実現されており、レジス
タ自体は図に示してないが、下記のビットを含んでいる
。
ビットOは、RA232インターフェース・レシーバか
らのデータ・セット・レディ信号である。
らのデータ・セット・レディ信号である。
このビットは読み取り専用でもよい。ビット1は。
EIA R8232インターフエースから受は取った
リング・インジケータ・ビットであり、読み取り専用ビ
ットである。
リング・インジケータ・ビットであり、読み取り専用ビ
ットである。
ビット2は、EIA R8232インターフエースに
向けられるテスト要求である。プロセッサ5はこめビッ
トを書き込んだり読み取ったりすることができ、それが
1にセットされると、インターフェースに対してテスト
要求が活動化される。
向けられるテスト要求である。プロセッサ5はこめビッ
トを書き込んだり読み取ったりすることができ、それが
1にセットされると、インターフェースに対してテスト
要求が活動化される。
システム・リセットによって、このビットがOにセット
される。
される。
ビット3は、データ速度選択信号である。この信号はE
IA R8232インターフエースに向けられるもの
で、プロセッサ5により読み取りまたは書き込み可能で
ある。このビットが1にセットされると、EIA R
8232インターフエースに対してデータ速度選択が活
動化され、システム・リセット信号によって、このビッ
トが0にセットされる。
IA R8232インターフエースに向けられるもの
で、プロセッサ5により読み取りまたは書き込み可能で
ある。このビットが1にセットされると、EIA R
8232インターフエースに対してデータ速度選択が活
動化され、システム・リセット信号によって、このビッ
トが0にセットされる。
ポート・レジスタのビット4は、データ端末レディ信号
である。この信号はEIA R5232インターフエ
ースに向けられる。これも読み取りまたは書き込み可能
である。このビットが1のとき、EIAインターフェー
スに対してデータ端末レディ信号がアクティブである。
である。この信号はEIA R5232インターフエ
ースに向けられる。これも読み取りまたは書き込み可能
である。このビットが1のとき、EIAインターフェー
スに対してデータ端末レディ信号がアクティブである。
やはりシステム・リセットによって、このビットがリセ
ットされる。
ットされる。
ビット5は、外部クロック制御ビットである。
このレジスタ・ビットは、EIA R8232Cイン
ターフエースでの外部クロック信号のゲーティングを選
択するのに使われる。このビットも、プログラムで読み
取りおよび書き込むことができる。1にセットされると
、遷移クロックがEIAR5232インターフェースか
らUSART2の送信クロック・ピンの入力部にゲート
される。
ターフエースでの外部クロック信号のゲーティングを選
択するのに使われる。このビットも、プログラムで読み
取りおよび書き込むことができる。1にセットされると
、遷移クロックがEIAR5232インターフェースか
らUSART2の送信クロック・ピンの入力部にゲート
される。
このビットがOのとき、EIA R5232インター
フエースのピン15からの送信クロックがゲート解除さ
れ、次にUSARTをその送信クロック・ピンにクロッ
クをもたらすようにプログラミングすることができる。
フエースのピン15からの送信クロックがゲート解除さ
れ、次にUSARTをその送信クロック・ピンにクロッ
クをもたらすようにプログラミングすることができる。
これによって、EIAR8232インターフェースにク
ロックを供給するような端末装置の直接接続が可能にな
る。ビット5も、システム・リセットによってOにセッ
トされる。
ロックを供給するような端末装置の直接接続が可能にな
る。ビット5も、システム・リセットによってOにセッ
トされる。
ビット6は、モデムの制御による遷移割り込みレディ信
号である。このビットがセットされると、データ・セッ
ト・レディ・ビットに遷移が起こったとき、またはリン
グ・インジケータ・ビットがオフからオンに変った場合
に、レベル2の割り込みがセットされる。このビットは
、プロセッサ5のプログラムで書き込みまたは読み取り
することができ、システム・リセットによって0にセッ
トされる。
号である。このビットがセットされると、データ・セッ
ト・レディ・ビットに遷移が起こったとき、またはリン
グ・インジケータ・ビットがオフからオンに変った場合
に、レベル2の割り込みがセットされる。このビットは
、プロセッサ5のプログラムで書き込みまたは読み取り
することができ、システム・リセットによって0にセッ
トされる。
ビット7はデータ遷移割り込み可能信号である。
このビットが1にセットされると、EIA、R5232
C受信データ線で遷移が起こったとき、レベル5の割り
込みがセットされる。このビットはプログラムで書き込
みまたは読み取ることができ、リセットによって0にセ
ットされる。
C受信データ線で遷移が起こったとき、レベル5の割り
込みがセットされる。このビットはプログラムで書き込
みまたは読み取ることができ、リセットによって0にセ
ットされる。
また、ポート・インターフェース制御装置10には、ス
テータス変更ポート・レジスタが含まれている。このレ
ジスタは、システム制御論理回路に供給できる受信デー
タ遷移、データ・セット・レディ遷移、およびリング・
インジケータのオフ・オン遷移によって起こる割り込み
のステータスを供給する。1バイト・レジスタは、ポー
ト・インターフェース制御装置10でサービスされる2
個のポートのステータスを与える。各ビットは、次の形
をとる。
テータス変更ポート・レジスタが含まれている。このレ
ジスタは、システム制御論理回路に供給できる受信デー
タ遷移、データ・セット・レディ遷移、およびリング・
インジケータのオフ・オン遷移によって起こる割り込み
のステータスを供給する。1バイト・レジスタは、ポー
ト・インターフェース制御装置10でサービスされる2
個のポートのステータスを与える。各ビットは、次の形
をとる。
ビットOは、ポートBに対する「データ・セット・レデ
ィJ (DSR)オフ・オン遷移である。
ィJ (DSR)オフ・オン遷移である。
ビット1は、ポートBの「データ・セット・レディjオ
ン・オフ遷移であり、ビット3はポートBのデータ遷移
である。ビット4は、ポートAの「データ・セット・レ
ディ」オフ・オン遷移であり、ビット5はポートAの「
データ・セット・レディ」オン・オフ遷移である6ビツ
ト6はポートAのリング・インジケータ・オフ・オン遷
移であり、ビット7はポートAのデータ遷移である。
ン・オフ遷移であり、ビット3はポートBのデータ遷移
である。ビット4は、ポートAの「データ・セット・レ
ディ」オフ・オン遷移であり、ビット5はポートAの「
データ・セット・レディ」オン・オフ遷移である6ビツ
ト6はポートAのリング・インジケータ・オフ・オン遷
移であり、ビット7はポートAのデータ遷移である。
プロセッサ5は、ポート・インターフェース制御装置1
0のレジスタを読み取りまたは書き込むことができ、レ
ジスタ中の選択されたビットを単独でリセットできるよ
うに、マスクオペレーションで各レジスタをリセットで
きる。プログラムは。
0のレジスタを読み取りまたは書き込むことができ、レ
ジスタ中の選択されたビットを単独でリセットできるよ
うに、マスクオペレーションで各レジスタをリセットで
きる。プログラムは。
マスクの下で各ビットをリセットして、これらの遷移に
よって起こる割り込みをリセットしなければならない。
よって起こる割り込みをリセットしなければならない。
これによってそのレジスタに含まれるか又はレジスタが
実際にリセットされるときに起こる他の非同期割り込み
に影響を与えずに、ある割り込みをリセットすることが
可能になる。
実際にリセットされるときに起こる他の非同期割り込み
に影響を与えずに、ある割り込みをリセットすることが
可能になる。
これで第4図から第3図までに示した本実施例のオペレ
ーションと制御の詳細および既習の説明は終わる。この
設計の中心は、サービスとオペレーションに大きなフレ
キシビリティを与えるシステム制御論理回路およびDI
AC3である0本明細書の各所で指摘するように、第4
図に示すように設けられた20本の各チャネル上でのデ
ータ転送手段は、プログラマが個別にメモリマツプ式入
出力キャラクタサービス割り込みモードまたは直接メモ
リ・アクセスモードのいずれをも選択することができる
。DMAモードを選んだ場合、さらに次の選択レベルを
選んで、DMAによって転送される各キャラクタについ
てプロセッサに割り込みをかけるかどうか決定すること
ができる。 DMAオペレーションは、DIAC3で制
御される。
ーションと制御の詳細および既習の説明は終わる。この
設計の中心は、サービスとオペレーションに大きなフレ
キシビリティを与えるシステム制御論理回路およびDI
AC3である0本明細書の各所で指摘するように、第4
図に示すように設けられた20本の各チャネル上でのデ
ータ転送手段は、プログラマが個別にメモリマツプ式入
出力キャラクタサービス割り込みモードまたは直接メモ
リ・アクセスモードのいずれをも選択することができる
。DMAモードを選んだ場合、さらに次の選択レベルを
選んで、DMAによって転送される各キャラクタについ
てプロセッサに割り込みをかけるかどうか決定すること
ができる。 DMAオペレーションは、DIAC3で制
御される。
DIAC:3は、USART2からRAM6からUSA
RT2に一時に1つのキャラクタを転送するように指令
する。USART2は、その受信バッファがあるキャラ
クタを含むとき、受信DMA要求を活動化する。USA
RTは、その送信バッファが空のとき、送信DMA要求
を活動化する。DMA要求は、プログラマがどのように
構成を選択したかに応じて、DIAC3によってDMA
要求、割り込み要求またはその双方として処理される。
RT2に一時に1つのキャラクタを転送するように指令
する。USART2は、その受信バッファがあるキャラ
クタを含むとき、受信DMA要求を活動化する。USA
RTは、その送信バッファが空のとき、送信DMA要求
を活動化する。DMA要求は、プログラマがどのように
構成を選択したかに応じて、DIAC3によってDMA
要求、割り込み要求またはその双方として処理される。
各ポートは、受信チャネルと送信チャネルをもっており
、これらのチャネルは、DMA転送モードまたは割り込
みモードで動作し、プロセッサ5にメモリマツプ式入出
力操作によってキャラクタを転送することを合図するよ
うに、個別に構成できる。チャネルがDMAモードで動
作するとき、制御プログラムはそのチャネルの起点アド
レスとバイト・カウントを開始する。DIAC3は、受
信バイト・カウントがOになったとき、または送信バイ
ト・カウントがOになったとき、割り込みによってプロ
セッサ5に合図する。ファイル・メツセージの終りを受
は取ると、上流のUSARTは。
、これらのチャネルは、DMA転送モードまたは割り込
みモードで動作し、プロセッサ5にメモリマツプ式入出
力操作によってキャラクタを転送することを合図するよ
うに、個別に構成できる。チャネルがDMAモードで動
作するとき、制御プログラムはそのチャネルの起点アド
レスとバイト・カウントを開始する。DIAC3は、受
信バイト・カウントがOになったとき、または送信バイ
ト・カウントがOになったとき、割り込みによってプロ
セッサ5に合図する。ファイル・メツセージの終りを受
は取ると、上流のUSARTは。
終了割り込みによってプロセッサ5にメツセージが完了
したと合図する。データ・ブロック全体が下流USAR
Tで組み立てられたとき、プロセッサ5はDIAC3に
、RAMにおいて指定されたバッファ・アドレスから上
流送信を開始するように指令する。DIAC3は、プロ
セッサ5からのメモリマツプ式入出力オペレーションに
よって制御されセットされる。
したと合図する。データ・ブロック全体が下流USAR
Tで組み立てられたとき、プロセッサ5はDIAC3に
、RAMにおいて指定されたバッファ・アドレスから上
流送信を開始するように指令する。DIAC3は、プロ
セッサ5からのメモリマツプ式入出力オペレーションに
よって制御されセットされる。
先に指摘したように、USARTは接続されているモデ
ムまたは局所接続されている端末装置とのプロトコル・
インターフェースを維持するが。
ムまたは局所接続されている端末装置とのプロトコル・
インターフェースを維持するが。
プロセッサ5中で動作する制御プログラムは、希望に応
じてプロトコル変換、集線およびデータオペレーション
機能を実行する。
じてプロトコル変換、集線およびデータオペレーション
機能を実行する。
D3. 重ポート通伊システム
第1図(すなわち第1A図および第1B図)は、多重ポ
ート通信アダプタと無走査式(scanless)の通
信コントローラ(以下、単に「通信コントローラ」とい
う)のシステム・バスとの接続を行うため付加的なイン
ターフェース制御論理を設けた本発明の実施例である。
ート通信アダプタと無走査式(scanless)の通
信コントローラ(以下、単に「通信コントローラ」とい
う)のシステム・バスとの接続を行うため付加的なイン
ターフェース制御論理を設けた本発明の実施例である。
これは、すなわち、多重ポート通信アダプタ、通信コン
トローラ、およびこれらを接続するインターフェース制
御論理から成る多重ポート通信システムである。この構
成によれば、多重ポート通信アダプタを他の通信コント
ローラのシステム・アドレス・バスおよびシステム・デ
ータ・バスに接続することができる。これを制御するプ
ログラムはEPROM8およびRAM6に入っている。
トローラ、およびこれらを接続するインターフェース制
御論理から成る多重ポート通信システムである。この構
成によれば、多重ポート通信アダプタを他の通信コント
ローラのシステム・アドレス・バスおよびシステム・デ
ータ・バスに接続することができる。これを制御するプ
ログラムはEPROM8およびRAM6に入っている。
通信コントローラは、16個までの接続インターフェー
スを有する。したがって複数の多重ポート通信アダプタ
をこれに接続すれば、システム全体ではさらに多くのポ
ートがサービスされる。たとえば、8ポ一ト式の多重ポ
ート通信アダプタを16個つなぐと、128個のポート
をサービスできる多重ポート通信システムが提供される
。
スを有する。したがって複数の多重ポート通信アダプタ
をこれに接続すれば、システム全体ではさらに多くのポ
ートがサービスされる。たとえば、8ポ一ト式の多重ポ
ート通信アダプタを16個つなぐと、128個のポート
をサービスできる多重ポート通信システムが提供される
。
かくして本実施例は多重ポート通信アダプタのプロトコ
ル変換機能および集線機能の負担をなくした通信コント
ローラのための新しいアーキテクチャを提供する。
ル変換機能および集線機能の負担をなくした通信コント
ローラのための新しいアーキテクチャを提供する。
こうした新しいアーキテクチャにおいては、競合するD
MA要求および割り込み要求の調停、ポートのアクセス
に関するDMA制御と割り込み制御、および各チャネル
のモードの選択は、多重ポート通信アダプタで全て処理
することができる。
MA要求および割り込み要求の調停、ポートのアクセス
に関するDMA制御と割り込み制御、および各チャネル
のモードの選択は、多重ポート通信アダプタで全て処理
することができる。
さらに、多重ポート通信アダプタのRAMまたは通信コ
ントローラのRAMから読み取りまたは書き込みをDI
ACに指令でき、いずれの機能も、プロセッサ5または
通信コントローラ中に常駐するプロセッサへの割り込み
を伴ってまたは伴わずに実行することができる。すなわ
ち、各受信チャネルおよび送信チャネル毎に少くとも5
種のキャラクタサービスモードをプログラム制御下で選
択できるのである。プログラムは、第1図に示すように
通信コントローラに接続するために必要なインターフェ
ース制御論理15を含めて構成されている多重ポート通
信アダプタに常駐している。
ントローラのRAMから読み取りまたは書き込みをDI
ACに指令でき、いずれの機能も、プロセッサ5または
通信コントローラ中に常駐するプロセッサへの割り込み
を伴ってまたは伴わずに実行することができる。すなわ
ち、各受信チャネルおよび送信チャネル毎に少くとも5
種のキャラクタサービスモードをプログラム制御下で選
択できるのである。プログラムは、第1図に示すように
通信コントローラに接続するために必要なインターフェ
ース制御論理15を含めて構成されている多重ポート通
信アダプタに常駐している。
キャラクタサービスモードを列挙すると、プロセッサ5
の割り込みなしに単にDMAによりUSARTの受信バ
ッファから多重ポート通信アダプタのRAM (以下1
本節においては説明の都合上、多重ポート通信アダプタ
のRAMを特に[ローカルRAMJ 、通信コントロー
ラ側のRAMを特に「メインRAMJを区別する場合が
ある)6に転送すべき受信キャラクタに関する直接メモ
リアクセスモード、プロセッサ(以下1本節においては
説明の都合上2通信コントローラ側のプロセッサを特に
r主プロセッサ」という場合があ゛る)の割り込みなし
にUSARTの受信バッファから通信コントローラのR
AM (メインRAM)に転送すべき受信キャラクタに
関する直接メモリアクセスモード、プロセッサ5に割込
み指示を与えて且つDMAによりUSARTの受信バッ
ファからローカルRAM6に転送すべき受信キャラクタ
に関する直接メモリアクセスモードがある。この他、通
信コントローラの主プロセツサに割込みを与えて且つD
MAによってUSARTの受信バッファから通信コント
ローラのメインRAMに転送すべきキャラクタに関する
直接メモリアクセスモードがある。さらに、DMAを全
く使わず、プロセッサ5に割り込みを与えて割り込みサ
ービス・ルーチンを呼び出し、メモリマツプ式入出力オ
ペレーションでUSARTにサービスしてUSARTの
受信バッファを読み取るモードもある0以上は、USA
RTの受信チャネル用のものであるが、送信チャネルに
対してもこれらと同じモードがある(ただしデータの転
送の方向は以上に列記したものと逆になる)。
の割り込みなしに単にDMAによりUSARTの受信バ
ッファから多重ポート通信アダプタのRAM (以下1
本節においては説明の都合上、多重ポート通信アダプタ
のRAMを特に[ローカルRAMJ 、通信コントロー
ラ側のRAMを特に「メインRAMJを区別する場合が
ある)6に転送すべき受信キャラクタに関する直接メモ
リアクセスモード、プロセッサ(以下1本節においては
説明の都合上2通信コントローラ側のプロセッサを特に
r主プロセッサ」という場合があ゛る)の割り込みなし
にUSARTの受信バッファから通信コントローラのR
AM (メインRAM)に転送すべき受信キャラクタに
関する直接メモリアクセスモード、プロセッサ5に割込
み指示を与えて且つDMAによりUSARTの受信バッ
ファからローカルRAM6に転送すべき受信キャラクタ
に関する直接メモリアクセスモードがある。この他、通
信コントローラの主プロセツサに割込みを与えて且つD
MAによってUSARTの受信バッファから通信コント
ローラのメインRAMに転送すべきキャラクタに関する
直接メモリアクセスモードがある。さらに、DMAを全
く使わず、プロセッサ5に割り込みを与えて割り込みサ
ービス・ルーチンを呼び出し、メモリマツプ式入出力オ
ペレーションでUSARTにサービスしてUSARTの
受信バッファを読み取るモードもある0以上は、USA
RTの受信チャネル用のものであるが、送信チャネルに
対してもこれらと同じモードがある(ただしデータの転
送の方向は以上に列記したものと逆になる)。
DIAC3によって高い融通性が得られるので、プリグ
ラマはハードウェアから最大限のパフォーマンスが得ら
れるように128本の通信チャネルの各々のオペレーシ
ョンをカストマイズすることができる。たとえば、所与
のポートを調歩式で動作させる場合、プログラマは、そ
のポートの受信チャネルが各キャラクタを受は取ったと
きプロセッサ5に割り込むよう動作させることが選択で
きる。それによって、プロセッサ5が受信エラーを監視
し、必要ならキャラクタを一時に一つずつ新しいフォー
マットまたはプロトコルに変換することができる。同じ
ポートに関する送信チャネルを。
ラマはハードウェアから最大限のパフォーマンスが得ら
れるように128本の通信チャネルの各々のオペレーシ
ョンをカストマイズすることができる。たとえば、所与
のポートを調歩式で動作させる場合、プログラマは、そ
のポートの受信チャネルが各キャラクタを受は取ったと
きプロセッサ5に割り込むよう動作させることが選択で
きる。それによって、プロセッサ5が受信エラーを監視
し、必要ならキャラクタを一時に一つずつ新しいフォー
マットまたはプロトコルに変換することができる。同じ
ポートに関する送信チャネルを。
DMAモードで動作するようにプログラミングして、完
成したメツセージが送信されるまでプロセッサ5に割り
込むことなく、アウトバウンド・メツセージを直接送信
して、プロセッサのサイクル効率の高いアウトバウンド
高速オペレーションを実行することができる。この方法
により、どちらかのプロセッサに割り込みをかけて、ま
たはかけずに、プログラムによって20本の任意のチャ
ネルによるデータ転送をメモリマツプ式入出力またはD
MAのいずれにも個別的に選択することができる。
成したメツセージが送信されるまでプロセッサ5に割り
込むことなく、アウトバウンド・メツセージを直接送信
して、プロセッサのサイクル効率の高いアウトバウンド
高速オペレーションを実行することができる。この方法
により、どちらかのプロセッサに割り込みをかけて、ま
たはかけずに、プログラムによって20本の任意のチャ
ネルによるデータ転送をメモリマツプ式入出力またはD
MAのいずれにも個別的に選択することができる。
通常コントローラを含むデータ流れの構成通信コントロ
ーラを接続した多重ポート通信システムのデータ流れば
、基本的に今まで多重ポート通信アダプタについて説明
したものと同じであるが多重ポート通信システムではそ
の他に、データを多重ポート通信アダプタから通信コン
トローラ中のメインRAMに転送することができる。D
IAC3またはプロセッサ5が、そのローカルRAM6
または通信コントローラ中のメインRAMをアドレス指
定することができる。どちらのRAMにアドレスするか
の選択には、アドレス・ビット23を使う。多重ポート
通信アダプタのマシン・サイクル中でアドレス・ビット
23が活動化される場合、インターフェース制御論理1
5は5通信コントローラの調停回路へのDMA要求を活
動化する。通信コントローラの主プロセツサは、バス・
マスター権、を優先順位類に多重ポート通信アダプタに
与え、インターフェース制御論理15が、通信コンI−
ローラのメインRAMとの間での転送を指令する。デー
タを直接USART2から多重ポート通信アダプタのロ
ーカルRAM6にまたはそのローカルRAMから通信コ
ントローラのメインRAMにまたはメインRAMから転
送させる能力もある。データの転送は、またDIAC3
またはプロセッサ5の制御下で実行できる。以下の説明
では、多重ポート通信アダプタのことを単にアダプタと
いう。
ーラを接続した多重ポート通信システムのデータ流れば
、基本的に今まで多重ポート通信アダプタについて説明
したものと同じであるが多重ポート通信システムではそ
の他に、データを多重ポート通信アダプタから通信コン
トローラ中のメインRAMに転送することができる。D
IAC3またはプロセッサ5が、そのローカルRAM6
または通信コントローラ中のメインRAMをアドレス指
定することができる。どちらのRAMにアドレスするか
の選択には、アドレス・ビット23を使う。多重ポート
通信アダプタのマシン・サイクル中でアドレス・ビット
23が活動化される場合、インターフェース制御論理1
5は5通信コントローラの調停回路へのDMA要求を活
動化する。通信コントローラの主プロセツサは、バス・
マスター権、を優先順位類に多重ポート通信アダプタに
与え、インターフェース制御論理15が、通信コンI−
ローラのメインRAMとの間での転送を指令する。デー
タを直接USART2から多重ポート通信アダプタのロ
ーカルRAM6にまたはそのローカルRAMから通信コ
ントローラのメインRAMにまたはメインRAMから転
送させる能力もある。データの転送は、またDIAC3
またはプロセッサ5の制御下で実行できる。以下の説明
では、多重ポート通信アダプタのことを単にアダプタと
いう。
システム・データ流れの開始
多重ポート通信システムにおける各アダプタは、通信コ
ントローラのメインRAMにそれぞれ通信域をもってい
る。通信域は、各アダプタ用の装置ステータス・ワード
(DSW)と装置制御ワード(DCW)を含んでいる。
ントローラのメインRAMにそれぞれ通信域をもってい
る。通信域は、各アダプタ用の装置ステータス・ワード
(DSW)と装置制御ワード(DCW)を含んでいる。
メインRAM中でのDCWとDSWの位置は、通信コン
トローラのポート階層中でのアダプタの物理的位置によ
って決まる。通信コントローラがリセットされると、そ
れによって制御プログラムが動作して、導入されている
各アダプタ用のDSWとDCWを初期設定する。DCW
は、通信コントローラの主プロセツサのマイクロコード
によって作成され、アダプタのプロセッサ5によって読
み取られる。DCWは。
トローラのポート階層中でのアダプタの物理的位置によ
って決まる。通信コントローラがリセットされると、そ
れによって制御プログラムが動作して、導入されている
各アダプタ用のDSWとDCWを初期設定する。DCW
は、通信コントローラの主プロセツサのマイクロコード
によって作成され、アダプタのプロセッサ5によって読
み取られる。DCWは。
コマンド・バイトとアウトバウンドバッファアドレスと
、インバウンドバッファアドレスと、コマンドによって
変わるその他のフィールドとを含んでいる。DSWはプ
ロセッサ5中で動作するアダプタのマイクロプロセッサ
・コードによって作成される。プロセッサ5のステータ
ス、データ受信の品質、現実行シーケンス、およびデー
タ転送用に使われた最後のバッファのアドレスを報告す
るフィールドは、プロセッサ5によって作成される。
、インバウンドバッファアドレスと、コマンドによって
変わるその他のフィールドとを含んでいる。DSWはプ
ロセッサ5中で動作するアダプタのマイクロプロセッサ
・コードによって作成される。プロセッサ5のステータ
ス、データ受信の品質、現実行シーケンス、およびデー
タ転送用に使われた最後のバッファのアドレスを報告す
るフィールドは、プロセッサ5によって作成される。
プロセッサ5が通信コントローラからの割り込みを検出
すると、DCWを制御ユニットのメインRAM中のそれ
に割り当てられた通信域からDMAによってそれ自体の
メモリまたはレジスタに転送し1次にコマンド・バイト
を間合わせる。
すると、DCWを制御ユニットのメインRAM中のそれ
に割り当てられた通信域からDMAによってそれ自体の
メモリまたはレジスタに転送し1次にコマンド・バイト
を間合わせる。
考えられる多数のコマンドのうちの一つは、初期プログ
ラム・ロード(IPL)コマンドである。
ラム・ロード(IPL)コマンドである。
このコマンドは、通信コントローラのメインRAMから
のDMA転送を使って、アダプタにそのオペレーション
コードの初期設定と行わしめる。IPLコード用のメイ
ンRAMの起点アドレスは、初期設定時に通信コントロ
ーラのプロセッサで作成されるDSWに含まれる。
のDMA転送を使って、アダプタにそのオペレーション
コードの初期設定と行わしめる。IPLコード用のメイ
ンRAMの起点アドレスは、初期設定時に通信コントロ
ーラのプロセッサで作成されるDSWに含まれる。
あるコマンドが実行されると、プロセッサ5は、DMA
転送によって通信コントローラのメインRAM中のその
関連するDSWに終了ステータスを書き込む。
転送によって通信コントローラのメインRAM中のその
関連するDSWに終了ステータスを書き込む。
要するに、通信コントローラの主プロセツサ中で動作す
るマイクロコードがDCWを作成し、次にプロセッサ5
に割り込む。プロセッサ5は、DMAオペレーションに
よってDCWを読み取る。
るマイクロコードがDCWを作成し、次にプロセッサ5
に割り込む。プロセッサ5は、DMAオペレーションに
よってDCWを読み取る。
プロセッサ5のマイクロコードは、DMA書き込みオペ
レーションでDSWをメインRAMに書き込み、次に通
信コントローラの主プロセツサに割り込む。通信コント
ローラの主プロセツサは、そのメインRAMからDSW
を読み取る。したがって・プロセッサ5と通信コントロ
ーラの主プロセッサは、個々の各アダプタに割り当てら
れた通信域を介して互いに通信できる。
レーションでDSWをメインRAMに書き込み、次に通
信コントローラの主プロセツサに割り込む。通信コント
ローラの主プロセツサは、そのメインRAMからDSW
を読み取る。したがって・プロセッサ5と通信コントロ
ーラの主プロセッサは、個々の各アダプタに割り当てら
れた通信域を介して互いに通信できる。
データ・バッファ
データ・バッファはDCW中でアドレスされ、通信ユニ
ットのメインRAMに常駐している。これらのバッファ
は、DMA転送を使ってプロセッサ5からアドレスされ
る。バッファのサイズは。
ットのメインRAMに常駐している。これらのバッファ
は、DMA転送を使ってプロセッサ5からアドレスされ
る。バッファのサイズは。
この設計では制御用接頭部を含めて288データ・バイ
トに固定されている。それよりも大きなブロックを送信
または受信する場合、通信コントローラの主プロセツサ
への要求によって、プロセッサ5に複数のバッファを設
けることができる。各バッファの始めの接頭部フィール
ドは、所有タスク識別、順方向ポインタ、データ開始オ
フセットおよびバイト・カウントを含んでいる。順方向
ポインタの内容が市の場合、プロセッサ5が送信しなけ
ればならない(または受信できる)チェーン中の次のバ
ッファのアドレスを供給する。データ開始オフセットは
、データがそのバッファの初期アドレスないし先頭アド
レス以外の所から始まることができるようにし、プロト
コル変換の必要に応じてのライン・プロトコル制御キャ
ラクタの接頭部としてスペースを残す。
トに固定されている。それよりも大きなブロックを送信
または受信する場合、通信コントローラの主プロセツサ
への要求によって、プロセッサ5に複数のバッファを設
けることができる。各バッファの始めの接頭部フィール
ドは、所有タスク識別、順方向ポインタ、データ開始オ
フセットおよびバイト・カウントを含んでいる。順方向
ポインタの内容が市の場合、プロセッサ5が送信しなけ
ればならない(または受信できる)チェーン中の次のバ
ッファのアドレスを供給する。データ開始オフセットは
、データがそのバッファの初期アドレスないし先頭アド
レス以外の所から始まることができるようにし、プロト
コル変換の必要に応じてのライン・プロトコル制御キャ
ラクタの接頭部としてスペースを残す。
DCWコマンド
プロセッサ5が通信コントローラからの割り込みを検出
すると、DCWの割り当てられた通信域からDMAによ
って転送し、コマンド・バイトを問い合わせなければな
らない。実行されるコマンドの例は、次の通りである。
すると、DCWの割り当てられた通信域からDMAによ
って転送し、コマンド・バイトを問い合わせなければな
らない。実行されるコマンドの例は、次の通りである。
書き込み。その最初のアドレスがDCW中に現われるよ
うなバッファの内容が1通信線に送出される。バイト数
は、バイト・データ・カウントで指定される。
うなバッファの内容が1通信線に送出される。バイト数
は、バイト・データ・カウントで指定される。
読み取り。アダプタは受信するように条件付けられ、結
果として得られるデータがDCW中で識別されるバッフ
ァに記憶される。記憶されるバイト数は、データ・カウ
ントまたはブロック検出の終りのどちらか先に起こった
方によって制限される。
果として得られるデータがDCW中で識別されるバッフ
ァに記憶される。記憶されるバイト数は、データ・カウ
ントまたはブロック検出の終りのどちらか先に起こった
方によって制限される。
インターフェース制御論理
ここでは、第1図の直接メモリ・アクセス/メ。
モリマツプ式入出力インターフェースと、アダプタを通
信コントローラバスに接続するためのインターフェース
制御論理15について説明する。
信コントローラバスに接続するためのインターフェース
制御論理15について説明する。
通信コントローラのDMAバスは、そのメモリと接続さ
れているアダプタとの間に18ビツト(16データ・ビ
ット+2パリテイ・ビット)の双方向データ・バスを提
供する。このインターフェースではバイトまたはワード
(2バイト)転送をサポートする。
れているアダプタとの間に18ビツト(16データ・ビ
ット+2パリテイ・ビット)の双方向データ・バスを提
供する。このインターフェースではバイトまたはワード
(2バイト)転送をサポートする。
DMAデータ・バスの保全性は、データ・バスの各バイ
トに関連してパリティ・ビットを使用することによって
保証される。正しいパリティは、必ず奇数である(すな
わち各バイトについてパリティ・ビットおよびデータ・
ビット111 IIの数が奇数でなければならない)。
トに関連してパリティ・ビットを使用することによって
保証される。正しいパリティは、必ず奇数である(すな
わち各バイトについてパリティ・ビットおよびデータ・
ビット111 IIの数が奇数でなければならない)。
パリティの生成と検査の機能は、インターフェース制御
論理15に含まれている。
論理15に含まれている。
インターフェース制御論理と信号の説明インターフェー
ス制御論理15は、制御コントローラとの間で信号をゲ
ートするためのタイミングと制御を提供する6第14図
に示したインターフェース制御部90は、通信コントロ
ーラメインRAMとの間でのデータ転送中に下記のイン
ターフェース信号を制御するため、トライステート・ド
ライバ・レシーバ9にタイミングおよび方向制御を提供
する。
ス制御論理15は、制御コントローラとの間で信号をゲ
ートするためのタイミングと制御を提供する6第14図
に示したインターフェース制御部90は、通信コントロ
ーラメインRAMとの間でのデータ転送中に下記のイン
ターフェース信号を制御するため、トライステート・ド
ライバ・レシーバ9にタイミングおよび方向制御を提供
する。
データ・バス信号
データ・バスは、18ビツト(16データ・ビット+2
パリテイ・ビット)双方向分岐バスである。下位バイト
は、奇数アドレスをアドレスする際に使い、ビット0−
7とデータの下位パリティ・ビットとを含んでいる。ビ
ットは下位バイトの最下位ビットであり、ビット7は最
上位ビットである。上位バイトは、偶数アドレス(ワー
ド・アドレスと同じアドレス)をアドレスする際に使い
、ビット8−15とデータの(上位パリティ・ビットと
を含んでいる6ビツト8は上位バイトの最下位ビットで
あり、ビット15は最−に1位ビットである。データ・
バスは正でアクティブである。通信コン1−ローラから
アダプタへのDMA読み取りオペレーション中またはメ
モリマツプ式入出力書き込みオペレーション中、データ
・バスは通信コントローラによってドライブされる。ま
た、BMAオペレーションが進行中でないとき、データ
・バスは、テスト・ツール・アダプタで監視できるよう
に通信コントローラによってドライブされる。
パリテイ・ビット)双方向分岐バスである。下位バイト
は、奇数アドレスをアドレスする際に使い、ビット0−
7とデータの下位パリティ・ビットとを含んでいる。ビ
ットは下位バイトの最下位ビットであり、ビット7は最
上位ビットである。上位バイトは、偶数アドレス(ワー
ド・アドレスと同じアドレス)をアドレスする際に使い
、ビット8−15とデータの(上位パリティ・ビットと
を含んでいる6ビツト8は上位バイトの最下位ビットで
あり、ビット15は最−に1位ビットである。データ・
バスは正でアクティブである。通信コン1−ローラから
アダプタへのDMA読み取りオペレーション中またはメ
モリマツプ式入出力書き込みオペレーション中、データ
・バスは通信コントローラによってドライブされる。ま
た、BMAオペレーションが進行中でないとき、データ
・バスは、テスト・ツール・アダプタで監視できるよう
に通信コントローラによってドライブされる。
アドレス・バス
DMAアドレス・バスは、すべてのDMAオペレーショ
ンについてバス・マスタでドライブされる分岐バスであ
る。アドレス・バスは、メモリ・スペース中においてア
クセスされる位置のアドレスを含んでいる。アドレス・
バスは23ビツト・バスであり、A1がその最下位ビッ
ト、A23が最上位ビットである。アドレス・バスは、
正でアクティブである。23ビツト・アドレス・バスは
、上側データ・ストローブおよび下側データ・ストロー
ブと共に、単一バイト・アドレスまたはワード・アドレ
スを選択するのに使われる。データ・ストローブだけが
アクティブな場合、バイトオペレーションとなる。両方
のデータ・ストローブがアクティブなとき、ワード(2
バイト)オペレーションとなる。DMAオペレーション
が進行中でないとき、アドレス・バスは、テスト・ツー
ルで監視できるように通信コントローラによってドライ
ブされる。このバスも1通信コントローラからアダプタ
へのメモリマツプ式入出力制御オペレーションに通信コ
ントローラによってドライブされる。
ンについてバス・マスタでドライブされる分岐バスであ
る。アドレス・バスは、メモリ・スペース中においてア
クセスされる位置のアドレスを含んでいる。アドレス・
バスは23ビツト・バスであり、A1がその最下位ビッ
ト、A23が最上位ビットである。アドレス・バスは、
正でアクティブである。23ビツト・アドレス・バスは
、上側データ・ストローブおよび下側データ・ストロー
ブと共に、単一バイト・アドレスまたはワード・アドレ
スを選択するのに使われる。データ・ストローブだけが
アクティブな場合、バイトオペレーションとなる。両方
のデータ・ストローブがアクティブなとき、ワード(2
バイト)オペレーションとなる。DMAオペレーション
が進行中でないとき、アドレス・バスは、テスト・ツー
ルで監視できるように通信コントローラによってドライ
ブされる。このバスも1通信コントローラからアダプタ
へのメモリマツプ式入出力制御オペレーションに通信コ
ントローラによってドライブされる。
制御バス書き込み信号
この分岐信号は、すべての入出力オペレーションについ
てデータ・バス上での転送方向を示すため、バス・マス
ターによってドライブされる。DMAオペレーション中
、この信号が活動化すると。
てデータ・バス上での転送方向を示すため、バス・マス
ターによってドライブされる。DMAオペレーション中
、この信号が活動化すると。
データ転送がバス・マスターからメモリへの転送である
ことを示す。DMAオペレーション中、この信号が活動
化していないとき、データ転送がメモリからバス・マス
ターへの転送であり、読み取すオペレーションに関連す
るものであることを示す。DMAオペレーションが進行
中でない場合、この信号は通信コントローラの制御下に
ある。通信コントローラは、書き込みオペレーションを
実行する際にこの信号を活動化する。書き込み信号は、
負でアクティブな信号である。
ことを示す。DMAオペレーション中、この信号が活動
化していないとき、データ転送がメモリからバス・マス
ターへの転送であり、読み取すオペレーションに関連す
るものであることを示す。DMAオペレーションが進行
中でない場合、この信号は通信コントローラの制御下に
ある。通信コントローラは、書き込みオペレーションを
実行する際にこの信号を活動化する。書き込み信号は、
負でアクティブな信号である。
レベル1割り込み信号
レベル1割り込み信号は、通信コントローラへの待機中
のレベル1の割り込みをもつアダプタによってドライブ
される分岐信号である。アダプタは、データ割り込みま
たはアダプタのマシン・チェック割り込みをもつとき、
この信号を活動化する。レベル1割り込み信号は、負で
アクティブな信号である。
のレベル1の割り込みをもつアダプタによってドライブ
される分岐信号である。アダプタは、データ割り込みま
たはアダプタのマシン・チェック割り込みをもつとき、
この信号を活動化する。レベル1割り込み信号は、負で
アクティブな信号である。
レベル6割り込み信号
レベル6割り込み信号は、通信コントローラへの待機中
のレベル6の割り込みをもつアダプタによってドライブ
される分岐信号である。制御割り込みをもつアダプタが
、この信号を活動化する。
のレベル6の割り込みをもつアダプタによってドライブ
される分岐信号である。制御割り込みをもつアダプタが
、この信号を活動化する。
レベル6割り込みは負でアクティブな信号である。
レベル1割り込み肯定応答信号(L I I ACK)
LIIA、GKは、プロセッサ5がアダプタからのレベ
ル1割り込みに対する割り込み肯定応答サイクルを実行
するとき、通信コントローラ中の主処理装置によって活
動化される分岐信号である。
LIIA、GKは、プロセッサ5がアダプタからのレベ
ル1割り込みに対する割り込み肯定応答サイクルを実行
するとき、通信コントローラ中の主処理装置によって活
動化される分岐信号である。
LIIACKは、負でアクティブな信号である。
レベル6割り込み肯定応答信号(L6IACK)L6I
ACKは、プロセッサ5がアダプタからのレベル6の割
り込みに対する割り込みを肯定応答サイクルを実行する
とき、通信コントローラ中の主処理装置によって活動化
される分岐信号である。L6IACKは負でアクティブ
な信号である。
ACKは、プロセッサ5がアダプタからのレベル6の割
り込みに対する割り込みを肯定応答サイクルを実行する
とき、通信コントローラ中の主処理装置によって活動化
される分岐信号である。L6IACKは負でアクティブ
な信号である。
バス要求7割り込み要求バス
これは、各アダプタ位置に線が1本ずつ割り当てられた
、18個の信号のバスである。このバスは、バス要求お
よびアダプタ割り込みを処理できるように多重化されて
いる。通信コントローラ中の主プロセツサが、レベル1
の割り込みに対する割り込み庁定応答サイクルを実行す
るとき、通信コントローラのシステム論理が、アダプタ
に対するレベル1割り込み肯定応答(L I I AC
K)信号を活動化する。通信コントローラ中の主プロセ
ツサがレベル6の割り込みに対する割り込み肯定応答サ
イクルを実行するとき1通信コントローラのシステム論
理が、アダプタに対するレベル6割り込み肯定応答(L
6 I ACK)信号を活動化する。L2IACKが
アクティブのとき、アダプタが通信コントローラに提示
されるレベル6の割り込みをもつ場合、そのバス要求7
割り込み肯定応答線を活動化する。LIIACKとL6
IACKがアクティブでないとき、アダプタは、DMA
要求をもつ場合、その要求7割り込み肯定応答線を活動
化する。バス要求7割り込み肯定応答は、負でアクティ
ブな信号である。
、18個の信号のバスである。このバスは、バス要求お
よびアダプタ割り込みを処理できるように多重化されて
いる。通信コントローラ中の主プロセツサが、レベル1
の割り込みに対する割り込み庁定応答サイクルを実行す
るとき、通信コントローラのシステム論理が、アダプタ
に対するレベル1割り込み肯定応答(L I I AC
K)信号を活動化する。通信コントローラ中の主プロセ
ツサがレベル6の割り込みに対する割り込み肯定応答サ
イクルを実行するとき1通信コントローラのシステム論
理が、アダプタに対するレベル6割り込み肯定応答(L
6 I ACK)信号を活動化する。L2IACKが
アクティブのとき、アダプタが通信コントローラに提示
されるレベル6の割り込みをもつ場合、そのバス要求7
割り込み肯定応答線を活動化する。LIIACKとL6
IACKがアクティブでないとき、アダプタは、DMA
要求をもつ場合、その要求7割り込み肯定応答線を活動
化する。バス要求7割り込み肯定応答は、負でアクティ
ブな信号である。
バス要求オペレーション、LIIACKとL6TACK
がアクティブでないとき、DMA要求をもつアダプタが
、そのバス要求7割り込み肯定応答線を活動化する。バ
ス要求7割り込み肯定応答線は、入出力オペレーション
のためにバスの制御を要求する任意の装置によってドラ
イブされる。
がアクティブでないとき、DMA要求をもつアダプタが
、そのバス要求7割り込み肯定応答線を活動化する。バ
ス要求7割り込み肯定応答線は、入出力オペレーション
のためにバスの制御を要求する任意の装置によってドラ
イブされる。
アダプタは、バス要求に対するそのバス要求7割り、込
み肯定応答線を活動化するとき、それがバス・マスター
権を得るまでそれをアクティブに保たなければならない
、LIIACKまたはL6IACKがアクティブになる
場合、もしくはアダプタが滅勢される場合、バス要求を
取り下げなければならない。装置が滅勢されない限り、
バス要求を早期に取下げる必要はない。あるバス・マス
ターがそのバス・マスター権を得て、その最後のまたは
唯一の転送を行う準備ができているとき、そのバス要求
信号は、それがアドレス・ストローブを活動化する前に
滅勢され安定でなければならない。
み肯定応答線を活動化するとき、それがバス・マスター
権を得るまでそれをアクティブに保たなければならない
、LIIACKまたはL6IACKがアクティブになる
場合、もしくはアダプタが滅勢される場合、バス要求を
取り下げなければならない。装置が滅勢されない限り、
バス要求を早期に取下げる必要はない。あるバス・マス
ターがそのバス・マスター権を得て、その最後のまたは
唯一の転送を行う準備ができているとき、そのバス要求
信号は、それがアドレス・ストローブを活動化する前に
滅勢され安定でなければならない。
最後の転送を完了したバス・マスターは、進行中の転送
に対するアドレス・ストローブを滅勢するまで、そのバ
ス要求を再活動化する必要はない。
に対するアドレス・ストローブを滅勢するまで、そのバ
ス要求を再活動化する必要はない。
割り込み肯定応答オペレーション、通信コントローラの
主プロセツサがレベル1の割り込みに対する割り込み肯
定応答サイクルを実行しているとき、それらのアダプタ
に対するLIIACK線が活動化される。通信コントロ
ーラのプロセッサがレベル6の割り込みに対する割り込
み肯定応答サイクルを実行しているとき、それらのアダ
プタに対するLBIACK線が活動化される。LI I
ACK信号またはL61ACK信号が活動されると、ア
ダプタにそのバス要求をバス要求7割り込み肯定応答バ
スから取り除くように合図が出る。LIIACKがアク
ティブな場合、通信コントローラにレベル1の割り込み
が提示されたアダプタが、そのバス要求7割り込み肯定
応答線を活動化することになる。L6IACKがアクテ
ィブな場合、通信コントローラにレベル6の割り込みが
提示されたアダプタが、そのバス要求7割り込み肯定応
答線を活動化することになる。割り込みは1通信コント
ローラの調停論理回路でコード化され1通信コントロー
ラの主プロセツサに優先権を与えられた割り込みベクト
ル値として提示される。生成されるベクトル値は、アダ
プタがLIIACKまたはL6IACK中にアクティブ
なそのバス許可7割り込み受入れ信号を認識するとき、
アダプタがコード化された3本の割り込みタイプ線に載
せるコードによって決まる。
主プロセツサがレベル1の割り込みに対する割り込み肯
定応答サイクルを実行しているとき、それらのアダプタ
に対するLIIACK線が活動化される。通信コントロ
ーラのプロセッサがレベル6の割り込みに対する割り込
み肯定応答サイクルを実行しているとき、それらのアダ
プタに対するLBIACK線が活動化される。LI I
ACK信号またはL61ACK信号が活動されると、ア
ダプタにそのバス要求をバス要求7割り込み肯定応答バ
スから取り除くように合図が出る。LIIACKがアク
ティブな場合、通信コントローラにレベル1の割り込み
が提示されたアダプタが、そのバス要求7割り込み肯定
応答線を活動化することになる。L6IACKがアクテ
ィブな場合、通信コントローラにレベル6の割り込みが
提示されたアダプタが、そのバス要求7割り込み肯定応
答線を活動化することになる。割り込みは1通信コント
ローラの調停論理回路でコード化され1通信コントロー
ラの主プロセツサに優先権を与えられた割り込みベクト
ル値として提示される。生成されるベクトル値は、アダ
プタがLIIACKまたはL6IACK中にアクティブ
なそのバス許可7割り込み受入れ信号を認識するとき、
アダプタがコード化された3本の割り込みタイプ線に載
せるコードによって決まる。
バス許可7割り込み許可バス
これは、各アダプタ位置に1本ずつ線が割り当てられた
18個の信号のバスである。このバスは、バス許可を処
理し、割り込み中のアダプタにその割り込みが通信コン
トローラによって受は入れられていることを合図できる
ように多重化されている。アダプタがL I IACK
またはL6IACK中にアクティブなそのバス許可7割
り込み受入れ信号を認識するとき、アダプタは、コード
化された割り込みタイプの線を、通信コントローラに提
示中の割り込みのタイプ(データ割り込み、アダプタの
マシン・チェック割り込みまたは制御割り込み)に対応
して活動化する。アダプタはまた、割り込み線上に提示
されている割り込みをリセツトシなければならない。バ
ス許可7割り込み受は入れ信号は、負でアクティブな信
号である。
18個の信号のバスである。このバスは、バス許可を処
理し、割り込み中のアダプタにその割り込みが通信コン
トローラによって受は入れられていることを合図できる
ように多重化されている。アダプタがL I IACK
またはL6IACK中にアクティブなそのバス許可7割
り込み受入れ信号を認識するとき、アダプタは、コード
化された割り込みタイプの線を、通信コントローラに提
示中の割り込みのタイプ(データ割り込み、アダプタの
マシン・チェック割り込みまたは制御割り込み)に対応
して活動化する。アダプタはまた、割り込み線上に提示
されている割り込みをリセツトシなければならない。バ
ス許可7割り込み受は入れ信号は、負でアクティブな信
号である。
バス許可オペレーション。この信号は、そのバス・マス
ター権をとるはずの装置のための通信コントローラのバ
ス調停論理回路でドライブされる。
ター権をとるはずの装置のための通信コントローラのバ
ス調停論理回路でドライブされる。
バス・マスター権を要求している装置が複数個あるので
、本システムではどの装置にバスの制御を許すかを決定
する調停論理回路を設けである。たとえば、その位置に
もとづいて優先順位を決定するスター調停法を採用する
。位置1に導入されたアダプタが、優先順位の高いアダ
プタとなり、最後の位置に導入されたアダプタの優先順
位は最低となる。バス許可は、バス許可肯定応答および
アドレス・ストローブが活動化された後、またはバス許
可が受諾されなかったことが検出されるまで、一度活動
化されれば非活動化されない。バス許可は、アドレス・
ストローブが活動化された直後に非活動化される。これ
は、調停の解決およびバスの最大利用のために最大の時
間が得られるようにするためである。アダプタは、それ
がアクティブな′/<ス要求をもつとき、バス許可が活
動化されたことを検出するまで、バス・マスターとして
バス−にのどの信号も活動化する必要がない。さらに。
、本システムではどの装置にバスの制御を許すかを決定
する調停論理回路を設けである。たとえば、その位置に
もとづいて優先順位を決定するスター調停法を採用する
。位置1に導入されたアダプタが、優先順位の高いアダ
プタとなり、最後の位置に導入されたアダプタの優先順
位は最低となる。バス許可は、バス許可肯定応答および
アドレス・ストローブが活動化された後、またはバス許
可が受諾されなかったことが検出されるまで、一度活動
化されれば非活動化されない。バス許可は、アドレス・
ストローブが活動化された直後に非活動化される。これ
は、調停の解決およびバスの最大利用のために最大の時
間が得られるようにするためである。アダプタは、それ
がアクティブな′/<ス要求をもつとき、バス許可が活
動化されたことを検出するまで、バス・マスターとして
バス−にのどの信号も活動化する必要がない。さらに。
アドレス・ストローブ、データ転送肯定応答およびバス
許可肯定応答は、次のバス・マスターがインターフェー
ス上の信号を活動化する前に以前のバス・マスターによ
って非活動化されていなければならない。
許可肯定応答は、次のバス・マスターがインターフェー
ス上の信号を活動化する前に以前のバス・マスターによ
って非活動化されていなければならない。
割り込み受は入れオペレーション。LIIAC:Kまた
はL6IACKがアクティブなとき、通信コントローラ
の制御論理回路は、その割り込みが肯定応答されている
アダプタに対するバス許可7割り込み受は入れ信号を活
動化する。あるアダプタが、Ll、IAC:KまたはL
6IACKがアクティブな間にアクティブであるそのバ
ス許可7割り込み受は入れ線を認識すると、そのアダプ
タは。
はL6IACKがアクティブなとき、通信コントローラ
の制御論理回路は、その割り込みが肯定応答されている
アダプタに対するバス許可7割り込み受は入れ信号を活
動化する。あるアダプタが、Ll、IAC:KまたはL
6IACKがアクティブな間にアクティブであるそのバ
ス許可7割り込み受は入れ線を認識すると、そのアダプ
タは。
通信コントローラに提示されている割り込みのタイプ(
データ割り込み、アダプタのマシン・チェック割り込み
または制御割り込み)に対応するコード化された割り込
みタイプ線を活動化する。通信コントローラ中で各アダ
プタからの3種の割り込みタイプに対応する一意的な割
り込みベクトル値が生成される。アダプタは、また割り
込み線上に提示された割り込みをリセットしなければな
らない。
データ割り込み、アダプタのマシン・チェック割り込み
または制御割り込み)に対応するコード化された割り込
みタイプ線を活動化する。通信コントローラ中で各アダ
プタからの3種の割り込みタイプに対応する一意的な割
り込みベクトル値が生成される。アダプタは、また割り
込み線上に提示された割り込みをリセットしなければな
らない。
コード化割り込みのタイプ(ビットO〜2)これらの負
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。あるアダプタが、LIIAC:KまたはL6IAC
Kがアクティブな間にアクティブであるそのバス許可7
割り込み受は入れ線を認識すると、そのアダプタは、通
信コントローラに提示されている割り込みのタイプ(デ
ータ書き込み、アダプタのマシン・チェック割り込み、
または制御割り込み)に対応するコード化された割り込
みタイプ線を活動化する。
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。あるアダプタが、LIIAC:KまたはL6IAC
Kがアクティブな間にアクティブであるそのバス許可7
割り込み受は入れ線を認識すると、そのアダプタは、通
信コントローラに提示されている割り込みのタイプ(デ
ータ書き込み、アダプタのマシン・チェック割り込み、
または制御割り込み)に対応するコード化された割り込
みタイプ線を活動化する。
通信コントローラ中で、各アダプタからの3種の割り込
みタイプに対応する一意的な割り込みベクトル値が生成
される。アダプタはまた割り込み線上に提示された割り
込みをリセットしなければならない。
みタイプに対応する一意的な割り込みベクトル値が生成
される。アダプタはまた割り込み線上に提示された割り
込みをリセットしなければならない。
コード化割り込みのタイプ(ビットO〜2)これらの負
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。LIIACKまたはLeIACK中にバス許可7割
り込み受は入れ信号を受は取ったアダプタは、コード化
割り込みタイプ・ビット0.1.2にそのコード化され
た割り込みタイプを載せる。割り込みのタイプは、デー
タ割り込み、アダプタのマシン・チェック割り込み、お
よびアダプタ制御割り込みである。通信コントローラ中
のシステム論理回路が、どのアダプタの割り込みが肯定
応答されているかおよび肯定応答中の割り込みのタイプ
にもとづいて一意的な割り込みベクトル数を生成する。
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。LIIACKまたはLeIACK中にバス許可7割
り込み受は入れ信号を受は取ったアダプタは、コード化
割り込みタイプ・ビット0.1.2にそのコード化され
た割り込みタイプを載せる。割り込みのタイプは、デー
タ割り込み、アダプタのマシン・チェック割り込み、お
よびアダプタ制御割り込みである。通信コントローラ中
のシステム論理回路が、どのアダプタの割り込みが肯定
応答されているかおよび肯定応答中の割り込みのタイプ
にもとづいて一意的な割り込みベクトル数を生成する。
割り込みタイプのコード化は、次の通りである。
ビット2 ビット1 ビットO割り込みタイプ
非アクティブ 非アクティブ 非アクティブ 予約0密
功コードイθ非アクテイブ 非アクティブ アクティ
ブ 予約(無効ロートイυ非アクティブ アクティブ
非アクティブ データ非アクティブ アクティブ
アクティブ制御アクティブ 非アクティブ 非アクテ
ィブ アブブタマシンチェックアクティブ非アクティブ
アクティブ予約アクティブ アクティブ非アクテ
ィブ 予 約アクティブ アクティブ アクティブ
予約バス許可肯定応答信号 バス許可肯定応答信号(BGACK)は、DMAオペレ
ーション中にバス・マスター権を得るために使用される
分岐信号である。バス許可肯定応答信号は、負でアクテ
ィブな信号である。
非アクティブ 非アクティブ 非アクティブ 予約0密
功コードイθ非アクテイブ 非アクティブ アクティ
ブ 予約(無効ロートイυ非アクティブ アクティブ
非アクティブ データ非アクティブ アクティブ
アクティブ制御アクティブ 非アクティブ 非アクテ
ィブ アブブタマシンチェックアクティブ非アクティブ
アクティブ予約アクティブ アクティブ非アクテ
ィブ 予 約アクティブ アクティブ アクティブ
予約バス許可肯定応答信号 バス許可肯定応答信号(BGACK)は、DMAオペレ
ーション中にバス・マスター権を得るために使用される
分岐信号である。バス許可肯定応答信号は、負でアクテ
ィブな信号である。
DMAオペレーション。バス許可肯定応答信号は、アク
ティブなバス要求をもちバス許可を受は取ったアダプタ
によって活動化される信号である。
ティブなバス要求をもちバス許可を受は取ったアダプタ
によって活動化される信号である。
アダプタは、許可を受は取った後、以前のバス・マスタ
ーからのアドレス・ストーブ、DTACKおよびBGA
CKが非活動化されてから自分のBGACKを活動化す
る。バス許可肯定応答は、入出力オペレーションの完了
までアクティブに保たれなければならない。バス・マス
ター権は、バス許可肯定応答が非活動化されると終了す
る。
ーからのアドレス・ストーブ、DTACKおよびBGA
CKが非活動化されてから自分のBGACKを活動化す
る。バス許可肯定応答は、入出力オペレーションの完了
までアクティブに保たれなければならない。バス・マス
ター権は、バス許可肯定応答が非活動化されると終了す
る。
アドレス・ストローブ信号
アドレス・ストローブ信号は、DMAオペレーションを
実行するとき、バス・マスターによってドライブされる
分岐信号である。DMAオペレーションの場合、アドレ
ス・ストローブ信号は、そのアドレス・ストローブ信号
が活動化されてから非活動化されるまでアドレス・バス
信号が有効で安定となるように、ドライブされなければ
ならない、DMAオペレーションが進行中でないとき、
アドレス・ストローブは通信コントローラの制御下にあ
り、通信コントローラのメモリ・サイクル中通信コント
ローラによって活動化される。アドレス・ストローブ信
号は、負でアクティブな信号である。
実行するとき、バス・マスターによってドライブされる
分岐信号である。DMAオペレーションの場合、アドレ
ス・ストローブ信号は、そのアドレス・ストローブ信号
が活動化されてから非活動化されるまでアドレス・バス
信号が有効で安定となるように、ドライブされなければ
ならない、DMAオペレーションが進行中でないとき、
アドレス・ストローブは通信コントローラの制御下にあ
り、通信コントローラのメモリ・サイクル中通信コント
ローラによって活動化される。アドレス・ストローブ信
号は、負でアクティブな信号である。
上側データ・ストローブ信号
上側データ・ストローブ信号は、単一バイトオペレーシ
ョンが実行され、バイト上位(偶数アドレス)バイトで
あるとき、バス・マスターによってドライブされる。上
側データ・ストローブも下側データ・ストローブも、ワ
ードオペレーション用に活動化される。DMAオペレー
ションが進行中でないとき、−上側データ・ストローブ
は通信コントローラの制御下にあり、データの上位バイ
トを読み取りまたは書き込みのメモリ・サイクル(通信
コン1〜ローラのメモリ・サイクル)中1通信コントロ
ーラによって活動化される。上側データ・ストローブは
、負でアクティブな信号である。
ョンが実行され、バイト上位(偶数アドレス)バイトで
あるとき、バス・マスターによってドライブされる。上
側データ・ストローブも下側データ・ストローブも、ワ
ードオペレーション用に活動化される。DMAオペレー
ションが進行中でないとき、−上側データ・ストローブ
は通信コントローラの制御下にあり、データの上位バイ
トを読み取りまたは書き込みのメモリ・サイクル(通信
コン1〜ローラのメモリ・サイクル)中1通信コントロ
ーラによって活動化される。上側データ・ストローブは
、負でアクティブな信号である。
下側データ・ストローブ信号
下側データ・ストローブ信号は、単一バイトオペレーシ
ョンが実行され、バイトが下位(奇数アドレス)バイト
であるとき、バス・マスターによ妻でドライブされる。
ョンが実行され、バイトが下位(奇数アドレス)バイト
であるとき、バス・マスターによ妻でドライブされる。
下側データ・ストローブも上側データ・ストローブも、
ワードオペレーション用に活動化される。DMAオペレ
ーションが進行中でないとき、下側データ・ストローブ
は通信コントローラの制御下にあり、データの下位バイ
トを読み取りまたは書き込みのメモリ・サイクル中、通
信コントローラによって活動化される。下側データ・ス
トローブは、負でアクティブな信号である。
ワードオペレーション用に活動化される。DMAオペレ
ーションが進行中でないとき、下側データ・ストローブ
は通信コントローラの制御下にあり、データの下位バイ
トを読み取りまたは書き込みのメモリ・サイクル中、通
信コントローラによって活動化される。下側データ・ス
トローブは、負でアクティブな信号である。
データ転送肯定応答信号
データ転送1’を定応答信号は、入出力オペレーション
中にスレーブ装置(記憶制御装置、システムメモリマツ
プ式入出力論理回路またはアドレスされたアダプタ)に
よってドライブされる分岐信号である。これは、DMA
オペレーション中のアダプタと通信コントローラのメモ
リ・システムとの間での非同期オペレーション、および
主プロセツサのメモリマツプ式入出力オペレーション中
の主プロセツサとアダプタとの間での非同期オペレーシ
ョンを考慮したものである。書き込みオペレーションの
場合、データ転送肯定応答はスレーブ装置がインターフ
ェース上で情報を捕捉し、オペレーション進行可能であ
ることを示す。読み取りオペレーションの場合、データ
転送肯定応答は、スレーブ装置がデータをデータ・バス
に出し、オペレーション進行可能であることを示す。D
MAオペレーション中、スレーブ装置は通信コントロー
ラの記憶制御装置であるから、データ転送肯定応答はこ
の記憶制御装置より供給される。通信コントローラから
アダプタへのメモリマツプ式入出力の読み取りサイクル
または書き込みサイクル中、アドレスされるアダプタが
スレーブ装置となるので、通信コントローラにデータ転
送肯定応答信号を供給しなければならない。データ転送
肯定応答は一度活動化されると、アドレス・ストローブ
がアクティブな間アクティブでなければならず、アドレ
ス・ストローブが非活動化されると非活動化しなければ
ならない。データ転送肯定応答信号は。
中にスレーブ装置(記憶制御装置、システムメモリマツ
プ式入出力論理回路またはアドレスされたアダプタ)に
よってドライブされる分岐信号である。これは、DMA
オペレーション中のアダプタと通信コントローラのメモ
リ・システムとの間での非同期オペレーション、および
主プロセツサのメモリマツプ式入出力オペレーション中
の主プロセツサとアダプタとの間での非同期オペレーシ
ョンを考慮したものである。書き込みオペレーションの
場合、データ転送肯定応答はスレーブ装置がインターフ
ェース上で情報を捕捉し、オペレーション進行可能であ
ることを示す。読み取りオペレーションの場合、データ
転送肯定応答は、スレーブ装置がデータをデータ・バス
に出し、オペレーション進行可能であることを示す。D
MAオペレーション中、スレーブ装置は通信コントロー
ラの記憶制御装置であるから、データ転送肯定応答はこ
の記憶制御装置より供給される。通信コントローラから
アダプタへのメモリマツプ式入出力の読み取りサイクル
または書き込みサイクル中、アドレスされるアダプタが
スレーブ装置となるので、通信コントローラにデータ転
送肯定応答信号を供給しなければならない。データ転送
肯定応答は一度活動化されると、アドレス・ストローブ
がアクティブな間アクティブでなければならず、アドレ
ス・ストローブが非活動化されると非活動化しなければ
ならない。データ転送肯定応答信号は。
負でアクティブな信号である。
エラー信号
エラー信号は、記憶制御システム論理回路でドライブさ
れる分岐信号である。エラー信号は、次のうちの一つを
示す。
れる分岐信号である。エラー信号は、次のうちの一つを
示す。
アダプタから受は取ったデータのパリティの誤まり。
導入されていない記憶装置への読み取りまたは書き込み
。
。
RO8への書き込み。
バス許可を受は取ったアダプタが2マイクロ秒以内にバ
ス許可肯定応答で応答しなかったことによるタイムアウ
ト条件。
ス許可肯定応答で応答しなかったことによるタイムアウ
ト条件。
アダプタがタイムアウト期間内にそのストローブを非活
動化しなかったことによるタイムアウト条件。
動化しなかったことによるタイムアウト条件。
読み取りオペレーションで2重ビット・エラーが検出さ
れるか、またはバイト書き込みオペレーションに対する
読み取り一修正−書き込みサイクルの読み取り部分の間
に2重ビット・エラーが検出されたこと。
れるか、またはバイト書き込みオペレーションに対する
読み取り一修正−書き込みサイクルの読み取り部分の間
に2重ビット・エラーが検出されたこと。
アダプタがRAMの記憶保護域への書き込みを試行する
か、または通信コントローラのメモリマツプ式入出力域
へのアクセスを試行する場合に生ずる記憶保護違反。
か、または通信コントローラのメモリマツプ式入出力域
へのアクセスを試行する場合に生ずる記憶保護違反。
エラー信号は、アクティブなバス・マスタによって入力
として単に検出されなければならない。
として単に検出されなければならない。
エラー信号を検出したバス・マスターは、それが通信コ
ントローラに対するインターフェース上で活動化した信
号を減勢しなければならない。エラー信号は、データ転
送肯定応答信号が活動化される前またはそれと同時に活
動化される。エラー信号は、負でアクティブな信号であ
る。
ントローラに対するインターフェース上で活動化した信
号を減勢しなければならない。エラー信号は、データ転
送肯定応答信号が活動化される前またはそれと同時に活
動化される。エラー信号は、負でアクティブな信号であ
る。
システム・リセット信号
システム・リセット信号は、下記のいずれかのタイプの
リセットが生ずるとき通信コントローラによって活動化
される負でアクティブな信号である。
リセットが生ずるとき通信コントローラによって活動化
される負でアクティブな信号である。
電源投入リセット
メモリマツプ式入出力によって実行されるリセット
サービス・アダプタからのリセット
操作盤からのディスク・ダンプ・リセットプロセッサの
リセット命令の実行 システム・リセットは、アダプタがリセット・ソースで
あるとき、サービス・アダプタ位置におけるそのアダプ
タをリセットしない。
リセット命令の実行 システム・リセットは、アダプタがリセット・ソースで
あるとき、サービス・アダプタ位置におけるそのアダプ
タをリセットしない。
メモリマツプ式入出力選択信号
これは、あるアダプタに対するメモリマツプ式入出力オ
ペレーション中に、通信コントローラの主プロセツサに
よって活動化される負でアクティブな信号である。アダ
プタは、どのアダプタが選択されまたどの機能が実行さ
れるのかを決定するためアダプタ選択信号がアクティブ
な間に、アドレス・バスの下位8ビツトを解読する。
ペレーション中に、通信コントローラの主プロセツサに
よって活動化される負でアクティブな信号である。アダ
プタは、どのアダプタが選択されまたどの機能が実行さ
れるのかを決定するためアダプタ選択信号がアクティブ
な間に、アドレス・バスの下位8ビツトを解読する。
受信オペレーション用インターフェース制御メインRA
Mから読み取られるDCWは、DMAデータ転送中にR
AMをアドレスするためアダプタが使用するアドレス情
報を含んでいる。そのデータ・バッファは、アダプタが
DMAオペレーション中にRAMに直接アドレスできる
ように、RAM中でマツピングされている。RAMは、
システム・アドレスのビット23がRAMアクセス中に
活動化されないようアドレス・スペースに位置指定され
ている。あるアダプタがDMA書き込みオペレーション
を実行するとき、そのアダプタは、アクティブなビット
23書き込みオペレーションを実行する。アクティブな
ビット23によるオペレーションでは、インターフェー
ス制御論理15のDMA要求ラッチがセットされる。こ
れで通信コントローラに対するDMAバス要求が活動化
される。通信コントローラの調停論理回路は、アダプタ
がアクティブなりMAババス求をもつ優先順位最高のア
ダプタとなったとき、そのアダプタに対するバス許可信
号を活動化する。バス要求からバス許可までの間は、ア
ダプタは書き込みサイクルに保たれ、そのアドレス・バ
ス、データ・バスおよび制御信号はアクティブに維持さ
れる。
Mから読み取られるDCWは、DMAデータ転送中にR
AMをアドレスするためアダプタが使用するアドレス情
報を含んでいる。そのデータ・バッファは、アダプタが
DMAオペレーション中にRAMに直接アドレスできる
ように、RAM中でマツピングされている。RAMは、
システム・アドレスのビット23がRAMアクセス中に
活動化されないようアドレス・スペースに位置指定され
ている。あるアダプタがDMA書き込みオペレーション
を実行するとき、そのアダプタは、アクティブなビット
23書き込みオペレーションを実行する。アクティブな
ビット23によるオペレーションでは、インターフェー
ス制御論理15のDMA要求ラッチがセットされる。こ
れで通信コントローラに対するDMAバス要求が活動化
される。通信コントローラの調停論理回路は、アダプタ
がアクティブなりMAババス求をもつ優先順位最高のア
ダプタとなったとき、そのアダプタに対するバス許可信
号を活動化する。バス要求からバス許可までの間は、ア
ダプタは書き込みサイクルに保たれ、そのアドレス・バ
ス、データ・バスおよび制御信号はアクティブに維持さ
れる。
アダプタがバス許可を挙げ取ると、インターフェース制
御論理15はバス許可肯定応答信号を活動化し、続いて
次のことを行う。
御論理15はバス許可肯定応答信号を活動化し、続いて
次のことを行う。
アダプタのアドレス・バスはDMAアドレス・バスにゲ
ートされる。ただし、システムRAMへの正しいマツピ
ングを実行するためにビット23は非活動状態にされる
。
ートされる。ただし、システムRAMへの正しいマツピ
ングを実行するためにビット23は非活動状態にされる
。
アダプタの制御信号は、DMA制御信号にゲートされ、
プロセッサのタイミング仕様に合致するように時間調整
される。
プロセッサのタイミング仕様に合致するように時間調整
される。
これは書き込みオペレーションなので、アダプタのデー
タ・バスはDMAデータ・バスにゲートされる。
タ・バスはDMAデータ・バスにゲートされる。
通信コントローラの記憶制御論理回路は、システムRA
Mへの書き込みオペレーションを実行し、RAMにデー
タが書き込まれるとき、アダプタに対するデータ転送肯
定応答信号を活動化する。
Mへの書き込みオペレーションを実行し、RAMにデー
タが書き込まれるとき、アダプタに対するデータ転送肯
定応答信号を活動化する。
アダプタがデータ転送肯定応答信号を受は取ると、イン
ターフェース制御論理15はDMAインターフェースに
対する信号を逐次的に非活動化し。
ターフェース制御論理15はDMAインターフェースに
対する信号を逐次的に非活動化し。
アダプタのプロセッサ5は書き込みオペレーションサイ
クルを完了する。
クルを完了する。
ブロックの終りを受は取るまでは、通信線からバイトを
受は取る毎に、このシーケンスが繰り返される。
受は取る毎に、このシーケンスが繰り返される。
送信オペレーション用インターフェース制御あるアダプ
タがDMA読み取りオペレーションを実行するとき、そ
のアダプタは、アクティブなビット23で読み取りオペ
レーションを実行する。
タがDMA読み取りオペレーションを実行するとき、そ
のアダプタは、アクティブなビット23で読み取りオペ
レーションを実行する。
アクティブなビット23によるオペレーションでは、イ
ンターフェース制御論理15のDMA要求ラッチがセッ
トされる。これで通信コントローラに対するDMAバス
要求が活動化される0通信コントローラの調停論理回路
は、そのアダプタがアクティブなりMAパス要求をもつ
優先順位最高のアダプタとなったとき、そのアダプタに
対するバス許可信号を活動化する。バス要求からバス許
可までの間は、アダプタは読み取りサイクルに保たれ、
そのアドレス・バス、データ・バスおよび制御信号はア
クティブに維持される。アダプタがバス許可を受は取る
と、インターフェース制御論理15はバス許可肯定応答
信号を活動化し、続いて次のことを行う。
ンターフェース制御論理15のDMA要求ラッチがセッ
トされる。これで通信コントローラに対するDMAバス
要求が活動化される0通信コントローラの調停論理回路
は、そのアダプタがアクティブなりMAパス要求をもつ
優先順位最高のアダプタとなったとき、そのアダプタに
対するバス許可信号を活動化する。バス要求からバス許
可までの間は、アダプタは読み取りサイクルに保たれ、
そのアドレス・バス、データ・バスおよび制御信号はア
クティブに維持される。アダプタがバス許可を受は取る
と、インターフェース制御論理15はバス許可肯定応答
信号を活動化し、続いて次のことを行う。
アダプタのアドレス・バスはDMAアドレス・バスにゲ
ートされる。ただし、システムRAMへの正しいマツピ
ングを実行するためにビット23は非活動状態にされる
。
ートされる。ただし、システムRAMへの正しいマツピ
ングを実行するためにビット23は非活動状態にされる
。
アダプタの制御信号は、DMA制御信号にゲートされ、
プロセッサのタイミング仕様に合致するように時間調整
される。
プロセッサのタイミング仕様に合致するように時間調整
される。
これは読み取りオペレーションなので、インターフェー
スR11l論理15は、DMAインターフェースからデ
ータを受は取るように条件付けられる。
スR11l論理15は、DMAインターフェースからデ
ータを受は取るように条件付けられる。
通信コントローラの記憶制御論理回路は、システムRA
Mに対する読み取りオペレーションを実行し、DMAイ
ンターフェース上でデータがアクティブのとき、アダプ
タに対するデータ転送肯定応答信号を活動化する。
Mに対する読み取りオペレーションを実行し、DMAイ
ンターフェース上でデータがアクティブのとき、アダプ
タに対するデータ転送肯定応答信号を活動化する。
アダプタがデータ転送肯定応答信号を受は取ると、イン
ターフェース制御論理15はDMAインターフェースに
対する信号を逐次的に非活動化し。
ターフェース制御論理15はDMAインターフェースに
対する信号を逐次的に非活動化し。
アダプタのプロセッサは読み取りオペレーションサイク
ルを完了する。
ルを完了する。
DMA送信カウントがゼロになるまでは1通信線にバイ
トを送る毎にこのシーケンスが繰り返される。
トを送る毎にこのシーケンスが繰り返される。
以上の説明から、プログラム記憶式に調節できるプロト
コル・アダプタおよびポート・インターフェースを含む
多重ポート通信アダプタと無走査式の通信コントローラ
と組み合わせた構成は、いずれもDIAC:3のユニー
クな構造とアーキテクチャおよび制御論理に大きく依存
していることが理解されよう。DIAC3は、比較的多
数のチャネルに対する直接メモリ・アクセスの調停と割
り込みの調停の両方を処理できる点でユニークである。
コル・アダプタおよびポート・インターフェースを含む
多重ポート通信アダプタと無走査式の通信コントローラ
と組み合わせた構成は、いずれもDIAC:3のユニー
クな構造とアーキテクチャおよび制御論理に大きく依存
していることが理解されよう。DIAC3は、比較的多
数のチャネルに対する直接メモリ・アクセスの調停と割
り込みの調停の両方を処理できる点でユニークである。
DMAモードおよび割り込みモードで多重ポート通信の
機能を実行できるアーキテクチャ構造は、これまでには
知られていない。本実施例は、各チャネル毎に最適のデ
ータ転送モードをシステム環境条件の要求に合わせて個
別にプログラミングでき、プロセッサをベースとする通
信システム内部のUSART2などの複数の通信チャネ
ル装置との間でデータを転送するための改良された手段
を提供する。さらに、本実施例は、サービスされる実際
の装置に対する要件を最小限にして、データ転送を実現
するための、ハードウェア効率の高いアーキテクチャを
提供する。
機能を実行できるアーキテクチャ構造は、これまでには
知られていない。本実施例は、各チャネル毎に最適のデ
ータ転送モードをシステム環境条件の要求に合わせて個
別にプログラミングでき、プロセッサをベースとする通
信システム内部のUSART2などの複数の通信チャネ
ル装置との間でデータを転送するための改良された手段
を提供する。さらに、本実施例は、サービスされる実際
の装置に対する要件を最小限にして、データ転送を実現
するための、ハードウェア効率の高いアーキテクチャを
提供する。
D4.DIAC3の概要
DMA/割り込み制御装置すなわち本明細書ではDIA
C3と呼ぶ制御装置は、多重ポート通信アダプタにおけ
る最重要部分である。通信の分野で問題となるのは、受
信装置と送信装置との間でデータを転送するためのメカ
ニズムである。受信装置がプロセッサのメモリであり、
送信装置が入力バッファである場合、またはそのデータ
転送方向が逆の場合、データ・サービスの一般的な2つ
のデータ転送モードは、キャラクタ割り込みモードと直
接メモリ・アクセスモードである。
C3と呼ぶ制御装置は、多重ポート通信アダプタにおけ
る最重要部分である。通信の分野で問題となるのは、受
信装置と送信装置との間でデータを転送するためのメカ
ニズムである。受信装置がプロセッサのメモリであり、
送信装置が入力バッファである場合、またはそのデータ
転送方向が逆の場合、データ・サービスの一般的な2つ
のデータ転送モードは、キャラクタ割り込みモードと直
接メモリ・アクセスモードである。
割り込みサービスモードでは、通信装置(典型的な場合
ではUSART)がデータキャラクタの送信または受信
の準備を完了すると、プロセッサに割り込む。プロセッ
サは、装置から提示される一意的な割り込みベクトルに
よって割り込みをかけた装置を識別した後1通常は最終
的にデータ転送オペレーションを実行せしめる割り込み
サービス・ルーチンに入る。通常は、RA、 Mのバッ
ファ域との間でデータを転送することが望ましい。した
がって1割り込みをかけている装置が受信装置の場合、
主プロセツサは、その受信データをアクセスしてそれを
適切なRAM位置に書き込む。逆に送信装置の場合は、
主プロセツサは適切なRAM位置をアクセスして、デー
タを送信装置に転送する。このIa楕だと、システムの
設計は比較的簡単になるが、転送を行なうのに必要なプ
ロセッサ・サイクル数の点からいうと非常に高価である
。
ではUSART)がデータキャラクタの送信または受信
の準備を完了すると、プロセッサに割り込む。プロセッ
サは、装置から提示される一意的な割り込みベクトルに
よって割り込みをかけた装置を識別した後1通常は最終
的にデータ転送オペレーションを実行せしめる割り込み
サービス・ルーチンに入る。通常は、RA、 Mのバッ
ファ域との間でデータを転送することが望ましい。した
がって1割り込みをかけている装置が受信装置の場合、
主プロセツサは、その受信データをアクセスしてそれを
適切なRAM位置に書き込む。逆に送信装置の場合は、
主プロセツサは適切なRAM位置をアクセスして、デー
タを送信装置に転送する。このIa楕だと、システムの
設計は比較的簡単になるが、転送を行なうのに必要なプ
ロセッサ・サイクル数の点からいうと非常に高価である
。
データ転送を実現するために広く使用されているもう一
つの機構は、直接メモリ・アクセスモードである。この
モードでは、一般にDMAコントローラと呼ばれる専用
のプロセッサを使用する。
つの機構は、直接メモリ・アクセスモードである。この
モードでは、一般にDMAコントローラと呼ばれる専用
のプロセッサを使用する。
これは、要求されるバスの制御権を受は取り、データを
受信装置または送信装置とシステムのメインRAMとの
間で転送することにより、プロセッサが連続的に関与す
ることなく転送を実行する。
受信装置または送信装置とシステムのメインRAMとの
間で転送することにより、プロセッサが連続的に関与す
ることなく転送を実行する。
DMAコントローラは、主プロセツサに割り込む前にデ
ータ・ブロックを転送する。このモードは。
ータ・ブロックを転送する。このモードは。
データ・ブロックの転送によって通信チャネルを処理す
る場合には効率的であるが、システムの全体的な設計が
複雑となり、融通性が低くなる。さらに、市販のDMA
コン1−ローラで処理できるチャネル数は、普通2本か
ら4と比較的少なく、本実施例の場合のように多数のチ
ャネルをDMAモードで処理する必要がある場合、その
欠点が]]立ってくる。
る場合には効率的であるが、システムの全体的な設計が
複雑となり、融通性が低くなる。さらに、市販のDMA
コン1−ローラで処理できるチャネル数は、普通2本か
ら4と比較的少なく、本実施例の場合のように多数のチ
ャネルをDMAモードで処理する必要がある場合、その
欠点が]]立ってくる。
以上のことから、所与のチャネルに対する最適のデータ
転送モードは、所与の時間にそのチャネルについて企図
される通信の種類に依存することが理解できるであろう
。たとえば、チャネル1が同期データ・リンク制御(S
DLC)プロトコルを使って通常は高いボーレートでデ
ータを送信する場合、DMAモードが望ましい。逆に、
別のチャネル、たとえばチャネル5が調歩式により比較
的低いボーレートでデータを受信するために専用のもの
となっている場合、そのチャネルをキャラクタ割り込み
モードでサービスするのが有利である。しかしながら、
所与のチャネルに対するデータ転送用に選ばれる機構は
、システム全体のアーキテクチャのハードウェアで決ま
ってしまう。このため、各種の通信チャネル構成を処理
できるように設計されたシステムは、大きな制限が課さ
れる。たとえば、ある適用業務で低速の調歩式装置を処
理できるように設計された通信ポートが、高速の5DL
(、型装置情報転送を処理するには全く適さないことが
ある。さらに、独自のハードウェアの修正を加えない限
り、所与のチャネルに対するデータ転送機構の動的再構
成が全く不可能なことがある。
転送モードは、所与の時間にそのチャネルについて企図
される通信の種類に依存することが理解できるであろう
。たとえば、チャネル1が同期データ・リンク制御(S
DLC)プロトコルを使って通常は高いボーレートでデ
ータを送信する場合、DMAモードが望ましい。逆に、
別のチャネル、たとえばチャネル5が調歩式により比較
的低いボーレートでデータを受信するために専用のもの
となっている場合、そのチャネルをキャラクタ割り込み
モードでサービスするのが有利である。しかしながら、
所与のチャネルに対するデータ転送用に選ばれる機構は
、システム全体のアーキテクチャのハードウェアで決ま
ってしまう。このため、各種の通信チャネル構成を処理
できるように設計されたシステムは、大きな制限が課さ
れる。たとえば、ある適用業務で低速の調歩式装置を処
理できるように設計された通信ポートが、高速の5DL
(、型装置情報転送を処理するには全く適さないことが
ある。さらに、独自のハードウェアの修正を加えない限
り、所与のチャネルに対するデータ転送機構の動的再構
成が全く不可能なことがある。
DIAC3の良好な実施例で例示されるような直接メモ
リ・アクセス7割り込み制御装置が開発されたのは、こ
の専門的な雅しい問題を解決するためである。このアー
キテクチャは、下記の一般特性をもつ単−NMO8VL
SIチップに統合される。
リ・アクセス7割り込み制御装置が開発されたのは、こ
の専門的な雅しい問題を解決するためである。このアー
キテクチャは、下記の一般特性をもつ単−NMO8VL
SIチップに統合される。
DIAC:3は、高性能のデータ転送機構を提供し、一
時に多数の通信チャネルを処理することができる。良好
な実施例では20本のチャネルが設けであるが、実際に
はサービスできるチャネルの数にアーキテクチャ上の制
限はない。このアーキテクチャは、また各チャネルに対
するデータ転送域を最適にすることができ1選択的に修
正できる。
時に多数の通信チャネルを処理することができる。良好
な実施例では20本のチャネルが設けであるが、実際に
はサービスできるチャネルの数にアーキテクチャ上の制
限はない。このアーキテクチャは、また各チャネルに対
するデータ転送域を最適にすることができ1選択的に修
正できる。
さらに転送モードをいつまでも動的に再構成できる、そ
の上、インターフェースが簡単なため、このDIACの
アーキテクチャは、良好な実施例で述べられているよう
な現在考えているもの以外のプロセッサをベースとする
様々なシステムにも使用できる。このアーキテクチャは
、ハードウェアおよび相互接続を極力少なくして多数の
通信チャネルをサービスすることができる。当業者なら
理解できるように、これによりコストの大幅な節約がで
きる。第4図には、プログラム記憶式に調節できる多重
ポート通信アダプタ内部に常駐するDIAC3も示しで
ある。DIAC:3へのインターフェースは、下記のも
のからなる。
の上、インターフェースが簡単なため、このDIACの
アーキテクチャは、良好な実施例で述べられているよう
な現在考えているもの以外のプロセッサをベースとする
様々なシステムにも使用できる。このアーキテクチャは
、ハードウェアおよび相互接続を極力少なくして多数の
通信チャネルをサービスすることができる。当業者なら
理解できるように、これによりコストの大幅な節約がで
きる。第4図には、プログラム記憶式に調節できる多重
ポート通信アダプタ内部に常駐するDIAC3も示しで
ある。DIAC:3へのインターフェースは、下記のも
のからなる。
各通信チャネルからの個々の要求入力が、DIAC3に
接続される1図に示したケースでは、通信装置は、US
ARTと呼ばれる汎用非同期/同期送受信装置である。
接続される1図に示したケースでは、通信装置は、US
ARTと呼ばれる汎用非同期/同期送受信装置である。
ベンダ供給の上記のタイプの標準USARTを使用する
場合、各USARTは、2本の受信チャネルと2本の送
信チャネルをサービスする。あるチャネルがデータキャ
ラクタの受信または送信を希望するとき、要求がUSA
RTによって活動化される。もう一種のインターフェー
スは、DMAオペレーション中にシステム・バスの制御
権を取得するのに使われるバス・アクセス制御である。
場合、各USARTは、2本の受信チャネルと2本の送
信チャネルをサービスする。あるチャネルがデータキャ
ラクタの受信または送信を希望するとき、要求がUSA
RTによって活動化される。もう一種のインターフェー
スは、DMAオペレーション中にシステム・バスの制御
権を取得するのに使われるバス・アクセス制御である。
これらの制御線は、DMAバ・ス要求信号、DMAバス
許可信号、およびDMAバス許可肯定応答信号からなる
。図に示したシステムでは、これらの信号は第4図のプ
ロセッサ5と直接通信する。付加的なインターフェース
信号は、プロセッサ5にステータスを通信するための割
り込み制御と、データ転送オペレーション用のアドレス
・データ・バスおよび制御バスである。これらのインタ
ーフェースは極めて簡単なので、専用の制御論理回路に
関して最小の要件で、各種のプロセッサとUSARTに
容易に収容できる。
許可信号、およびDMAバス許可肯定応答信号からなる
。図に示したシステムでは、これらの信号は第4図のプ
ロセッサ5と直接通信する。付加的なインターフェース
信号は、プロセッサ5にステータスを通信するための割
り込み制御と、データ転送オペレーション用のアドレス
・データ・バスおよび制御バスである。これらのインタ
ーフェースは極めて簡単なので、専用の制御論理回路に
関して最小の要件で、各種のプロセッサとUSARTに
容易に収容できる。
第4図に示した設計では、システムで使う5個のUSA
RT2は、それぞれ受信装置2個と送信装置2個および
各チャネル用の個別の要求線を備えている6第4図に示
すように、要求線はDIAC3に配線され、要求Oない
し要求19と記されている。この設計の規約によれば、
奇数番号の要求線は受信装置チャネルからくるものであ
り、偶数番号の要求線は送信装置チャネルからくる。D
IAC3により、DMAモードまたはキャラクタ割り込
みモードによるUSART2のチャネルとシステムの記
憶装置(RAM、EPROM、EEFROMまたはプロ
セッサ5)との間のデータ転送が容易になる。DIAC
3は、20本のチャネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように制御でき
る。主なオペレーションは、所与のチャネルがデータ転
送サービスを要求するとき、要求を提示することである
。次にDIAC3はそのチャネルについて指定されたデ
ータ転送モードにもとづいてその要求をサービスする。
RT2は、それぞれ受信装置2個と送信装置2個および
各チャネル用の個別の要求線を備えている6第4図に示
すように、要求線はDIAC3に配線され、要求Oない
し要求19と記されている。この設計の規約によれば、
奇数番号の要求線は受信装置チャネルからくるものであ
り、偶数番号の要求線は送信装置チャネルからくる。D
IAC3により、DMAモードまたはキャラクタ割り込
みモードによるUSART2のチャネルとシステムの記
憶装置(RAM、EPROM、EEFROMまたはプロ
セッサ5)との間のデータ転送が容易になる。DIAC
3は、20本のチャネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように制御でき
る。主なオペレーションは、所与のチャネルがデータ転
送サービスを要求するとき、要求を提示することである
。次にDIAC3はそのチャネルについて指定されたデ
ータ転送モードにもとづいてその要求をサービスする。
D4.1.DIAC:3の詳細
第6図(すなわち第6A図ないし第6D図)は、DIA
C3の良好な実施例のブロック図を示したものである。
C3の良好な実施例のブロック図を示したものである。
DIAC3は、独立した異なる2つの機能をもつものと
考えることができる。第1の機能は、DMA転送モード
でデータ転送を実行することである。もう一つの機能は
、キャラクタ割゛り込みモード用である。第6図に示す
ように、ブロック30〜35は、専用のDMAプロセッ
サを構成する。ブロック36と37は、専用の割り込み
プロセッサを構成する。DIAC3は、メモリマツプ式
入出力デコーダ38とデータ・バスとこれら2台の基本
プロセッサとの間で共用されるシステム・インターフェ
ース論理39を備えている。
考えることができる。第1の機能は、DMA転送モード
でデータ転送を実行することである。もう一つの機能は
、キャラクタ割゛り込みモード用である。第6図に示す
ように、ブロック30〜35は、専用のDMAプロセッ
サを構成する。ブロック36と37は、専用の割り込み
プロセッサを構成する。DIAC3は、メモリマツプ式
入出力デコーダ38とデータ・バスとこれら2台の基本
プロセッサとの間で共用されるシステム・インターフェ
ース論理39を備えている。
入ってくる要求は、DMA要求アービタ30および割り
込み要求アービタ36によってただちに受は取ることが
できる。どちらのアービタもプログラム可能なレジスタ
を含んでいる。第7図(すなわち第7A図および第7B
図)のDMA付勢レジスタ50および第12図のキャラ
クタ割り込み付勢レジスタ69によりどのチャネルにど
のデータ転送モードでサービスするかを示す。あるチャ
ネルがある要求線を活動化し、DIAC3がそのチャネ
ルにDMAモードでサービスするようにプログラミング
されている場合、第6図のブロック30〜35のDMA
プロセッサがその転送を実行する。そのチャネルがその
要求線を活動化し、それがDIAC中でキャラクタ割り
込みモードをサービスするようにプログラミングされて
いる場合、第6図のブロックおよび37の割り込みプロ
セッサがその転送をサービスする。
込み要求アービタ36によってただちに受は取ることが
できる。どちらのアービタもプログラム可能なレジスタ
を含んでいる。第7図(すなわち第7A図および第7B
図)のDMA付勢レジスタ50および第12図のキャラ
クタ割り込み付勢レジスタ69によりどのチャネルにど
のデータ転送モードでサービスするかを示す。あるチャ
ネルがある要求線を活動化し、DIAC3がそのチャネ
ルにDMAモードでサービスするようにプログラミング
されている場合、第6図のブロック30〜35のDMA
プロセッサがその転送を実行する。そのチャネルがその
要求線を活動化し、それがDIAC中でキャラクタ割り
込みモードをサービスするようにプログラミングされて
いる場合、第6図のブロックおよび37の割り込みプロ
セッサがその転送をサービスする。
どのチャネルにどの転送モードでサービスするかの選択
は、プログラマによりなされ、第1図のEPROM8に
記憶される。
は、プログラマによりなされ、第1図のEPROM8に
記憶される。
DIAC3の制御レジスタのプログラミングは。
初期設定時に第4図のプロセッサ5によって行われる。
プロセッサ5はEPROM8から構成データを取り出し
、プロセッサ5の入出カマツブでそれらのレジスタに割
り当てられている適切なメモリマツプ式入出力アドレス
を使って1割り込み付勢レジスタ69にそれを書き込む
。割り込み付勢レジスタ69の各ビットは、単一通信チ
ャネルO〜19にマツピングされている。DMA付勢レ
ジスタ中のあるビットがセットされると、DMAモード
でサービスされる対応するチャネルが付勢される。同様
にキャラクタ割り込み付勢レジスタ中のあるビットがセ
ットされると、割り込みモードでサービスされる対応す
るチャネルが付勢される。
、プロセッサ5の入出カマツブでそれらのレジスタに割
り当てられている適切なメモリマツプ式入出力アドレス
を使って1割り込み付勢レジスタ69にそれを書き込む
。割り込み付勢レジスタ69の各ビットは、単一通信チ
ャネルO〜19にマツピングされている。DMA付勢レ
ジスタ中のあるビットがセットされると、DMAモード
でサービスされる対応するチャネルが付勢される。同様
にキャラクタ割り込み付勢レジスタ中のあるビットがセ
ットされると、割り込みモードでサービスされる対応す
るチャネルが付勢される。
たとえば、DMA付勢レジスタ50でビット1゜5.7
でセットされた場合、チャネル1.5.7がDMAモー
ドでサービスされる。同様に割り込み付勢レジスタ69
でビット0.9.15がセットされた場合、それらのチ
ャネルが割り込みモードでサービスされる。所与のチャ
ネルで対応するピッ1−がどちらもセットされていない
場合、そのチャネルは全くサービスされない。これは、
様々な用途を提供するが、その主なものは故障分離ルー
チン用である。
でセットされた場合、チャネル1.5.7がDMAモー
ドでサービスされる。同様に割り込み付勢レジスタ69
でビット0.9.15がセットされた場合、それらのチ
ャネルが割り込みモードでサービスされる。所与のチャ
ネルで対応するピッ1−がどちらもセットされていない
場合、そのチャネルは全くサービスされない。これは、
様々な用途を提供するが、その主なものは故障分離ルー
チン用である。
キャラクタ割り込みデータ転送モードの例キャラクタ割
り込みデータ転送モードは1割り込みデータ転送要求が
同時にあった場合にこれらを調停すること、プロセッサ
5に単−割り込みを提示すること、および所与のチャネ
ル上で転送するためサービス・ルーチン用のRAMの適
切な位置にプロセッサ5を向ける目的で、優先順位最高
の要求を出しているチャネルに対して一意的なベクトル
値を与えることの3つのオペレーションを有する。これ
らのオペレーションは、第6図および第12図に示した
良好な実施例では、次のようにして実現される。
り込みデータ転送モードは1割り込みデータ転送要求が
同時にあった場合にこれらを調停すること、プロセッサ
5に単−割り込みを提示すること、および所与のチャネ
ル上で転送するためサービス・ルーチン用のRAMの適
切な位置にプロセッサ5を向ける目的で、優先順位最高
の要求を出しているチャネルに対して一意的なベクトル
値を与えることの3つのオペレーションを有する。これ
らのオペレーションは、第6図および第12図に示した
良好な実施例では、次のようにして実現される。
要求は、各クロック期間に第12図のキャラクタ割り込
み要求レジスタ68で抽出される。アクティブな要求を
もち、対応するビットがキャラクタ割り込み付勢レジス
タ69中でセットされているチャネルが、待機中のキャ
ラクタ割り込み要求をもつものと解釈される。これらの
要求は、キャラクタ割り込みマスター付勢レジスタ70
がセットされている場合にキャラクタ割り込み要求ゲー
ト71を通過することができる。レジスタ70のキャラ
クタ割り込みマスター付勢ビットがリセットされた場合
は、どの要求もゲート71を通過できない。
み要求レジスタ68で抽出される。アクティブな要求を
もち、対応するビットがキャラクタ割り込み付勢レジス
タ69中でセットされているチャネルが、待機中のキャ
ラクタ割り込み要求をもつものと解釈される。これらの
要求は、キャラクタ割り込みマスター付勢レジスタ70
がセットされている場合にキャラクタ割り込み要求ゲー
ト71を通過することができる。レジスタ70のキャラ
クタ割り込みマスター付勢ビットがリセットされた場合
は、どの要求もゲート71を通過できない。
たとえば、2本のチャネル5と14がキャラクタ割り込
みモードでサービスされるように構成されているものと
仮定する。すなわち、割り込み付勢レジスタ69のピッ
1−5とビット14がセットされており、第7図のDM
A付勢レジスタ50のビット5とビット14がリセット
されている。さらに、前述のように奇数チャネルが受信
チャネルであると仮定する。したがって、チャネル5は
USART2からの受信チャネルであり、チャネル14
はUSART4からの送信チャネルである。
みモードでサービスされるように構成されているものと
仮定する。すなわち、割り込み付勢レジスタ69のピッ
1−5とビット14がセットされており、第7図のDM
A付勢レジスタ50のビット5とビット14がリセット
されている。さらに、前述のように奇数チャネルが受信
チャネルであると仮定する。したがって、チャネル5は
USART2からの受信チャネルであり、チャネル14
はUSART4からの送信チャネルである。
さらに1両方のチャネルが同時にその要求を活動化し、
レジスタ70のキャラクタ割り込みマスタ付勢ビットが
セットされているものと仮定する。
レジスタ70のキャラクタ割り込みマスタ付勢ビットが
セットされているものと仮定する。
したがって、要求は、要求提示の次のクロック期間にキ
ャラクタ割り込み要求レジスタ68中にラッチされる。
ャラクタ割り込み要求レジスタ68中にラッチされる。
2本のチャネルとも割り込みサービス用に付勢されるも
のであるから、割り込みラッチ73は、第12図に示す
ようにORゲート72の出力によってセットされるにれ
によって割り込みをプロセッサ5に渡す割り込み制御論
理(第4図)へのキャラクタ割り込み線で活動化される
。
のであるから、割り込みラッチ73は、第12図に示す
ようにORゲート72の出力によってセットされるにれ
によって割り込みをプロセッサ5に渡す割り込み制御論
理(第4図)へのキャラクタ割り込み線で活動化される
。
第12図のキャラクタ割り込み要求レジスタ68に記憶
されている要求は、優先順位エンコーダ74に通じる要
求ゲートを通過する。優先順位エンコーダ74は、20
本の入力線をすべて受は取り、アクティブな要求をもつ
優先順位最高のチャネルを表す一意的な5ビツト・コー
ドを生成する。このコードは、要求番号の2進表現であ
る。
されている要求は、優先順位エンコーダ74に通じる要
求ゲートを通過する。優先順位エンコーダ74は、20
本の入力線をすべて受は取り、アクティブな要求をもつ
優先順位最高のチャネルを表す一意的な5ビツト・コー
ドを生成する。このコードは、要求番号の2進表現であ
る。
たとえば、要求0に接続されているチャネルは、コード
oooooをもち、チャネル1に接続されている要求は
00001となる。これをチャネルの識別番号と呼ぶ。
oooooをもち、チャネル1に接続されている要求は
00001となる。これをチャネルの識別番号と呼ぶ。
優先順位のコード化は、DIAC3への要求線の物理的
接続にもとづいている。
接続にもとづいている。
大きな番号が割り当てられている要求はど、その優先順
位は高くなる。この例では、生成されるコードは2進数
14で、チャネル14が待機中の優先順位が最高の要求
であることを表す。プロセッサ5が提示されたキャラク
タ割り込みに対する割り込み肯定応答サイクルを実行す
るとき、第4図の割り込み制御論理4が第6図の割り込
みプロセッサおよび第6図のシステム・インターフェー
ス論理39に対するキャラクタ割り込み肯定応答信号を
活動化する。キャラクタIACK信号も第12図のキャ
ラクタ割り込み要求レジスタ68に印加される。
位は高くなる。この例では、生成されるコードは2進数
14で、チャネル14が待機中の優先順位が最高の要求
であることを表す。プロセッサ5が提示されたキャラク
タ割り込みに対する割り込み肯定応答サイクルを実行す
るとき、第4図の割り込み制御論理4が第6図の割り込
みプロセッサおよび第6図のシステム・インターフェー
ス論理39に対するキャラクタ割り込み肯定応答信号を
活動化する。キャラクタIACK信号も第12図のキャ
ラクタ割り込み要求レジスタ68に印加される。
この信号からいくつかの効果が生じる。この信号は、第
12図の優先順位エンコーダ74の5つの識別番号ビッ
トを、データ・バスの下゛位5ビット上にゲートさせる
。また、割り込みベクトル値レジスタ75に記憶されて
いる3つのビットを。
12図の優先順位エンコーダ74の5つの識別番号ビッ
トを、データ・バスの下゛位5ビット上にゲートさせる
。また、割り込みベクトル値レジスタ75に記憶されて
いる3つのビットを。
システム・データ・バスの下位部の上位3ビツト(ビッ
ト5.6.7)にゲートさせる。これは、チャネル14
に対する割り込みベクトル値を表す。
ト5.6.7)にゲートさせる。これは、チャネル14
に対する割り込みベクトル値を表す。
さらに、キャラクタ割り込み肯定応答信号が活動化する
と1割り込み要求レジスタ68が凍結される。すなわち
、TJA在の状態でロックされる。
と1割り込み要求レジスタ68が凍結される。すなわち
、TJA在の状態でロックされる。
割り込み肯定応答サイクルは完了するまで、要求は要求
ゲート71中にはロードされない。このため、ベクトル
値はプロセッサ5による読み取り中にデータ・バス上で
変化することが防止される。
ゲート71中にはロードされない。このため、ベクトル
値はプロセッサ5による読み取り中にデータ・バス上で
変化することが防止される。
たとえば、チャネル15がこのサイクル中にその要求線
を活動化する場合、チャネル15の方がチャネル14よ
りも優先順位が高いので、データ・バス上にゲートされ
た5つの識別番号ビットが変化することになる。このよ
うにベクトル値がそのバス上で安定なとき、第6図のシ
ステム・インターフェース論理39は、データ転送肯定
応答信号を活動化して、プロセッサ5に通知する。プロ
セッサ5はベクトル値を読み取り、次にこのサービスモ
ードでチャネル14にサービスするRAMのサービス・
ルーチンに分岐する。
を活動化する場合、チャネル15の方がチャネル14よ
りも優先順位が高いので、データ・バス上にゲートされ
た5つの識別番号ビットが変化することになる。このよ
うにベクトル値がそのバス上で安定なとき、第6図のシ
ステム・インターフェース論理39は、データ転送肯定
応答信号を活動化して、プロセッサ5に通知する。プロ
セッサ5はベクトル値を読み取り、次にこのサービスモ
ードでチャネル14にサービスするRAMのサービス・
ルーチンに分岐する。
サービス・ルーチン内部で、プロセッサ5は要求された
データ転送を実行する。チャネル14は送信チャネルな
ので、データを送る必要があり。
データ転送を実行する。チャネル14は送信チャネルな
ので、データを送る必要があり。
送るべきデータをその通信線上で受は取らなければなら
ない。そのため、プロセッサ5は、チャネル14の送信
データが入っているRAM6またはEPROM8からデ
ータ・バイトを取り出し、それをチャネル14に関する
USART4の送信バッファに書き込む。データが一度
送信バツファに書き込まれると、チャネル14はその割
り込み要求を取り下げる。要求はIACサイクル以外の
各クロック期間で抽出されるから、それが第12図のキ
ャラクタ割り込み要求レジスタ68の対応するビットを
リセットする。
ない。そのため、プロセッサ5は、チャネル14の送信
データが入っているRAM6またはEPROM8からデ
ータ・バイトを取り出し、それをチャネル14に関する
USART4の送信バッファに書き込む。データが一度
送信バツファに書き込まれると、チャネル14はその割
り込み要求を取り下げる。要求はIACサイクル以外の
各クロック期間で抽出されるから、それが第12図のキ
ャラクタ割り込み要求レジスタ68の対応するビットを
リセットする。
しかし、チャネル5はまだサービスされていないので、
その要求はアクティブなままであり、ORゲート72と
割り込みラッチ73によって割り込み線をアクティブに
保って、第4図の割り込み制御論理4に絶えず提示でき
るようにする。プロセッサ5でまた待機中の割り込みが
あるため、プロセッサ5は最終的に別のIACサイクル
を実行する。IACサイクル以前に優先順位のより高い
割り込みが活動化されていなかったと仮定すると。
その要求はアクティブなままであり、ORゲート72と
割り込みラッチ73によって割り込み線をアクティブに
保って、第4図の割り込み制御論理4に絶えず提示でき
るようにする。プロセッサ5でまた待機中の割り込みが
あるため、プロセッサ5は最終的に別のIACサイクル
を実行する。IACサイクル以前に優先順位のより高い
割り込みが活動化されていなかったと仮定すると。
この例で生成される次のベクトル値は、チャネル5に対
するものである。チャネル5は受信チャネルなので、そ
の要求により、その通信線からデータ・バイトを受は取
っていることが示される。次にプロセッサ5はメモリマ
ツプ式入出力オペレーションを実行して、チャネル5を
処理するUSART2の受信バッファを読み取り、RA
MB中のそのチャネルのバッファ域にそれを書き込む。
するものである。チャネル5は受信チャネルなので、そ
の要求により、その通信線からデータ・バイトを受は取
っていることが示される。次にプロセッサ5はメモリマ
ツプ式入出力オペレーションを実行して、チャネル5を
処理するUSART2の受信バッファを読み取り、RA
MB中のそのチャネルのバッファ域にそれを書き込む。
次にチャネル5はその受信バッファが読み取られるとそ
の要求を取り下げる。この例では別のアクティブな要求
がないため、プロセッサ5で待機中の割り込みが非活動
化される。割り込みモードで構成されているすべてのチ
ャネルが、このやり方で処理される。
の要求を取り下げる。この例では別のアクティブな要求
がないため、プロセッサ5で待機中の割り込みが非活動
化される。割り込みモードで構成されているすべてのチ
ャネルが、このやり方で処理される。
DMA転送モードの概要
D M、 A転送モードでは、受信状態、送信状態のい
ずれも存在できる。受信オペレーションでは、USAR
T2の受信チャネルが、DIACa中でDMAモードで
サービスされるように構成される。
ずれも存在できる。受信オペレーションでは、USAR
T2の受信チャネルが、DIACa中でDMAモードで
サービスされるように構成される。
このようなチャネルからの要求は、通信線からのデータ
・バイl−が蓄積されており、DMAモードでサービス
を受けなければならないことをDIAC3に示す、DM
Aプロセッサは、適切なUSARTチャネル受信バッフ
ァの内容をRAM6の指定された位置に転送して、その
要求をサービスする。送信オペレーションでは、DMA
モードでサービスされるように構成されているUSAR
T送信チャネルは、その要求線を活動化することによっ
て、そのバッファが空であることを示す。次にDMAプ
ロセッサはデータをRAM6の指定された位置から適切
なUSARTチャネル2の送信バッファに転送する。
・バイl−が蓄積されており、DMAモードでサービス
を受けなければならないことをDIAC3に示す、DM
Aプロセッサは、適切なUSARTチャネル受信バッフ
ァの内容をRAM6の指定された位置に転送して、その
要求をサービスする。送信オペレーションでは、DMA
モードでサービスされるように構成されているUSAR
T送信チャネルは、その要求線を活動化することによっ
て、そのバッファが空であることを示す。次にDMAプ
ロセッサはデータをRAM6の指定された位置から適切
なUSARTチャネル2の送信バッファに転送する。
通常は、所与のチャネルについてデータ・ブロック全体
を転送するのが最も好ましいので、指定された数の転送
中はプロセッサ5の介入なく、上記のオペレーションを
進行することができる。しかし、転送が行われる前に、
DMAプロセッサは、どのチャネルがサービスされてい
るかということと、そのデータに対するRAM6中の起
点アドレスまたは宛先アドレスと、転送されるデータの
バイト数とを知らなければならない。チャネルの識別番
号は、要求線とUSARTチャネルの間の一対一のマツ
ピングから導かれる。
を転送するのが最も好ましいので、指定された数の転送
中はプロセッサ5の介入なく、上記のオペレーションを
進行することができる。しかし、転送が行われる前に、
DMAプロセッサは、どのチャネルがサービスされてい
るかということと、そのデータに対するRAM6中の起
点アドレスまたは宛先アドレスと、転送されるデータの
バイト数とを知らなければならない。チャネルの識別番
号は、要求線とUSARTチャネルの間の一対一のマツ
ピングから導かれる。
起点アドレス、宛先アドレスおよびバイト・カウント情
報は、第6図のDIAC3の内部RAM31に記憶され
ている。内部RAM31は、本DIACのアーキテクチ
ャおよび物理構造のユニークな一面を表わすもので、そ
れ自体物理的な制御ブロックに再分割されている。各チ
ャネルは、そのデータ転送モードの如何にかかわらず、
内部RAM31中に専用の制御ブロックをもつ、DIA
C3は20本のチャネルをサポートするので、その内部
RAM31内には20個の制御ブロックがある。各制御
ブロックは、起点アドレス/宛先アドレス・フィールド
とバイト・カウント・フィールドの2つの情報フィール
ドを含んでいる。
報は、第6図のDIAC3の内部RAM31に記憶され
ている。内部RAM31は、本DIACのアーキテクチ
ャおよび物理構造のユニークな一面を表わすもので、そ
れ自体物理的な制御ブロックに再分割されている。各チ
ャネルは、そのデータ転送モードの如何にかかわらず、
内部RAM31中に専用の制御ブロックをもつ、DIA
C3は20本のチャネルをサポートするので、その内部
RAM31内には20個の制御ブロックがある。各制御
ブロックは、起点アドレス/宛先アドレス・フィールド
とバイト・カウント・フィールドの2つの情報フィール
ドを含んでいる。
第9図は、内部RAM31内の制御ブロックの編成およ
びその各種通信チャネルとの対応関係を示したものであ
る。DMAモードでサービスされる各チャネルに対して
は、対応する制御ブロックが初期設定されていなければ
ならない。チャネルが受信装置として指定されている場
合、そのアドレス・フィールドは、RAMG中の入りデ
ータが記憶される開始アドレスを含んでいなければなら
ない。カウント・フィールドは、プロセッサ5に通知す
る前に、RAM6に転送されるバイトの数を含んでいな
ければならない。チャネルが送信装置の場合、アドレス
・フィールドは、データが読み取られて送信装置に渡さ
れる開始アドレスをRA M 6に含んでいなければな
らない。カウント・フィールドは、どれだけのデータが
送信されるブロック中にあるかを示す。いずれのフィー
ルドも4バイトを含むが、DMAアドレス用には3バイ
トしか使われず、バイト・カウント用には2バイトが使
われる。余分のスペースは使用されないが、その編成は
インプレメンテ−ジョン技術によって指定される。
びその各種通信チャネルとの対応関係を示したものであ
る。DMAモードでサービスされる各チャネルに対して
は、対応する制御ブロックが初期設定されていなければ
ならない。チャネルが受信装置として指定されている場
合、そのアドレス・フィールドは、RAMG中の入りデ
ータが記憶される開始アドレスを含んでいなければなら
ない。カウント・フィールドは、プロセッサ5に通知す
る前に、RAM6に転送されるバイトの数を含んでいな
ければならない。チャネルが送信装置の場合、アドレス
・フィールドは、データが読み取られて送信装置に渡さ
れる開始アドレスをRA M 6に含んでいなければな
らない。カウント・フィールドは、どれだけのデータが
送信されるブロック中にあるかを示す。いずれのフィー
ルドも4バイトを含むが、DMAアドレス用には3バイ
トしか使われず、バイト・カウント用には2バイトが使
われる。余分のスペースは使用されないが、その編成は
インプレメンテ−ジョン技術によって指定される。
これらの初期情報フィールドのソースは、カストマがプ
ログラミングする[FROM8の中にあり、そこからプ
ロセッサ5中で動作する制御プログラムによって取り出
されて保持される。プロセッサ5は記憶装置から情報を
取り出し、内部RAM31をアクセスするための適切な
メモリマツプ式入出力アドレスを使ってDIAC3の内
部RAM31にそれを書き込む、DIAC3におけるメ
モリマツプ式入出力デコーダ38はプロセッサ5による
内部RAM31の書き込み又は読み取りのための制御信
号を供給する。
ログラミングする[FROM8の中にあり、そこからプ
ロセッサ5中で動作する制御プログラムによって取り出
されて保持される。プロセッサ5は記憶装置から情報を
取り出し、内部RAM31をアクセスするための適切な
メモリマツプ式入出力アドレスを使ってDIAC3の内
部RAM31にそれを書き込む、DIAC3におけるメ
モリマツプ式入出力デコーダ38はプロセッサ5による
内部RAM31の書き込み又は読み取りのための制御信
号を供給する。
プロセッサ5が、必要な内部RAM31の制御ブロック
を一度初期設定すると、DMA転送のための対応するチ
ャネルを付勢することができる。
を一度初期設定すると、DMA転送のための対応するチ
ャネルを付勢することができる。
プロセッサ5は、E P ROM 8またはRAM6か
らデータを取得して、適切なメモリマツプ式入出力アド
レスを使って第7図のDMA付勢レジスタ50にそれを
書き込む。次にプロセッサ5はDMAマスター付勢レジ
スタ5をセットすることができ、DIAC:3はそのチ
ャネルに関してDMA転送詮行うために付勢される。
らデータを取得して、適切なメモリマツプ式入出力アド
レスを使って第7図のDMA付勢レジスタ50にそれを
書き込む。次にプロセッサ5はDMAマスター付勢レジ
スタ5をセットすることができ、DIAC:3はそのチ
ャネルに関してDMA転送詮行うために付勢される。
DMAデータ転送モードは、4つのオペレーションから
なる。第1に、DMA転送に対して同時に要求が発生し
た場合、これらを調停しなければならない。第2に、チ
ャネルの制御ブロックのアクセスおよび更新がある。第
3に、システム・バスに対する制御要求があり、最後に
DMAサイクルの実行がある。第6図のDMA要求アー
ビタ30がUSARTチャネルからの要求を受は取り、
どのチャネルをDMAモードでサービスするかを決定し
、要求が複数ある場合にはそれらの優先順位を決め、ど
のチャネルを最初にサービスするかを内部サイクル制御
装置33とDMAサイクル制御装置34に指示する。
なる。第1に、DMA転送に対して同時に要求が発生し
た場合、これらを調停しなければならない。第2に、チ
ャネルの制御ブロックのアクセスおよび更新がある。第
3に、システム・バスに対する制御要求があり、最後に
DMAサイクルの実行がある。第6図のDMA要求アー
ビタ30がUSARTチャネルからの要求を受は取り、
どのチャネルをDMAモードでサービスするかを決定し
、要求が複数ある場合にはそれらの優先順位を決め、ど
のチャネルを最初にサービスするかを内部サイクル制御
装置33とDMAサイクル制御装置34に指示する。
内部サイクル制御装置33(IOC)は、第8図に示し
であるが、状態制御論理53、ウィンドウ・タイマ54
、内部RAM用のデータ・バッファ55および増減論理
56からなる。内部サイクル制御装置33は、要求の抽
出と調停を順序づけること、チャネルの内部RAM31
の制御ブロックの取り出しおセび更新を行うこと、シス
テム・バスに対するアクセスを要求することならびにD
MAサイクルがいつ開始されるかをDMAサイクル制御
装置34に指示することを担当する。
であるが、状態制御論理53、ウィンドウ・タイマ54
、内部RAM用のデータ・バッファ55および増減論理
56からなる。内部サイクル制御装置33は、要求の抽
出と調停を順序づけること、チャネルの内部RAM31
の制御ブロックの取り出しおセび更新を行うこと、シス
テム・バスに対するアクセスを要求することならびにD
MAサイクルがいつ開始されるかをDMAサイクル制御
装置34に指示することを担当する。
DMAサイクル制御装置34 CDCG)は、第[0図
に示しであるが、状態制御論理57、DMAアドレス・
レジスタ58.バス・マスター・レジスタ59、バス・
マスター・デコーダ60およびUSARTインターフェ
ース・デコーダ61からなる。DMAサイクル制御装置
34は、DMAサイクルの実際の実行を担当する。
に示しであるが、状態制御論理57、DMAアドレス・
レジスタ58.バス・マスター・レジスタ59、バス・
マスター・デコーダ60およびUSARTインターフェ
ース・デコーダ61からなる。DMAサイクル制御装置
34は、DMAサイクルの実際の実行を担当する。
DMAデータ転送方式の一般的データ流れと制御流れの
説明 第6図のDMA要求アービタ30は、USARTチャネ
ルからの要求を受は取って、DMAモードでサービスさ
れる優先順位最高の要求を出しているチャネルを識別す
る一意的なコードを生成し。
説明 第6図のDMA要求アービタ30は、USARTチャネ
ルからの要求を受は取って、DMAモードでサービスさ
れる優先順位最高の要求を出しているチャネルを識別す
る一意的なコードを生成し。
このDMAチャネル要求識別コードを内部サイクル制御
装置33に渡す。次にDMA要求アービタ30、内部サ
イクル制御装置33、およびDMAサイクル制御装置3
4が関与する一連の並行オペレーションについて説明す
る。まず、内部サイクル制御装置33がDMA要求アー
ビタ30の生成した識別コードを使ってDIACa内の
内部RAM31のそのチャネルの制御ブロックをアクセ
スし、そこから起点アドレスまたは宛先アドレスを取り
出す。内部サイクル制御装置33は、最終的にこのアド
レスを適当な時間にDMAサイクル制御装置34に渡し
て、アドレスを1だけ減分しそれを元の位置に戻して記
憶する。内部サイクル制御装置33は1次にDMAバス
要求信号を活動化して、システム・バスへのアクセスを
要求する。
装置33に渡す。次にDMA要求アービタ30、内部サ
イクル制御装置33、およびDMAサイクル制御装置3
4が関与する一連の並行オペレーションについて説明す
る。まず、内部サイクル制御装置33がDMA要求アー
ビタ30の生成した識別コードを使ってDIACa内の
内部RAM31のそのチャネルの制御ブロックをアクセ
スし、そこから起点アドレスまたは宛先アドレスを取り
出す。内部サイクル制御装置33は、最終的にこのアド
レスを適当な時間にDMAサイクル制御装置34に渡し
て、アドレスを1だけ減分しそれを元の位置に戻して記
憶する。内部サイクル制御装置33は1次にDMAバス
要求信号を活動化して、システム・バスへのアクセスを
要求する。
それと並行して、DMA要求アービタ30は、要求を出
しているチャネルが依然としてサービスを要求しており
、それがノイズ・スパイクではないことを確認する。プ
ロセッサ5は、DMAバス許可信号を活動化して、最終
的にシステム・バスへのアクセスを許可する。要求が有
効であると確認された場合、DMAサイクル制御装置3
4はそのアドレスと識別コードをそのレジスタにラッチ
して、DMAサイクルを開始する。その間に内部サイク
ル制御装置33は、内部RAM31の対応する制御ブロ
ックからそのチャネルのバイト・カウントをアクセスし
、それを1だけ増分して、再び制御ブロックに戻して記
憶する。バイト・カウントがOまで減分されたことが検
出された場合、DMA割り込み制御論理35は、第4図
の割り込み制御論理4に割り込みを提示し、その割り込
みがプロセッサ5で処理されるまで、そのチャネルに対
する以後のサービスの使用を禁止する。
しているチャネルが依然としてサービスを要求しており
、それがノイズ・スパイクではないことを確認する。プ
ロセッサ5は、DMAバス許可信号を活動化して、最終
的にシステム・バスへのアクセスを許可する。要求が有
効であると確認された場合、DMAサイクル制御装置3
4はそのアドレスと識別コードをそのレジスタにラッチ
して、DMAサイクルを開始する。その間に内部サイク
ル制御装置33は、内部RAM31の対応する制御ブロ
ックからそのチャネルのバイト・カウントをアクセスし
、それを1だけ増分して、再び制御ブロックに戻して記
憶する。バイト・カウントがOまで減分されたことが検
出された場合、DMA割り込み制御論理35は、第4図
の割り込み制御論理4に割り込みを提示し、その割り込
みがプロセッサ5で処理されるまで、そのチャネルに対
する以後のサービスの使用を禁止する。
DMA要求アービタ30は複数のDMA要求を抽出した
場合は、別の識別コードを生成して、それを内部サイク
ル制御装置33に渡す。DMAサイクルの実行中、内部
サイクル制御装置33とDMA要求アービタ30は再度
上記のように動作する。内部サイクル制御装置33およ
びDMA要求アービタ30は、次のDMAサイクルの準
備のため、新しい起点アドレスと宛先アドレスを取り出
して、サービスすべき要求が有効なことを確認する。
場合は、別の識別コードを生成して、それを内部サイク
ル制御装置33に渡す。DMAサイクルの実行中、内部
サイクル制御装置33とDMA要求アービタ30は再度
上記のように動作する。内部サイクル制御装置33およ
びDMA要求アービタ30は、次のDMAサイクルの準
備のため、新しい起点アドレスと宛先アドレスを取り出
して、サービスすべき要求が有効なことを確認する。
すなわち、DMA要求アービタ30、内部サイクル制御
装置(以下IOCという)33およびDMAサイクル制
御装置(以下DCCという)34の間では、準備ステッ
プと実行ステップがパイプライン化されており、DCC
34が現サイクルを終了すると直ちに遅延なく次のサイ
クルに進行することができる。したがって必要な情報を
RAMにアクセスする際に待ち時間なしに、そのときア
クティブな要求をもつすべてのチャネルをサービスする
ことができる。
装置(以下IOCという)33およびDMAサイクル制
御装置(以下DCCという)34の間では、準備ステッ
プと実行ステップがパイプライン化されており、DCC
34が現サイクルを終了すると直ちに遅延なく次のサイ
クルに進行することができる。したがって必要な情報を
RAMにアクセスする際に待ち時間なしに、そのときア
クティブな要求をもつすべてのチャネルをサービスする
ことができる。
従来のDMAアクセス制御装置は、上述のRAMをベー
スとする情報を有するものではなく、チップ・スペース
を大量に要しかつ組み立てが高価なレジスタをベースと
するテーブルしか使っていなかったという点を考えれば
、本実施例のユニークな而が理解されよう。
スとする情報を有するものではなく、チップ・スペース
を大量に要しかつ組み立てが高価なレジスタをベースと
するテーブルしか使っていなかったという点を考えれば
、本実施例のユニークな而が理解されよう。
所与のチャネルのバイト・カウントが0まで減分された
場合、ICC33はDMA割り込み制御論理35にその
ことを通知する。DMA割り込み制御論理35は、プロ
セッサ5に割り込みを提示し、チャネルの割り込みビッ
トが明示的にリセットされるまではそのチャネルに対す
る以後のサービスを禁止する。プロセッサ5がその割り
込みに肯定応答すると、DMA割り込み制御論理35は
、バイト・カウントが0まで減分された優先順位最高の
チャネルに対して一意的なベクトル値を与える。これに
よってプロセッサ5は、RAM6中の必要な処理を実行
できる適切なサービス・ルーチンに向けられる。たとえ
ば、このチャネルに対する受信データ・ブロックにプロ
トコル変換をインプリメントしなければならないと、プ
ログラマが希望することがある。複数のチャネルのバイ
ト・カラン1へが0まで減分されている場合、DMA割
り込み制御論理35はその割り込みをアクティブに保ち
1個々の割り込みビットがすべてリセットされるまで、
ベクトル値を提示し続ける。
場合、ICC33はDMA割り込み制御論理35にその
ことを通知する。DMA割り込み制御論理35は、プロ
セッサ5に割り込みを提示し、チャネルの割り込みビッ
トが明示的にリセットされるまではそのチャネルに対す
る以後のサービスを禁止する。プロセッサ5がその割り
込みに肯定応答すると、DMA割り込み制御論理35は
、バイト・カウントが0まで減分された優先順位最高の
チャネルに対して一意的なベクトル値を与える。これに
よってプロセッサ5は、RAM6中の必要な処理を実行
できる適切なサービス・ルーチンに向けられる。たとえ
ば、このチャネルに対する受信データ・ブロックにプロ
トコル変換をインプリメントしなければならないと、プ
ログラマが希望することがある。複数のチャネルのバイ
ト・カラン1へが0まで減分されている場合、DMA割
り込み制御論理35はその割り込みをアクティブに保ち
1個々の割り込みビットがすべてリセットされるまで、
ベクトル値を提示し続ける。
DMAデータ転送の特定の例
たとえば任意的にチャネル6およびチャネル17を選ん
で2本のチャネルを介したDMA転送の次の例を考えて
みる。偶数番号のチャネルは、この設計では規約により
送信チャネルと指定され、奇数番号のチャネルは受信チ
ャネルであることを思い出すと、チャネル6はUSAR
T2からサービスされる送信チャネルであり、チャネル
17はUSART5からサービスを受ける受信チャネル
である。
で2本のチャネルを介したDMA転送の次の例を考えて
みる。偶数番号のチャネルは、この設計では規約により
送信チャネルと指定され、奇数番号のチャネルは受信チ
ャネルであることを思い出すと、チャネル6はUSAR
T2からサービスされる送信チャネルであり、チャネル
17はUSART5からサービスを受ける受信チャネル
である。
DIAC3は、DMAオペレーションの開始前に適切に
初期設定しなければならない。プロセッサ5は、チャネ
ル6に対する送信情報の位置の起点アドレスを取り出し
て、チャネル6に対して指定されている内部RAM31
のメモリマツプ式入出力アドレスにそれを書き込む。こ
の情報は、その起点アドレスまたは宛先アドレス・フィ
ールドに書き込まれる。第6図のDIAC3のメモリマ
ツプ火入出力デーコダ38は、そのメモリマツプ式入出
力アドレスがDIAC3のlRAM31を表していると
判断する。メモリマツプ式入出力デコーダは、内部RA
Mデータ選択装置32へのアドレス付勢信号、データ付
勢信号、および読取り/書込み付勢信号を活動化する。
初期設定しなければならない。プロセッサ5は、チャネ
ル6に対する送信情報の位置の起点アドレスを取り出し
て、チャネル6に対して指定されている内部RAM31
のメモリマツプ式入出力アドレスにそれを書き込む。こ
の情報は、その起点アドレスまたは宛先アドレス・フィ
ールドに書き込まれる。第6図のDIAC3のメモリマ
ツプ火入出力デーコダ38は、そのメモリマツプ式入出
力アドレスがDIAC3のlRAM31を表していると
判断する。メモリマツプ式入出力デコーダは、内部RA
Mデータ選択装置32へのアドレス付勢信号、データ付
勢信号、および読取り/書込み付勢信号を活動化する。
これによって。
システム・データと、システム・アドレス・ビット2〜
5と、書込みモードにある読取り/書込み線を内部RA
M31に渡すことができる。データが内部RAM31の
入力で安定かつ有効なとき、メモリマツプ式入出力デコ
ーダ38はメモリマツプ式入出力選択信号を活動化する
。これによって1つの選択信号が内部RAM31に渡さ
れ、データが指定の位置に書き込まれる。
5と、書込みモードにある読取り/書込み線を内部RA
M31に渡すことができる。データが内部RAM31の
入力で安定かつ有効なとき、メモリマツプ式入出力デコ
ーダ38はメモリマツプ式入出力選択信号を活動化する
。これによって1つの選択信号が内部RAM31に渡さ
れ、データが指定の位置に書き込まれる。
次にメモリマツプ式入出力デコーダ38は転送が起こっ
たことを示すデータ転送肯定応答信号をl、η勧化する
。プロセッサ5はこの信号を受は取ってサイクルを終了
させる。次にプロセッサ5はチャネル6に関するバイト
・カウントを取り出して。
たことを示すデータ転送肯定応答信号をl、η勧化する
。プロセッサ5はこの信号を受は取ってサイクルを終了
させる。次にプロセッサ5はチャネル6に関するバイト
・カウントを取り出して。
チャネル6に関連する内部RAM31の制御ブロックの
バイト・カウント・フィールドにそれを書き込む。
バイト・カウント・フィールドにそれを書き込む。
チャネル17についても同様のオペレーションが行われ
る6ただし、これは受信装置なので、アドレス・フィー
ルドはそのデータの宛先に対するポインタとなっている
。この宛先は、RAM6にある。
る6ただし、これは受信装置なので、アドレス・フィー
ルドはそのデータの宛先に対するポインタとなっている
。この宛先は、RAM6にある。
チャネル6の起点アドレスは10進数の2000であり
、そのバイト・カウントは20であると仮定する。チャ
ネル17の宛先アドレスは、10進数の1000であり
、バイト・カウントは1であると仮定する。
、そのバイト・カウントは20であると仮定する。チャ
ネル17の宛先アドレスは、10進数の1000であり
、バイト・カウントは1であると仮定する。
次に、プロセッサ5は、DMA転送のため第7図のDM
A付勢レジスタ50のビット6とビット17をセットし
て、チャネル6と17を選択的に付勢する。これは、メ
モリマツプ式入出力オペレーションによって遂行される
。そのアドレスはDIAC3のDMA付勢レジスタ50
専用である。
A付勢レジスタ50のビット6とビット17をセットし
て、チャネル6と17を選択的に付勢する。これは、メ
モリマツプ式入出力オペレーションによって遂行される
。そのアドレスはDIAC3のDMA付勢レジスタ50
専用である。
オペレーションの制御は、DIAC3のメモリマツプ式
入出力デコーダ38による。次にプロセッサ5は第7図
のDMAマスター付勢レジスタ51セツトして、DIA
C3をDMA転送実行のために付勢する。
入出力デコーダ38による。次にプロセッサ5は第7図
のDMAマスター付勢レジスタ51セツトして、DIA
C3をDMA転送実行のために付勢する。
しかし、チャネルが実際にDMAオペレーションのため
に付勢される前に、DMAプロセッサは。
に付勢される前に、DMAプロセッサは。
第6図のICC33の制御下で要求抽出モードに入って
いる。IOC:33は、チャネルの要求状態が第7図の
データ・セレクタ42を直接通過して、DMA要求レジ
スタ43によってラッチされるようにする。これは、I
OC:33にDMA要求抽出信号を活動化させることに
よって行われる。次にDMA要求抽出信号がアクティブ
な間中、DMA要求レジスタ43に各クロック期間ごと
に要求線の状態がロードされる。DMA要求レジスタ4
3の出力は、DMA要求ゲート44に渡される。DMA
要求ゲート44は、第7図のDMA付勢レジスタ50中
の対応するビットがセットされかつ第11図のDMA割
り込みレジスタ62中の対応するビットがセットされて
いない場合に、そのチャネルの要求が通過できるように
する。DMAマスター付勢レジスタ51がセットされて
いない場合は、どんな要求も通過できない。
いる。IOC:33は、チャネルの要求状態が第7図の
データ・セレクタ42を直接通過して、DMA要求レジ
スタ43によってラッチされるようにする。これは、I
OC:33にDMA要求抽出信号を活動化させることに
よって行われる。次にDMA要求抽出信号がアクティブ
な間中、DMA要求レジスタ43に各クロック期間ごと
に要求線の状態がロードされる。DMA要求レジスタ4
3の出力は、DMA要求ゲート44に渡される。DMA
要求ゲート44は、第7図のDMA付勢レジスタ50中
の対応するビットがセットされかつ第11図のDMA割
り込みレジスタ62中の対応するビットがセットされて
いない場合に、そのチャネルの要求が通過できるように
する。DMAマスター付勢レジスタ51がセットされて
いない場合は、どんな要求も通過できない。
DMA要求ゲート44の出力部にアクティブな信号があ
れば、それは待機中のDMA要求であると解釈される。
れば、それは待機中のDMA要求であると解釈される。
待機中のDMA要求は、優先順位に応じて個別に選択さ
れ、比較装置49.20人力のORゲート48および2
0−5線のエンコーダ45からなる3つの機能ブロック
に渡される。
れ、比較装置49.20人力のORゲート48および2
0−5線のエンコーダ45からなる3つの機能ブロック
に渡される。
比較装置49は、後で説明する特別な確認オペレーショ
ン中に使用される。ORゲート48は、アクティブなり
MA要求が1個存在するかそれとも複数個存在するかを
DMA要求存在信号によってICC33に通知するのに
使用する。エンコーダ45は、エンコーダ前述の優先順
位74と同じように動作する。すなわち最高の優先順位
が最高の物理的位置をもつ要求装置に応じたコード化を
行う65ビツトの識別コードが前述の物理位置コードで
ある。
ン中に使用される。ORゲート48は、アクティブなり
MA要求が1個存在するかそれとも複数個存在するかを
DMA要求存在信号によってICC33に通知するのに
使用する。エンコーダ45は、エンコーダ前述の優先順
位74と同じように動作する。すなわち最高の優先順位
が最高の物理的位置をもつ要求装置に応じたコード化を
行う65ビツトの識別コードが前述の物理位置コードで
ある。
ICC33は、DMA要求存在信号を使って、DMA転
送を要求しているチャネルが1つなのかそれとも複数な
のかを判断する。しかし、後で考察するように複数のD
MA要求の方が単−DMA要求よりも効率的にサービス
できるので、この信号は各クロック期間毎には抽出しな
い。すなわち複数のDMA要求が存在する確率を高める
ため、ICC33は信号を各クロック期間毎には抽出せ
ず、所定の時間ウィンドウの間待つ。第8に示すウィン
ドウ・タイマ54は、この目的で使われる。
送を要求しているチャネルが1つなのかそれとも複数な
のかを判断する。しかし、後で考察するように複数のD
MA要求の方が単−DMA要求よりも効率的にサービス
できるので、この信号は各クロック期間毎には抽出しな
い。すなわち複数のDMA要求が存在する確率を高める
ため、ICC33は信号を各クロック期間毎には抽出せ
ず、所定の時間ウィンドウの間待つ。第8に示すウィン
ドウ・タイマ54は、この目的で使われる。
このタイマは、その間に要求が抽出されるが、タイマ・
ウィンドウが満了するまで何の措置もとられないような
時間セグメントを生成する。したがって要求抽出モード
では、ICC33の状態制御論理53がウィンドウ・タ
イマ54をスタートさせ、DMA要求抽出信号をアクテ
ィブに保つ。DMAウィンドウ・タイマ54の制御時間
が満了すると、ICC33はDMA要求抽出信号を非活
動化し、DMA要求レジスタ43の現状態が一時的に凍
結される6次にIC:C33はORゲート48で生成さ
れたDMA要求存在信号の状態を監視する。この信号が
アクティブでない場合は、IC:C33は要求抽出モー
ドに戻ってウィンドウ・タイマ54を再び付勢して、D
MA要求レジスタ43を連続的にロードする。一方、D
MA要求存在信号がアクティブな場合は、ICC33は
DMAサイクルの準備をする。始めの例では、どのチャ
ネルもまだDMAに対して付勢されていないので、DM
A要求存在信号はアクティブでないままであり、要求線
の状態の如何にかかわらず、DMA転送を禁止する6 しかしながら、メモリマツプ式入出力の初期設定のため
の上記の準備作業が一度行われると、DMA要求は付勢
され、サービスを受けることができる。
ウィンドウが満了するまで何の措置もとられないような
時間セグメントを生成する。したがって要求抽出モード
では、ICC33の状態制御論理53がウィンドウ・タ
イマ54をスタートさせ、DMA要求抽出信号をアクテ
ィブに保つ。DMAウィンドウ・タイマ54の制御時間
が満了すると、ICC33はDMA要求抽出信号を非活
動化し、DMA要求レジスタ43の現状態が一時的に凍
結される6次にIC:C33はORゲート48で生成さ
れたDMA要求存在信号の状態を監視する。この信号が
アクティブでない場合は、IC:C33は要求抽出モー
ドに戻ってウィンドウ・タイマ54を再び付勢して、D
MA要求レジスタ43を連続的にロードする。一方、D
MA要求存在信号がアクティブな場合は、ICC33は
DMAサイクルの準備をする。始めの例では、どのチャ
ネルもまだDMAに対して付勢されていないので、DM
A要求存在信号はアクティブでないままであり、要求線
の状態の如何にかかわらず、DMA転送を禁止する6 しかしながら、メモリマツプ式入出力の初期設定のため
の上記の準備作業が一度行われると、DMA要求は付勢
され、サービスを受けることができる。
チャネル6と17がどちらも活動化された要求をもち、
それらがDMA要求レジスタ43中でラッチされている
という仮定に戻ると、ここでオペレーションが再開する
。DMA要求をレジスタ43にラッチしてからまもなく
、ウィンドウ・タイマ54の所定の期間が満了し、DM
A要求レジスタ43の状態が凍結される。チャネル6と
17のどちらも、DMA転送に関して付勢されるので、
それらの要求はDMA要求ゲート44を通過する。
それらがDMA要求レジスタ43中でラッチされている
という仮定に戻ると、ここでオペレーションが再開する
。DMA要求をレジスタ43にラッチしてからまもなく
、ウィンドウ・タイマ54の所定の期間が満了し、DM
A要求レジスタ43の状態が凍結される。チャネル6と
17のどちらも、DMA転送に関して付勢されるので、
それらの要求はDMA要求ゲート44を通過する。
ここでチャネル17の物理的優先順位が最高なので、チ
ャネル17を表す単一5ビツト・コードが生成される。
ャネル17を表す単一5ビツト・コードが生成される。
これは20−5線式のエンコーダ45によって生成され
、それに応じてDMA要求信号がORゲート48で活動
化される。この信号が活動化されると、ICC33はD
MA処理モードになる7このモードでは異なるいくつか
のオペレーションが並行して進行する。これらのオペレ
ーションには、チャネルに関する内部RAMの制御ブロ
ックをアクセスすること、チャネルの要求を確認するこ
と、およびプロセッサ5からシステム・バスの制御権を
要求することが含まれる。
、それに応じてDMA要求信号がORゲート48で活動
化される。この信号が活動化されると、ICC33はD
MA処理モードになる7このモードでは異なるいくつか
のオペレーションが並行して進行する。これらのオペレ
ーションには、チャネルに関する内部RAMの制御ブロ
ックをアクセスすること、チャネルの要求を確認するこ
と、およびプロセッサ5からシステム・バスの制御権を
要求することが含まれる。
IC,C33は、チャネル17の識別コードを5ヒヅト
の識別コード・レジスタ46に記憶させるためのDMA
要求識別ラッチ信号を生成する。このレジスタ46の出
力は、チャネル17の制御ブロック域を識別するための
内部RAM31へのポインタとして使用される。5ビツ
トのアドレス情報が内部RAMデータ選択装置32を通
って内部RAM3Lのアドレス入力デコーダ(図示せず
)に送られる。ICC33が、最下位ビットすなわち6
番目のビットであるアドレス・ビットOを生成する。I
CC33は、内部RAM31に通じる読み取り/書き込
み線および選択線をも活動化する。最下位アドレス・ビ
ットは、起点アドレス/宛先アドレス・フィールドを指
すようにリセットされる。規約により、アドレス・フィ
ールドは第9図に示すように偶数境界上にあるように指
定されており、読み取り/書き込み線は読み取りモード
になり1選択線が活動化される。その結果、内部RAM
31からチャネル17のチャネル・アドレスが取り出さ
れる。チャネル17の宛先アドレスは内部データ・バス
上で安定化すると内部RAM31のデータ・バッファ5
5にラッチされる。
の識別コード・レジスタ46に記憶させるためのDMA
要求識別ラッチ信号を生成する。このレジスタ46の出
力は、チャネル17の制御ブロック域を識別するための
内部RAM31へのポインタとして使用される。5ビツ
トのアドレス情報が内部RAMデータ選択装置32を通
って内部RAM3Lのアドレス入力デコーダ(図示せず
)に送られる。ICC33が、最下位ビットすなわち6
番目のビットであるアドレス・ビットOを生成する。I
CC33は、内部RAM31に通じる読み取り/書き込
み線および選択線をも活動化する。最下位アドレス・ビ
ットは、起点アドレス/宛先アドレス・フィールドを指
すようにリセットされる。規約により、アドレス・フィ
ールドは第9図に示すように偶数境界上にあるように指
定されており、読み取り/書き込み線は読み取りモード
になり1選択線が活動化される。その結果、内部RAM
31からチャネル17のチャネル・アドレスが取り出さ
れる。チャネル17の宛先アドレスは内部データ・バス
上で安定化すると内部RAM31のデータ・バッファ5
5にラッチされる。
それと同時に、ICC33は、DMA要求アービタ30
に図で″確認″と記されている確認オペレーションを実
行せしめ、チャネル17が依然として実際に待機中の要
求をもっているかどうかを二重にチェックする。このオ
ペレーションは1次のようにして実行される。ICC3
3がDMA要未確認信号を活動化すると、第7図の確認
ゲート40の出力が60−20線式のデータセレクタ4
2を通過して、DMA要求レジスタ43に記憶される。
に図で″確認″と記されている確認オペレーションを実
行せしめ、チャネル17が依然として実際に待機中の要
求をもっているかどうかを二重にチェックする。このオ
ペレーションは1次のようにして実行される。ICC3
3がDMA要未確認信号を活動化すると、第7図の確認
ゲート40の出力が60−20線式のデータセレクタ4
2を通過して、DMA要求レジスタ43に記憶される。
確認ゲート40は、チャネルからの要求とDMA要求レ
ジスタ43に記憶されている状態と比較する。確認ゲー
ト40は、DMA要求レジスタ43中のアクティブなビ
ットだけをチェックする。確認オペレーション中にアク
ティブでないレジスタ43中のビットは、アクティブで
ないままとなる6チヤネル要求がアクティブで、DMA
要求レジスタ43に記憶されている対応するビットが既
にアクティブ状態である場合、その要求は有効であると
確認され、そのビットのアクティブ状態がDMA要求レ
ジスタ40に再記憶される。その結果、そのビット位置
に変化はない。しかし。
ジスタ43に記憶されている状態と比較する。確認ゲー
ト40は、DMA要求レジスタ43中のアクティブなビ
ットだけをチェックする。確認オペレーション中にアク
ティブでないレジスタ43中のビットは、アクティブで
ないままとなる6チヤネル要求がアクティブで、DMA
要求レジスタ43に記憶されている対応するビットが既
にアクティブ状態である場合、その要求は有効であると
確認され、そのビットのアクティブ状態がDMA要求レ
ジスタ40に再記憶される。その結果、そのビット位置
に変化はない。しかし。
確認時にチャネル要求がアクティブでないが、要求レジ
スタ43中の対応するビットがセットされている場合、
その要求は無効とみなされ、そのビットはDMA要求レ
ジスタ43中でリセットされる。
スタ43中の対応するビットがセットされている場合、
その要求は無効とみなされ、そのビットはDMA要求レ
ジスタ43中でリセットされる。
DMA要求レジスタ43において確認された出力は、D
MA要求ゲート44を通過してORゲート48の入力部
および比較装置49に送られる。
MA要求ゲート44を通過してORゲート48の入力部
および比較装置49に送られる。
確認オペレーションの結果アクティブな要求が存在しな
い場合、DMA要求存在信号が非活動化される。ICC
33はこの信号を絶えず監視しているが、このとき前D
MA処理ステップを打ち切って要求抽出モードに戻る。
い場合、DMA要求存在信号が非活動化される。ICC
33はこの信号を絶えず監視しているが、このとき前D
MA処理ステップを打ち切って要求抽出モードに戻る。
比較装置49は、現在サービスを受けているチャネルの
確認状態をICC33に知らせるのに使われる。これは
、次のようにして動作する。サービスを受けているチャ
ネルの識別コードが、既に5ビツトの識別コード・レジ
スタ46に記憶されている。レジスタ46の出力は5−
20線式のデコーダ47に渡される。
確認状態をICC33に知らせるのに使われる。これは
、次のようにして動作する。サービスを受けているチャ
ネルの識別コードが、既に5ビツトの識別コード・レジ
スタ46に記憶されている。レジスタ46の出力は5−
20線式のデコーダ47に渡される。
デコーダ47は識別コードにもとづいてその20本の線
のうち1本を活動化する。各線は、前述のように20本
のチャネルのうちの1本に対応している。アクティブな
デコード線に対応するDMA要求が依然としてアクティ
ブな場合、それはサービス中のチャネルの要求が有効で
あることを示す6その結果、比較装置49がDMA要求
有効信号を活動化する。上記のように確認オペレーショ
ンの結′果リセットされた他の要求があるかもしれない
が、必要なのは、待機中のDMAサイクルを遅らせて、
サービスを受けるように指示されたチャネルが現在無効
な要求をもっているときに再調停することだけである。
のうち1本を活動化する。各線は、前述のように20本
のチャネルのうちの1本に対応している。アクティブな
デコード線に対応するDMA要求が依然としてアクティ
ブな場合、それはサービス中のチャネルの要求が有効で
あることを示す6その結果、比較装置49がDMA要求
有効信号を活動化する。上記のように確認オペレーショ
ンの結′果リセットされた他の要求があるかもしれない
が、必要なのは、待機中のDMAサイクルを遅らせて、
サービスを受けるように指示されたチャネルが現在無効
な要求をもっているときに再調停することだけである。
チャネル17の要求が確認オペレーション中ずつとアク
ティブであると仮定すると、DMA要求有効信号が活動
化される。
ティブであると仮定すると、DMA要求有効信号が活動
化される。
この同じ時間間隔中に、ICC:33は、DMAバス要
求信号を活動化してプロセッサ5に渡すことによって、
システム・バスの制御権を要求している。しかしこのバ
ス・マスター権の要求は、そのチャネルの起点アドレス
/宛先アドレス・フィールドがアクセスされるまで行わ
れない。このため、D I AC3がシステム・バスの
制御権を得たとき、内部RAM31のアクセス時間は遅
延しない、ICC33は、システム・バスの制御権を得
るため待機している間、DMA要求存在線およびDMA
要求有効線を監視する。確認オペレーションの結果DM
A要求存在信号が非活動化されて。
求信号を活動化してプロセッサ5に渡すことによって、
システム・バスの制御権を要求している。しかしこのバ
ス・マスター権の要求は、そのチャネルの起点アドレス
/宛先アドレス・フィールドがアクセスされるまで行わ
れない。このため、D I AC3がシステム・バスの
制御権を得たとき、内部RAM31のアクセス時間は遅
延しない、ICC33は、システム・バスの制御権を得
るため待機している間、DMA要求存在線およびDMA
要求有効線を監視する。確認オペレーションの結果DM
A要求存在信号が非活動化されて。
DMAマスター付勢レジスタ51の減勢やDMA付勢レ
ジスタ50の適切なビットのリセットなどのメモリマツ
プ式入出力命令がプロセッサ5によって実行され、ある
いはシステムがエラー条件を検出した場合、IC:C3
3はその現在の活動を打ち切り、ウィンドウ・タイマ5
4を再び付勢し、要求抽出オペレーションに戻る。DM
A要求存在信号はアクティブであって、有効なりMA要
求信号がアクティブでない場合、1本ないし複数本のチ
ャネルがサービスを要求しているが、IDがレジスタ4
6中でラッチされているような特定チャネルは、もはや
有効な要求をもたない。ICC33は、プロセスを打ち
切って1発生した前DMA処理を無駄にすることなく、
優先順位が次に高い要求を出しているチャネルの識別コ
ードで識別コードレジスタ46を更新して、別の確認サ
イクルを実行する。上記の両方の要求信号がアクティブ
で、要求が有効なことを示しており、プロセッサ5がD
MAバス許可信号を活動化してDIAC3に戻しており
、システム・ストローブがアクティブでない場合は、D
MAサイクルを実行できる。
ジスタ50の適切なビットのリセットなどのメモリマツ
プ式入出力命令がプロセッサ5によって実行され、ある
いはシステムがエラー条件を検出した場合、IC:C3
3はその現在の活動を打ち切り、ウィンドウ・タイマ5
4を再び付勢し、要求抽出オペレーションに戻る。DM
A要求存在信号はアクティブであって、有効なりMA要
求信号がアクティブでない場合、1本ないし複数本のチ
ャネルがサービスを要求しているが、IDがレジスタ4
6中でラッチされているような特定チャネルは、もはや
有効な要求をもたない。ICC33は、プロセスを打ち
切って1発生した前DMA処理を無駄にすることなく、
優先順位が次に高い要求を出しているチャネルの識別コ
ードで識別コードレジスタ46を更新して、別の確認サ
イクルを実行する。上記の両方の要求信号がアクティブ
で、要求が有効なことを示しており、プロセッサ5がD
MAバス許可信号を活動化してDIAC3に戻しており
、システム・ストローブがアクティブでない場合は、D
MAサイクルを実行できる。
上記の条件がすべて充たされると、ICC33はDMA
開始信号を活dJ化してDCC34に通知する。これは
最初のDMAサイクルであり、そのためDCC34は現
在アイドル状態である。これは、DMΔ停+t=信号の
活動化で示される。ICC33が、DMAサイクルの開
始を起こすようにDCC34に指示すると、第10図の
DCC34の状態制御論理57が、内部RAMのデータ
・バッファ55に記憶されている起点アドレス/宛先フ
ィールドを第10図のDMAアドレス・レジスタ58に
ロードさせる。DCC34はまたバス・マスター・レジ
スタ59に識別コードレジスタ46の内容、この場合は
チャネル17の識別コードをロードさせる。これらのレ
ジスタの内容は、そのDMAサイクルで使用される。
開始信号を活dJ化してDCC34に通知する。これは
最初のDMAサイクルであり、そのためDCC34は現
在アイドル状態である。これは、DMΔ停+t=信号の
活動化で示される。ICC33が、DMAサイクルの開
始を起こすようにDCC34に指示すると、第10図の
DCC34の状態制御論理57が、内部RAMのデータ
・バッファ55に記憶されている起点アドレス/宛先フ
ィールドを第10図のDMAアドレス・レジスタ58に
ロードさせる。DCC34はまたバス・マスター・レジ
スタ59に識別コードレジスタ46の内容、この場合は
チャネル17の識別コードをロードさせる。これらのレ
ジスタの内容は、そのDMAサイクルで使用される。
DCC34は、次にバス・マスター権をプロセッサ5に
戻すことを示すDMAバス許可1ケ定応答信号(BGA
CK)を活動化する。次にDCC34は、DMAサイク
ルを開始したことをICC33に示す。これは、DCC
34がDMA停止信号を非活動化するで示されるもので
ある。DCC34は、またチャネル17の要求をリセッ
トして、バス・マスター・マスク信号を活動化すること
により次のチャネル(この例ではチャネル6)がDMA
サービスを待つことができるようにする(いわゆる待ち
行列である)。バス・マスター・マスク信号は、チャネ
ル17の要求をリセットするのに使用する。チャネル1
7の要求は、DMA要求レジスタの対応するビットで選
択的にリセットしなければならない。これは、次のよう
にして実現される。
戻すことを示すDMAバス許可1ケ定応答信号(BGA
CK)を活動化する。次にDCC34は、DMAサイク
ルを開始したことをICC33に示す。これは、DCC
34がDMA停止信号を非活動化するで示されるもので
ある。DCC34は、またチャネル17の要求をリセッ
トして、バス・マスター・マスク信号を活動化すること
により次のチャネル(この例ではチャネル6)がDMA
サービスを待つことができるようにする(いわゆる待ち
行列である)。バス・マスター・マスク信号は、チャネ
ル17の要求をリセットするのに使用する。チャネル1
7の要求は、DMA要求レジスタの対応するビットで選
択的にリセットしなければならない。これは、次のよう
にして実現される。
第3.0図のバス・マスター・レジスタ59は、チャネ
ル17が現在DCC34からサービスを受けているため
、チャネル17の識別コードを含んでいる。このレジス
タ59は、その出力部でチャネル17に対応する単一線
を活動化する5−20線式のバス・マスター・デコーダ
60に供給する。
ル17が現在DCC34からサービスを受けているため
、チャネル17の識別コードを含んでいる。このレジス
タ59は、その出力部でチャネル17に対応する単一線
を活動化する5−20線式のバス・マスター・デコーダ
60に供給する。
このデコーダ6oの出力は、DMA割り込みレジスタ・
ゲート62とのバス・マスター・ゲート41に送られる
。デコーダ60からの可能な20本の出力線のうち1本
のアクティブな線が、第11図のDMA割り込みレジス
タ64および第7図のDMA要求レジスタ43中のこの
チャネルの対応するビットへのポインタとして働く、D
CC34がバス・マスター・マスク信号を活動化すると
。
ゲート62とのバス・マスター・ゲート41に送られる
。デコーダ60からの可能な20本の出力線のうち1本
のアクティブな線が、第11図のDMA割り込みレジス
タ64および第7図のDMA要求レジスタ43中のこの
チャネルの対応するビットへのポインタとして働く、D
CC34がバス・マスター・マスク信号を活動化すると
。
デコーダ60からのビット・ポインタがDMA要求レジ
スタ43中のチャネル17のビットをリセットさせる。
スタ43中のチャネル17のビットをリセットさせる。
その結果、現在サービス中のチャネル17の要求がサー
ビスを待っている要求の待ち行列から外される。
ビスを待っている要求の待ち行列から外される。
上記で考察したバス・マスター・マスク・オペレーショ
ンと同時に、第10図のDCC34の状態制御論理57
は、DMAアドレス・レジスタ58に記憶されていたチ
ャネル17の宛先アドレスをシステム・アドレス・バス
にゲートしてチャネル17の受信バッファを選択して適
切な制御信号を活動化し、受信バッファの内容がRAM
6の位置1000に書き込めるようにする。(RAM6
中で割り当てられたアドレスは、この例の始めの所′T
!1000であると仮定したことに留意されたい。)2
つのオペレーションが常に1つのDMAサイクルで行わ
れる。チャネルが受信用の場合、DCC34はそのチャ
ネルの受信バッファの内容を読み取って、データをRA
M6に送る。チャネルが送信用の場合は、DCC34が
RAM6または他の主記憶域からバイトを読み取って、
それをそのチャネルの送信バッファに送る。転送は、第
1図に示す如くシステム・データ・バスを介してデータ
を直接にUSARTチャネルとRAM6、EEPROM
またはEPROM8の間テヤリトリすることによって実
現される。かしくて、メモリからバッファまたはバッフ
ァからメモリへの読み取りオペレーションおよび書き込
みオペレーションが、同じサイクルで行われる。奇数チ
ャネルは、受信装置、偶数チャネルは送信装置であると
指定しであるので、DCC34は、第10図のバス・マ
スター・レジスタ59の最下位ビットにもとづいて、実
行すべきDMAオペレーションのタイプを知る。
ンと同時に、第10図のDCC34の状態制御論理57
は、DMAアドレス・レジスタ58に記憶されていたチ
ャネル17の宛先アドレスをシステム・アドレス・バス
にゲートしてチャネル17の受信バッファを選択して適
切な制御信号を活動化し、受信バッファの内容がRAM
6の位置1000に書き込めるようにする。(RAM6
中で割り当てられたアドレスは、この例の始めの所′T
!1000であると仮定したことに留意されたい。)2
つのオペレーションが常に1つのDMAサイクルで行わ
れる。チャネルが受信用の場合、DCC34はそのチャ
ネルの受信バッファの内容を読み取って、データをRA
M6に送る。チャネルが送信用の場合は、DCC34が
RAM6または他の主記憶域からバイトを読み取って、
それをそのチャネルの送信バッファに送る。転送は、第
1図に示す如くシステム・データ・バスを介してデータ
を直接にUSARTチャネルとRAM6、EEPROM
またはEPROM8の間テヤリトリすることによって実
現される。かしくて、メモリからバッファまたはバッフ
ァからメモリへの読み取りオペレーションおよび書き込
みオペレーションが、同じサイクルで行われる。奇数チ
ャネルは、受信装置、偶数チャネルは送信装置であると
指定しであるので、DCC34は、第10図のバス・マ
スター・レジスタ59の最下位ビットにもとづいて、実
行すべきDMAオペレーションのタイプを知る。
DMAサイクルの実行中、第8図のデータ・バッファ5
5中の起点アドレス/宛先アドレスは。
5中の起点アドレス/宛先アドレスは。
増減論理56によって増分され、内部RAM31中のチ
ャネル17の制御ブロックのアドレス・フィールドに書
き戻される6次にICC33が、内部RAMのアドレス
・ビット0をオンにセットして、内部RAM31中のチ
ャネル17のバイト・カウント・フィールドを指定する
。また、第8図の状態制御論理53は減分信号を活動化
して、増減論理56の増分機能を減分機能に切り換える
。
ャネル17の制御ブロックのアドレス・フィールドに書
き戻される6次にICC33が、内部RAMのアドレス
・ビット0をオンにセットして、内部RAM31中のチ
ャネル17のバイト・カウント・フィールドを指定する
。また、第8図の状態制御論理53は減分信号を活動化
して、増減論理56の増分機能を減分機能に切り換える
。
このバイト・カウントがアクセスされ、データ・バッフ
ァ中にラッチされ、1だけ減分されて、内部RAM31
内の元の位置に再記憶される。バイト・カウントはOま
で減分されたが、元々は1だったと仮定したので、この
チャネルに対応するDMA割り込みピッ1−がセットさ
れる。すなわち。
ァ中にラッチされ、1だけ減分されて、内部RAM31
内の元の位置に再記憶される。バイト・カウントはOま
で減分されたが、元々は1だったと仮定したので、この
チャネルに対応するDMA割り込みピッ1−がセットさ
れる。すなわち。
プロセッサ5がその受信チャネルにサービスする時であ
ることを意味する。このビットのセットは。
ることを意味する。このビットのセットは。
バス・マスター・マスク・オペレーションについて行な
ったのと同様に、第10図のデコーダ60の出力部のバ
ス・マスター・デコード・ビット・ポインタを使って実
現される。バイト・カウントが0まで減分されると、増
減論理56が、第8図に示す如く“′カウント=0”信
号を活動化する。
ったのと同様に、第10図のデコーダ60の出力部のバ
ス・マスター・デコード・ビット・ポインタを使って実
現される。バイト・カウントが0まで減分されると、増
減論理56が、第8図に示す如く“′カウント=0”信
号を活動化する。
IOC:33の状態制御論理53は、減分オペレーショ
ンが完了するに充分な時間が経つと″ストローブ・カウ
ント=0″信号を活動化して、この信号の妥当性検査を
行う。カウントはこのときOなので、チャネル17のビ
ット・ポインタであるエンコーダ60中のアクティブな
デコード線が、その割り込みビットを第11図のDMA
割り込みレジスタ・ゲート62を通過させて、DMA割
り込みレジスタ64中にセットさせる。これによってデ
ータの特定ブロックが転送されたことを示す割り込み信
号が活動化され、ORゲート65の出力部を経てプロセ
ッサ5に送られる。プロセッサ5は、DIAC:3がD
MAバス許可肯定応答信号を非活動化してバスの制御権
を戻すまで、その割り込みを認識しない、DMA割り込
みレジスタ64の出力および待機中のDMA割り込みが
DMA要求ゲート44に供給され、それによってそのビ
ットがリセットされるまでチャネル17による次のDM
A要求のサービスが防止される。このため。
ンが完了するに充分な時間が経つと″ストローブ・カウ
ント=0″信号を活動化して、この信号の妥当性検査を
行う。カウントはこのときOなので、チャネル17のビ
ット・ポインタであるエンコーダ60中のアクティブな
デコード線が、その割り込みビットを第11図のDMA
割り込みレジスタ・ゲート62を通過させて、DMA割
り込みレジスタ64中にセットさせる。これによってデ
ータの特定ブロックが転送されたことを示す割り込み信
号が活動化され、ORゲート65の出力部を経てプロセ
ッサ5に送られる。プロセッサ5は、DIAC:3がD
MAバス許可肯定応答信号を非活動化してバスの制御権
を戻すまで、その割り込みを認識しない、DMA割り込
みレジスタ64の出力および待機中のDMA割り込みが
DMA要求ゲート44に供給され、それによってそのビ
ットがリセットされるまでチャネル17による次のDM
A要求のサービスが防止される。このため。
そのチャネルが別のDMAサイクルを獲得する前にその
チャネルの割り込みを処理する機会がプロセッサ5に与
えられる。
チャネルの割り込みを処理する機会がプロセッサ5に与
えられる。
ICC33が一度内部RAM31中のチャネル17の制
御ブロックを更新すると1次のDMAサイクルの79備
として待機中の要求があれば再調停する。DMS要求レ
ジスタ43中のチャネル17の要求は、上記に考察した
ようにバス・マスター・マスク・オペレーションによっ
てリセットされているので、DMAのために付勢される
優先順位が次に高い要求を出しているチャネルのコード
が。
御ブロックを更新すると1次のDMAサイクルの79備
として待機中の要求があれば再調停する。DMS要求レ
ジスタ43中のチャネル17の要求は、上記に考察した
ようにバス・マスター・マスク・オペレーションによっ
てリセットされているので、DMAのために付勢される
優先順位が次に高い要求を出しているチャネルのコード
が。
20−5線式のエンコーダ45によって生成される。こ
の例では、チャネル6がDMA要求をもつ他の唯一のチ
ャネルであるので、その識別コードが生成される。次に
ICC33は、チャネル6の識別コードを識別コード・
レジスタ46にロードする。このコードは、偶数番号を
もつチャネル6が送信装置であることを示し、内部RA
M32の制御ブロックから起点アドレス・フィールドを
取り出すのに使われる。これは、第8図のデータ・バッ
ファ55に記憶される。同時に、別の確認オペレーショ
ンが行われる。次にIOC,33はDCC34がチャネ
ル17に関するDMA転送を完了するのを待つ。再調停
は1通常現在のDMAサイクルが完了する前に終了する
。したがって、DCC34がチャネル17に関するDM
Aサイクルを終えると、チャネル6の起点アドレスが既
に工CC33によってアクセスされ、DCC34に使用
されるのを待っているので、直ちにチャネル6のDMA
転送を着手することができる。DCC34は、先にチャ
ネル6の要求を処理する際に説明したのと同じ種類のも
のを実行する。バス許可肯定応答信号はアクティブなま
まである。チャネル6の起点アドレスが第6図のDMA
アドレス・レジスタ58にq−ドされ、その識別コード
がDMAバス・マスター・レジスタ59中にラッチされ
る。
の例では、チャネル6がDMA要求をもつ他の唯一のチ
ャネルであるので、その識別コードが生成される。次に
ICC33は、チャネル6の識別コードを識別コード・
レジスタ46にロードする。このコードは、偶数番号を
もつチャネル6が送信装置であることを示し、内部RA
M32の制御ブロックから起点アドレス・フィールドを
取り出すのに使われる。これは、第8図のデータ・バッ
ファ55に記憶される。同時に、別の確認オペレーショ
ンが行われる。次にIOC,33はDCC34がチャネ
ル17に関するDMA転送を完了するのを待つ。再調停
は1通常現在のDMAサイクルが完了する前に終了する
。したがって、DCC34がチャネル17に関するDM
Aサイクルを終えると、チャネル6の起点アドレスが既
に工CC33によってアクセスされ、DCC34に使用
されるのを待っているので、直ちにチャネル6のDMA
転送を着手することができる。DCC34は、先にチャ
ネル6の要求を処理する際に説明したのと同じ種類のも
のを実行する。バス許可肯定応答信号はアクティブなま
まである。チャネル6の起点アドレスが第6図のDMA
アドレス・レジスタ58にq−ドされ、その識別コード
がDMAバス・マスター・レジスタ59中にラッチされ
る。
DMA要求レジスタ43中のチャネル6の要求は、前述
のようにバス・マスター・マスク・オペレーション中に
リセットされる。しかし、チャネル6は送信チャネルな
ので、実際のDMA転送は異なる。この場合は、DCC
,34は、RAM6の位置2000からの読み取りを実
行し、データをチャネル6の送信バッファに書き込む。
のようにバス・マスター・マスク・オペレーション中に
リセットされる。しかし、チャネル6は送信チャネルな
ので、実際のDMA転送は異なる。この場合は、DCC
,34は、RAM6の位置2000からの読み取りを実
行し、データをチャネル6の送信バッファに書き込む。
その間にIC:C33は、チャネル6の制御ブロックを
更新し、その起点アドレスを増分し、そのバイト・カウ
ントを減分する。バイト・カウントは0まで減分されて
いないので(20データ・バイトがDMAによって転送
されると仮定したことに留意されたい)、このチャネル
に対する割り込みビットはセラ1−されない。次にIC
C33は。
更新し、その起点アドレスを増分し、そのバイト・カウ
ントを減分する。バイト・カウントは0まで減分されて
いないので(20データ・バイトがDMAによって転送
されると仮定したことに留意されたい)、このチャネル
に対する割り込みビットはセラ1−されない。次にIC
C33は。
待機中の要求を調停する。チャネル6の要求はバス・マ
スター・マスク・オペレーションによってリセットされ
ており、この例では他にDMA要求レジスタ43中で待
機している要求はないので、1) M A要求存在信号
が第7図で非活動化される。
スター・マスク・オペレーションによってリセットされ
ており、この例では他にDMA要求レジスタ43中で待
機している要求はないので、1) M A要求存在信号
が第7図で非活動化される。
次にICC33は、現在のDMAサイクルが終了するの
を待ち、その後バス許可肯定応答信号を非活動化してバ
ス・マスター権を棄て、ウィンドウ・タイマ54を再び
スタートさせ、新しい要求に対する要求線を抽出する6 プロセッサ5が再びシステム・バスの制御権を獲得する
と、第4図の割り込み制御論理4によって提示されるア
クティブなりMA割り込み信号を認識する。プロセッサ
5は、最終的に割り込み肯定応答サイクルを実行してそ
の割り込みにサービスし、DMA割り込みI〒定応答信
号を活動化して、DIAC3に送る。第6図のDIAC
3のDMA割り込み制御論理35は、そのバイト・カウ
ントがOまで減分された優先順位が最高のチャネルに関
するベクトル値を生成する。この場合チャネル17がか
かる条件にある唯一のチャネルなので、その識別コード
は第11図のDMA割り込みバク1−ル・レジスタ67
の3ピッl−と−緒にデータ・バスにロードされる。こ
の場合の割り込み識別コード(5ビツト)は、DMA割
り込みレジスタ64の内容がコード化されたものである
。これは、DMA要求レジスタの内容の場合に生成され
たのと同様のやり方で、5−20線式の優先順位エンコ
ーダ66によって生成される。この割り込み識別コード
は、レジスタ67からの3つのDMAベク1〜ル・レジ
スタ・ビットと一緒に、8ビツトのベクトル値を表す。
を待ち、その後バス許可肯定応答信号を非活動化してバ
ス・マスター権を棄て、ウィンドウ・タイマ54を再び
スタートさせ、新しい要求に対する要求線を抽出する6 プロセッサ5が再びシステム・バスの制御権を獲得する
と、第4図の割り込み制御論理4によって提示されるア
クティブなりMA割り込み信号を認識する。プロセッサ
5は、最終的に割り込み肯定応答サイクルを実行してそ
の割り込みにサービスし、DMA割り込みI〒定応答信
号を活動化して、DIAC3に送る。第6図のDIAC
3のDMA割り込み制御論理35は、そのバイト・カウ
ントがOまで減分された優先順位が最高のチャネルに関
するベクトル値を生成する。この場合チャネル17がか
かる条件にある唯一のチャネルなので、その識別コード
は第11図のDMA割り込みバク1−ル・レジスタ67
の3ピッl−と−緒にデータ・バスにロードされる。こ
の場合の割り込み識別コード(5ビツト)は、DMA割
り込みレジスタ64の内容がコード化されたものである
。これは、DMA要求レジスタの内容の場合に生成され
たのと同様のやり方で、5−20線式の優先順位エンコ
ーダ66によって生成される。この割り込み識別コード
は、レジスタ67からの3つのDMAベク1〜ル・レジ
スタ・ビットと一緒に、8ビツトのベクトル値を表す。
これをプロセッサ5がRAMG中のチャネル17の割り
込みサービス・ルーチンへのポインタとして使う。別法
として、ポインタがEPROM8またはEPROM8を
指定することもできる。プロセッサ5は、ポインタが指
す記憶位置の内容にもとづいて希望する処理を実行し、
受信データに対してこれらの機能を実施し。
込みサービス・ルーチンへのポインタとして使う。別法
として、ポインタがEPROM8またはEPROM8を
指定することもできる。プロセッサ5は、ポインタが指
す記憶位置の内容にもとづいて希望する処理を実行し、
受信データに対してこれらの機能を実施し。
チャネル17の内部RAM31の制御ブロックを再初期
設定し、DMA割り込みレジスタ中の割り込みビットを
リセットし、こうして次のDMA転送のためにチャネル
17を付勢する。
設定し、DMA割り込みレジスタ中の割り込みビットを
リセットし、こうして次のDMA転送のためにチャネル
17を付勢する。
バズ・エラーが検出されたときのCI A、 C3のオ
ペレーション これまでの考察では、エラーなしに実行されるDMAオ
ペレーションを扱ってきた。DIAC3は、システム制
御論理回路がエラーを検出したときにDMAサイクルを
処理する手段を備えている。
ペレーション これまでの考察では、エラーなしに実行されるDMAオ
ペレーションを扱ってきた。DIAC3は、システム制
御論理回路がエラーを検出したときにDMAサイクルを
処理する手段を備えている。
「バス・エラー」信号(以下、BERRという)は、シ
ステム制御論理回路が活動化し、DCC34が受は取る
。システム制御論理回路は、DMAオペレーションの実
行中にエラーを検出した場合、BERRを活動化して、
レベル7の割り込みを起こす。プロセッサ5はバイト・
マスターではないので、BERRを見ない。その」二、
DIAC3がBGACKを非活動化してバスの制御権を
放棄するまで、レベル7の割り込みを認識しない。しか
し、これらの状況の下で、DCC34はB E RRを
監視しており、その反応は、DMAサイクルのタイプと
BERRが発生する時間によって決まる。
ステム制御論理回路が活動化し、DCC34が受は取る
。システム制御論理回路は、DMAオペレーションの実
行中にエラーを検出した場合、BERRを活動化して、
レベル7の割り込みを起こす。プロセッサ5はバイト・
マスターではないので、BERRを見ない。その」二、
DIAC3がBGACKを非活動化してバスの制御権を
放棄するまで、レベル7の割り込みを認識しない。しか
し、これらの状況の下で、DCC34はB E RRを
監視しており、その反応は、DMAサイクルのタイプと
BERRが発生する時間によって決まる。
DCC34が送信オペレーションを実行中であり、RA
M6を読み取ったがまだそれをUSART2のチャネル
の送(iバッファに書き込んでない間にB E RRが
検出された場合、DCC34はRAM6の選択を外し、
チャネルにへのデータの書き込みは行わない。U S
A RT 2チヤネルの送信バッファへの書き込みオペ
レーション中にBERRが検出された場合、DCC34
は通常の形でサイクルを終了する。
M6を読み取ったがまだそれをUSART2のチャネル
の送(iバッファに書き込んでない間にB E RRが
検出された場合、DCC34はRAM6の選択を外し、
チャネルにへのデータの書き込みは行わない。U S
A RT 2チヤネルの送信バッファへの書き込みオペ
レーション中にBERRが検出された場合、DCC34
は通常の形でサイクルを終了する。
DCC34が受信オペレーションを実行中で。
RAM6への書き込みオペレーションが始まる前にBE
RRが検出された場合、DCC34はUSART2チャ
ネルの読み取りを中止し、データをRAMバッファ領域
に書き込まずにサイクルを終了する。RAMIJ’き込
みオペレーションの実行中にBERRが検出された場合
1通常の形でサイクルが終了する。
RRが検出された場合、DCC34はUSART2チャ
ネルの読み取りを中止し、データをRAMバッファ領域
に書き込まずにサイクルを終了する。RAMIJ’き込
みオペレーションの実行中にBERRが検出された場合
1通常の形でサイクルが終了する。
いずれにせよ、DCC34はBERRが非活動化される
までそのrDMA停止」状態に戻らず、待機中の次のD
MAサイクルの実行を防止する。
までそのrDMA停止」状態に戻らず、待機中の次のD
MAサイクルの実行を防止する。
BERRが一度非活動化されると、通常のオペレーショ
ンが開始できる。良好な実施例では、エラーが検出され
たとき、原因を特定しもし可能なら回復することを試み
る必要がある。診断の助けとして、エラーが発生したと
きマシンの状態をできるだけ保存するように試みる。D
IAC3は、rDMΔ滅勢」減勢が活動化したときに、
その状態を保存する手段を備えている。この信号は、エ
ラーが検出されたときシステム制御論理回路が励振し、
システムが回復するまでアクティブである。
ンが開始できる。良好な実施例では、エラーが検出され
たとき、原因を特定しもし可能なら回復することを試み
る必要がある。診断の助けとして、エラーが発生したと
きマシンの状態をできるだけ保存するように試みる。D
IAC3は、rDMΔ滅勢」減勢が活動化したときに、
その状態を保存する手段を備えている。この信号は、エ
ラーが検出されたときシステム制御論理回路が励振し、
システムが回復するまでアクティブである。
この信号は、DMA要求アービタ30が受は取るが、す
べてのDMA要求を有効にマスクする。これで待機中の
すべてのDMA要求が非活動化され、DIAC3を要求
抽出モードに保つことによって。
べてのDMA要求を有効にマスクする。これで待機中の
すべてのDMA要求が非活動化され、DIAC3を要求
抽出モードに保つことによって。
次のDMAサイクルの実行が防止される。あるDMAサ
イクル中にエラーが検出された場合、プロセッサ5は、
適切なメモリマツプ式入出力オペレーションでDMAバ
ス・マスター・レジスタ59に間合せて、サービスを受
けていたチャネルを決定することができる。さらに、プ
ロセッサ5は、チャネルのIDを決定した後、次の分析
のために起点アドレス/宛先アドレスおよびバイト・カ
ウントを決定することができる。DMA減勢信号が一度
システム制御論理回路によって非活動化されると、DM
Aサービスを開始することができる。
イクル中にエラーが検出された場合、プロセッサ5は、
適切なメモリマツプ式入出力オペレーションでDMAバ
ス・マスター・レジスタ59に間合せて、サービスを受
けていたチャネルを決定することができる。さらに、プ
ロセッサ5は、チャネルのIDを決定した後、次の分析
のために起点アドレス/宛先アドレスおよびバイト・カ
ウントを決定することができる。DMA減勢信号が一度
システム制御論理回路によって非活動化されると、DM
Aサービスを開始することができる。
オペレーションのまとめ
以上に説明したアーキテクチャは、システム環境がシス
テム・プログラムの選択したパラメータで規定され最適
の形で通信チャネルがサービスされる汎用インターフェ
ースを提供する。かかるインターフェースを充たすため
通信チャネル装置に必要な要件はごくわずかである。各
チャネルには。
テム・プログラムの選択したパラメータで規定され最適
の形で通信チャネルがサービスされる汎用インターフェ
ースを提供する。かかるインターフェースを充たすため
通信チャネル装置に必要な要件はごくわずかである。各
チャネルには。
データ転−送を要求するとき活動化し転送が行われると
非活動化する専用の要求線が設けられている。
非活動化する専用の要求線が設けられている。
DIAC3は、プロセッサ5によってDIAC3にロー
ドされたプログラム記憶式EFROMのコードによって
適切にプログラミングされており。
ドされたプログラム記憶式EFROMのコードによって
適切にプログラミングされており。
通信チャネルのUSART装置に対して全くトランスペ
アレントに割り込みモードまたはDMAモードのデータ
転送が容易にできる必要なプロトコルを提供する。チャ
ネルが割り込みモードでサービスされるようにプログラ
ミングされている場合、DIAC3は1割り込みプロセ
ッサに調停、割り込み信号、割り込みベクトルおよびデ
ータ転猛肯定応答を供給させて、プロセッサ5に優先順
位最高の要求を出しているチャネルに関するデータ転送
を実行させる。チャネルがDMAモードでサービスされ
るようにプログラミングされている場合、DIAC3の
DMAプロセッサが調停、システム・バス獲得、適切な
タイプのDMA転送を実行し、該当する場合には、また
割り込みを提示し、割り込みベクトルを生成し、プロセ
ッサ5にデータ転送肯定応答を送る。
アレントに割り込みモードまたはDMAモードのデータ
転送が容易にできる必要なプロトコルを提供する。チャ
ネルが割り込みモードでサービスされるようにプログラ
ミングされている場合、DIAC3は1割り込みプロセ
ッサに調停、割り込み信号、割り込みベクトルおよびデ
ータ転猛肯定応答を供給させて、プロセッサ5に優先順
位最高の要求を出しているチャネルに関するデータ転送
を実行させる。チャネルがDMAモードでサービスされ
るようにプログラミングされている場合、DIAC3の
DMAプロセッサが調停、システム・バス獲得、適切な
タイプのDMA転送を実行し、該当する場合には、また
割り込みを提示し、割り込みベクトルを生成し、プロセ
ッサ5にデータ転送肯定応答を送る。
DIAC3のアーキテクチャの重要な特徴は、複数のD
MA転送ができること、およびICC33およびDCC
34がパイプライン・アーキテクチャをもつことである
。このアーキテクチャのもと、多数のチャネルの制御ブ
ロック域を記憶するための内部RAMがあれば、多重ポ
ート通信アダプタは本実施例では20本のチャネルにサ
ービスすることができる。これは内部RAMのサイズで
制限されるだけである。したがって20本以上の多数の
チャネルをサービスすることはもちろん可能であり、し
かも、そのような多重チャネル用のDMAコントローラ
を単一チップ上に実現することができる。従来のマシン
だと、RAM用の起点アドレス/宛先アドレス・ポイン
タおよび各チャネル用のデータ・バイト転送カウントは
、専用レジスタに記憶される。これらのレジスタは、か
なりのチップ面積を占有するので、所与のDMAコント
ローラチップの場合、僅かなチャネルしかDMA方式で
サービスできない。しかしながらRAMは、チップ面積
の点からみるとずっと効率的な情報記憶手段であるが、
データ・アクセス時間の点からいうと、効率は劣る。内
部サイクル制御装置33を備えたDIAC3のDMAプ
ロセッサのパイプライン式アーキテクチャにすると、上
述のようにシステム・パフォーマンスに対する内部RA
M31のアクセス遅延時間の影響はほとんどなくなる。
MA転送ができること、およびICC33およびDCC
34がパイプライン・アーキテクチャをもつことである
。このアーキテクチャのもと、多数のチャネルの制御ブ
ロック域を記憶するための内部RAMがあれば、多重ポ
ート通信アダプタは本実施例では20本のチャネルにサ
ービスすることができる。これは内部RAMのサイズで
制限されるだけである。したがって20本以上の多数の
チャネルをサービスすることはもちろん可能であり、し
かも、そのような多重チャネル用のDMAコントローラ
を単一チップ上に実現することができる。従来のマシン
だと、RAM用の起点アドレス/宛先アドレス・ポイン
タおよび各チャネル用のデータ・バイト転送カウントは
、専用レジスタに記憶される。これらのレジスタは、か
なりのチップ面積を占有するので、所与のDMAコント
ローラチップの場合、僅かなチャネルしかDMA方式で
サービスできない。しかしながらRAMは、チップ面積
の点からみるとずっと効率的な情報記憶手段であるが、
データ・アクセス時間の点からいうと、効率は劣る。内
部サイクル制御装置33を備えたDIAC3のDMAプ
ロセッサのパイプライン式アーキテクチャにすると、上
述のようにシステム・パフォーマンスに対する内部RA
M31のアクセス遅延時間の影響はほとんどなくなる。
このアーキテクチャのもう一つの重要な特徴は、システ
ム・パフォーマンスを最大にするためのDMAプロセッ
サの設計の仕方である。まず、システム・バスの制御に
対する要求は、調停が終了し内部サイクル制御装置33
がサービスを受けるチャネルに関する起点アドレス・フ
ィールドおよび宛先アドレス・フィールドをアクセスす
るまでは提示されない。したがって、システム・バスの
制御権がDMAコントローラに戻されたとき直ちにり
M Aサイクルが開始でき、そのDMAプロセスに関す
る限り内部RAMのアクセス時間はない。
ム・パフォーマンスを最大にするためのDMAプロセッ
サの設計の仕方である。まず、システム・バスの制御に
対する要求は、調停が終了し内部サイクル制御装置33
がサービスを受けるチャネルに関する起点アドレス・フ
ィールドおよび宛先アドレス・フィールドをアクセスす
るまでは提示されない。したがって、システム・バスの
制御権がDMAコントローラに戻されたとき直ちにり
M Aサイクルが開始でき、そのDMAプロセスに関す
る限り内部RAMのアクセス時間はない。
第2に、内部サイクル制御装置33とDMAサイクル制
御装置34が同時に動作するので、DMA転送時間中に
必要な内部処理が実行できる。チャネルの制御ブロック
の更新、優先順位が次に高いチャネルに対する再調停、
およびチャネルの制御ブロックへのアクセスは、すべて
内部サイクル制御袋h233で処理されるDMA転送中
に行われる。
御装置34が同時に動作するので、DMA転送時間中に
必要な内部処理が実行できる。チャネルの制御ブロック
の更新、優先順位が次に高いチャネルに対する再調停、
およびチャネルの制御ブロックへのアクセスは、すべて
内部サイクル制御袋h233で処理されるDMA転送中
に行われる。
オペレーションが逐次的に行われるとすると、DIAC
3のDMA能力の全体的スループットは落ちる。
3のDMA能力の全体的スループットは落ちる。
DI八へ3の設計でシステム・パフォーマンスを最大に
するために試みられているもう一つの新規な態様は、ウ
ィンドウ・タイマ54の使用である。DIAC3は、D
MAバス許可肯定応答信号がアクティブな時間中(バス
・マスター権がある間)に、複数のDMA転送を個別的
単独転送よりもずっと効率的に実行することができる。
するために試みられているもう一つの新規な態様は、ウ
ィンドウ・タイマ54の使用である。DIAC3は、D
MAバス許可肯定応答信号がアクティブな時間中(バス
・マスター権がある間)に、複数のDMA転送を個別的
単独転送よりもずっと効率的に実行することができる。
というのは、バスの初期制御権を獲得するのに必要なバ
ス獲得プロトコルを実行せずに、連続して転送を実行で
きるからである。DIAC3は、既にシステム・バスの
制御権を獲得しているので、DMAバス許可肯定応答信
号が非活動化されるまで、制御権を保持することができ
る。内部サイクル制御装置33のオペレーションがパイ
プライン式になっているため、再調停、および制御ブロ
ックへのアクセスを待たずにそれが行える。ウィンドウ
・タイマによって、要求抽出期間中に複数のDMA要求
が待機する確率が高まり、したがってl)MA転送オペ
レーションの全体的効率が肖らに上がる。
ス獲得プロトコルを実行せずに、連続して転送を実行で
きるからである。DIAC3は、既にシステム・バスの
制御権を獲得しているので、DMAバス許可肯定応答信
号が非活動化されるまで、制御権を保持することができ
る。内部サイクル制御装置33のオペレーションがパイ
プライン式になっているため、再調停、および制御ブロ
ックへのアクセスを待たずにそれが行える。ウィンドウ
・タイマによって、要求抽出期間中に複数のDMA要求
が待機する確率が高まり、したがってl)MA転送オペ
レーションの全体的効率が肖らに上がる。
D5.ライン速度およびパリティ規約の検出非同期式ま
たは同期式のディジタル・データ・ストリームのボーレ
ートおよびパリティ規約を検出するための機構を第13
図に示した。
たは同期式のディジタル・データ・ストリームのボーレ
ートおよびパリティ規約を検出するための機構を第13
図に示した。
ポート・インターフェース制御装置10とUSART2
の各組み合わせは、各ポートごとに遷移検出ネットワー
ク80を含んでいる。遷移検出ネットワーク80は、受
信線についてそれがOから1または1からOへ変わった
かどうかを監視し。
の各組み合わせは、各ポートごとに遷移検出ネットワー
ク80を含んでいる。遷移検出ネットワーク80は、受
信線についてそれがOから1または1からOへ変わった
かどうかを監視し。
この2進状態の変化が起こると、その変化を知らせる。
これが、ボー1−・インターフェース制御装置10から
割り込み制御論理4に向う第3図のレベル5割り込み要
求線のソースである。ポート・インターフェース制御装
置1oの内部に、各ポートからの割り込みの現ステータ
スおよび履歴ステータスを維持するための割り込みステ
ータスレジスタがある。割り込みステータス・レジスタ
81は、第13図に示すように、ポート・インターフェ
ース制御装置の一部である。
割り込み制御論理4に向う第3図のレベル5割り込み要
求線のソースである。ポート・インターフェース制御装
置1oの内部に、各ポートからの割り込みの現ステータ
スおよび履歴ステータスを維持するための割り込みステ
ータスレジスタがある。割り込みステータス・レジスタ
81は、第13図に示すように、ポート・インターフェ
ース制御装置の一部である。
割り込みビットが、ポート・インターフェース制御装置
10の割り込みステータスレジスタ81中でセットされ
る。遷移が検出されたとき、またはメモリマツプ式入出
力オペレーションがプロセッサ5によって出されたとき
、このレジスタ中においてビットがセットされる。それ
らのビットは、システム・リセット、メモリマツプ式入
出力書き込みオペレーション、または前述のマスク下で
のメモリマツプ式入出カリセットによってセットできる
。割り込みベクトル処理装置82は、ベクトル生成部を
含んでおり、それが各チャネルに対する一意的なベクト
ル値を生成して、プロセッサ5を、優先順位が最高のデ
ータ遷移割り込みをサービスするための適切なメモリの
位置に向ける。これらのベクトル値は、データ・バスに
出される。
10の割り込みステータスレジスタ81中でセットされ
る。遷移が検出されたとき、またはメモリマツプ式入出
力オペレーションがプロセッサ5によって出されたとき
、このレジスタ中においてビットがセットされる。それ
らのビットは、システム・リセット、メモリマツプ式入
出力書き込みオペレーション、または前述のマスク下で
のメモリマツプ式入出カリセットによってセットできる
。割り込みベクトル処理装置82は、ベクトル生成部を
含んでおり、それが各チャネルに対する一意的なベクト
ル値を生成して、プロセッサ5を、優先順位が最高のデ
ータ遷移割り込みをサービスするための適切なメモリの
位置に向ける。これらのベクトル値は、データ・バスに
出される。
第3図に示すようにデータ遷移に関するレベル5の割り
込みが第4図の割り込み制御論理4およびプロセッサ5
に出される。第131i!!Iでは割り込み制御論理と
プロセッサは単一ブロックとして示しである。所与のポ
ートでのデータ遷移間の経過時間を測定するために、自
由走行“タイマすなわちプログラム記憶式のタイマ13
がシステム制御論理回路中に設けられている。このタイ
マ13は連続して走行し、レベル5のデータ遷移割り込
みが発生するとプロセッサ5に読み取られる。所与のポ
ートでデータ遷移が起こる毎に割り込みがかけられるの
で、優先順位最高のポートが一連の割り込み、を逐次的
にプロセッサ5にうまく提示することができる。割り込
みのたびにタイマ13のカウントが読み取られ、記憶さ
れる。あるキャラクタの全体を受は取ると、データ遷移
間の時間間隔はそのポートで使われるボーレートとパリ
ティ規約を表わすことになる。
込みが第4図の割り込み制御論理4およびプロセッサ5
に出される。第131i!!Iでは割り込み制御論理と
プロセッサは単一ブロックとして示しである。所与のポ
ートでのデータ遷移間の経過時間を測定するために、自
由走行“タイマすなわちプログラム記憶式のタイマ13
がシステム制御論理回路中に設けられている。このタイ
マ13は連続して走行し、レベル5のデータ遷移割り込
みが発生するとプロセッサ5に読み取られる。所与のポ
ートでデータ遷移が起こる毎に割り込みがかけられるの
で、優先順位最高のポートが一連の割り込み、を逐次的
にプロセッサ5にうまく提示することができる。割り込
みのたびにタイマ13のカウントが読み取られ、記憶さ
れる。あるキャラクタの全体を受は取ると、データ遷移
間の時間間隔はそのポートで使われるボーレートとパリ
ティ規約を表わすことになる。
この機構は種々のボーレートを有するモデムをサポート
する場合に要求されるものである。多重速度モデムは今
やあたりまえのものとなっている。
する場合に要求されるものである。多重速度モデムは今
やあたりまえのものとなっている。
異なるボーレートを有する遠隔モデムは所与のポート1
でローカルに接続されたモデムをダイヤル呼出しするか
もしれないので、遠隔モデムのボーレートおよびパリテ
ィ規約を判断するのに何らかの手段が必要である。従来
単一のポート群に対して行われてきたように、これは受
信信号により決定することができる。リンクが確立され
ると、遠隔モデムから所定のキャラクタが送られてくる
。
でローカルに接続されたモデムをダイヤル呼出しするか
もしれないので、遠隔モデムのボーレートおよびパリテ
ィ規約を判断するのに何らかの手段が必要である。従来
単一のポート群に対して行われてきたように、これは受
信信号により決定することができる。リンクが確立され
ると、遠隔モデムから所定のキャラクタが送られてくる
。
このキャラクタはボーレートとパリティ規約を識別する
ためのものである。その遷移の合計数を使つてパリティ
を表わす。一方、遷移間の経過時間でライン速度をみる
。適切な処理アルゴリズムで実際のライン速度を算定す
る。所定のキャラクタを使用するのは、それが通信リン
クを介して直列的に伝送された場合に決まった数の遷移
を有するからである。受信の際、各遷移ごとにタイマ1
3で現在時刻をみてこれを記録する。そのキャラクタの
全体が受信されると、プロセッサ5は既知のアルゴリズ
ムを使ってボーレートおよびパリティ規約を有効に判定
することができる。
ためのものである。その遷移の合計数を使つてパリティ
を表わす。一方、遷移間の経過時間でライン速度をみる
。適切な処理アルゴリズムで実際のライン速度を算定す
る。所定のキャラクタを使用するのは、それが通信リン
クを介して直列的に伝送された場合に決まった数の遷移
を有するからである。受信の際、各遷移ごとにタイマ1
3で現在時刻をみてこれを記録する。そのキャラクタの
全体が受信されると、プロセッサ5は既知のアルゴリズ
ムを使ってボーレートおよびパリティ規約を有効に判定
することができる。
以上に考察したように、遷移が発生すると、10本(受
信専用)の割り込み要求線のうちの1本に割り込みが発
生する。その割り込みがサービスされると、そのとき割
り込みを要求している優先順位最高のチャネルを識別す
る一意的なベクトル値が、前述の如くプロセッサ5に提
示される1割り込みサービス中、割り込みはポートの識
別番号によって分類され1時間が記録され、オフライン
処理のためにメモリに記憶される。次にその後の遷移の
検出に影響を与えないように1割り込みがリセットされ
る。所与のポートに対するすべての遷移を受は取ると、
プロセッサ5は、そのポートで使う有効なボーレートと
パリティ規約を決定する。こうしてチャネルが識別され
ると1通常のデータ・トラヒックに進むため、遷移検出
機能が減勢される。
信専用)の割り込み要求線のうちの1本に割り込みが発
生する。その割り込みがサービスされると、そのとき割
り込みを要求している優先順位最高のチャネルを識別す
る一意的なベクトル値が、前述の如くプロセッサ5に提
示される1割り込みサービス中、割り込みはポートの識
別番号によって分類され1時間が記録され、オフライン
処理のためにメモリに記憶される。次にその後の遷移の
検出に影響を与えないように1割り込みがリセットされ
る。所与のポートに対するすべての遷移を受は取ると、
プロセッサ5は、そのポートで使う有効なボーレートと
パリティ規約を決定する。こうしてチャネルが識別され
ると1通常のデータ・トラヒックに進むため、遷移検出
機能が減勢される。
第13図において、有効は遷移の検出は、各チャネルに
対する受信データ遷移入力によって行われる。この検出
を行う遷移検出ネットワークは、遷移があったかどうか
を判断するため、単一受信データ入力の状態を監視する
。遷移とは、先に定義したように、受信データの状態が
論理1から論理Oにまたはその逆に変化することである
。かかる遷移が検出されると、「割り込みセット」信号
が瞬間パルスとして活動化される。割り込みステータス
・レジスタ81と割り込みステータス保持レジスタ83
は第13図に示しである8割り込みステータス・レジス
タ81は、遷移が発生するとき、すべてのチャネルから
遷移を集める。割り込みセット入力は、先に説明したよ
うにこのレジス夕内部の個別ビット位置を制約するのに
使用される。「割り込みセット」信号が活動化されると
。
対する受信データ遷移入力によって行われる。この検出
を行う遷移検出ネットワークは、遷移があったかどうか
を判断するため、単一受信データ入力の状態を監視する
。遷移とは、先に定義したように、受信データの状態が
論理1から論理Oにまたはその逆に変化することである
。かかる遷移が検出されると、「割り込みセット」信号
が瞬間パルスとして活動化される。割り込みステータス
・レジスタ81と割り込みステータス保持レジスタ83
は第13図に示しである8割り込みステータス・レジス
タ81は、遷移が発生するとき、すべてのチャネルから
遷移を集める。割り込みセット入力は、先に説明したよ
うにこのレジス夕内部の個別ビット位置を制約するのに
使用される。「割り込みセット」信号が活動化されると
。
あるビットがセットされる。次に各ビットはマスクの下
で個別的にリセットされ、または前述の如く一般的なシ
ステム・リセット中にリセットされる。マスク下でのリ
セットは上述のように所期の割り込みステータス・レジ
スタに対して割り当てられたアドレス空間を選択し、適
切な制御信号とデータを活動化することによって実施さ
れる。複数のチャネルが非同期的に働くので、残りのビ
ット位置に影響を与えずに個々のビット位置を選択しリ
セットする手段を設ける必要がある。これは、上記のよ
うに、マスク下でのリセットを使って。
で個別的にリセットされ、または前述の如く一般的なシ
ステム・リセット中にリセットされる。マスク下でのリ
セットは上述のように所期の割り込みステータス・レジ
スタに対して割り当てられたアドレス空間を選択し、適
切な制御信号とデータを活動化することによって実施さ
れる。複数のチャネルが非同期的に働くので、残りのビ
ット位置に影響を与えずに個々のビット位置を選択しリ
セットする手段を設ける必要がある。これは、上記のよ
うに、マスク下でのリセットを使って。
残りのチャネルでの新しい遷移の発生を検出しながら、
同時に個々のチャネルをリセットできる能力によって実
現できる。
同時に個々のチャネルをリセットできる能力によって実
現できる。
割り込みステータス・レジスタ81は、メモリマツプ式
入出力読み取りサイクルまたは割り込み肯定応答サイク
ル以外の間に1割り込みステータス入力レジスタによっ
て絶えず更新される(これらのサイクル中では、プロセ
ッサ5への正確なデータ転送を確保するため、データが
レジスタ81内部で安定なことが必要である)読み取り
サイクルまたは肯定応答サイクルが終了すると、割り込
みステータス・レジスタ81は更新プロセスを再開する
。そのため残りのチャネルで非同期的に発生する割り込
みについての検出は、既に検出された割り込みに対する
読み取りサイクルまたは肯定応答サイクルの実行と同時
に行われる。割り込みステータス保持レジスタへの書き
込みは、機能テストのためメモリマツプ式入出力オペレ
ーションで行うことができる。
入出力読み取りサイクルまたは割り込み肯定応答サイク
ル以外の間に1割り込みステータス入力レジスタによっ
て絶えず更新される(これらのサイクル中では、プロセ
ッサ5への正確なデータ転送を確保するため、データが
レジスタ81内部で安定なことが必要である)読み取り
サイクルまたは肯定応答サイクルが終了すると、割り込
みステータス・レジスタ81は更新プロセスを再開する
。そのため残りのチャネルで非同期的に発生する割り込
みについての検出は、既に検出された割り込みに対する
読み取りサイクルまたは肯定応答サイクルの実行と同時
に行われる。割り込みステータス保持レジスタへの書き
込みは、機能テストのためメモリマツプ式入出力オペレ
ーションで行うことができる。
ポート・インターフェース制御装置10のオペレーショ
ンの説明の際に詳しく述べたように、割り込みの提示は
、割り込みベクトル処理装置82のベクトル生成機能お
よび割り込み制御機能によって制御される。チャネルが
付勢されると、割り込みステータス・レジスタ81内部
で遷移がラッチされ、その結果レベル5の割り込み信号
の活動化によってプロセッサ5に提示される。この信号
が、遷移を検出しているすべてのチャネルの結果とOR
される。割り込み信号の活動化によって。
ンの説明の際に詳しく述べたように、割り込みの提示は
、割り込みベクトル処理装置82のベクトル生成機能お
よび割り込み制御機能によって制御される。チャネルが
付勢されると、割り込みステータス・レジスタ81内部
で遷移がラッチされ、その結果レベル5の割り込み信号
の活動化によってプロセッサ5に提示される。この信号
が、遷移を検出しているすべてのチャネルの結果とOR
される。割り込み信号の活動化によって。
現在存在する最高の優先順位をもつ要求を出しているポ
ートについて、先に説明したように一意的なベクトルが
生成される。割り込み肯定応答信号がプロセッサ5から
割り込み制御ネットワーク82に提示されると、割り込
みベクトル処理装置l!82は、データ・バス上でプロ
セッサ5にベクトルを提示する。このベクトルはデータ
遷移を検出している優先順位が最高のチャネルを表す。
ートについて、先に説明したように一意的なベクトルが
生成される。割り込み肯定応答信号がプロセッサ5から
割り込み制御ネットワーク82に提示されると、割り込
みベクトル処理装置l!82は、データ・バス上でプロ
セッサ5にベクトルを提示する。このベクトルはデータ
遷移を検出している優先順位が最高のチャネルを表す。
割り込み中のポートが識別されると、プロセッサ5はタ
イマ13を読み取って、前の個々の遷移時間その他を確
定する。プロセッサ5は、次にマスク下リセット・コマ
ンドを出して、レジスタ81中の各割り込みステータス
・ビットをリセットする。各チャネルで発生するその後
の割り込みについて。
イマ13を読み取って、前の個々の遷移時間その他を確
定する。プロセッサ5は、次にマスク下リセット・コマ
ンドを出して、レジスタ81中の各割り込みステータス
・ビットをリセットする。各チャネルで発生するその後
の割り込みについて。
このプロシージャ全体が繰り返され、それぞれのベクト
ル識別コードに応じて結果が別々に記憶される。最初の
既知のキャラクタの全望を知るに充分な完全な1組の遷
移を受は取ると、プロセッサ5はそのポートに関するパ
リティおよびボーレートの検出結果をアクセスすること
ができる。
ル識別コードに応じて結果が別々に記憶される。最初の
既知のキャラクタの全望を知るに充分な完全な1組の遷
移を受は取ると、プロセッサ5はそのポートに関するパ
リティおよびボーレートの検出結果をアクセスすること
ができる。
以上、本発明をその良好な実施例にもとづいて説明して
きたが、当業者には自明の如く、本発明の精神と範囲か
ら外れることなく、マイクロプロセッサ、USART、
記憶モジュールなど各種のコンポーネント機能ブロック
について様々な逸脱や変更を加えることができる。
きたが、当業者には自明の如く、本発明の精神と範囲か
ら外れることなく、マイクロプロセッサ、USART、
記憶モジュールなど各種のコンポーネント機能ブロック
について様々な逸脱や変更を加えることができる。
E0発明のの効果
以上説明したように本発明によれば、無走査式(scn
nless)の通信コントローラと、多重ポート通信ア
ダプタとの間に通信コントローラへのアクセスを管理し
これらを相互に接続するインターフェース手段を設けた
ことにより、従来に比べて融通性の高いポート拡張方式
を提供することができる。
nless)の通信コントローラと、多重ポート通信ア
ダプタとの間に通信コントローラへのアクセスを管理し
これらを相互に接続するインターフェース手段を設けた
ことにより、従来に比べて融通性の高いポート拡張方式
を提供することができる。
第1図は第1A図および第1B図のつながりを示す図、
第1A図および第1B図は本発明の実施例の多重ポート
通信システムを示す図、第2図は多重ポート通信アダプ
タにおけるシステム制御論理回路の一部を示す図、第3
図はポートインターフェース制御装置10およびUSA
RT2に関スる主要な信号線を示す図、第4図は第4A
図および第4B図のつながりを示す図、第4A図および
第4B図は多重ポート通信アダプタを示す図、第5図は
DIAC3,ポートインターフェース制御装置10.お
よびUSART2の接続の様子を示す図、第6図は第6
A図ないし第6D図のつながりを示す図、第6A図ない
し第6D図はDIAC3の構成を示す図、第7図は第7
Aおよび第7B図のつながりを示す図、第7A図、第7
B図は第6図中のDMA要求アービタ30の主要な構成
を示す図、第8図は第6図中のICC33の構成を示す
図、第9図は第6図中の内部RAM31の構成を示す図
、第10図は第6図中のDCC34の構成を示す図、第
11図は第6図中のDMA割込み制御論理35の構成を
示す図、第12図は第6図中の割込み要求アービタ36
および割込み制御部37の構成を示す図、第13図は通
信速度およびプロトコルを判断するための機構を示す図
、第14、図は第1図中のインターフェース制御論理1
5の主要な構成を示す図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −(外1名) 第1A図 システム卸A色論理回路の一部 に背n 閘オ #: −トインターフェースMゴLh・よひ゛USAR
信号r−泉第4A図 多!Lボ斗逼倦アVプク 第4図 第6B図 第6C図 j1¥6D図 DCC34(71蹟成 第10図 第11図
第1A図および第1B図は本発明の実施例の多重ポート
通信システムを示す図、第2図は多重ポート通信アダプ
タにおけるシステム制御論理回路の一部を示す図、第3
図はポートインターフェース制御装置10およびUSA
RT2に関スる主要な信号線を示す図、第4図は第4A
図および第4B図のつながりを示す図、第4A図および
第4B図は多重ポート通信アダプタを示す図、第5図は
DIAC3,ポートインターフェース制御装置10.お
よびUSART2の接続の様子を示す図、第6図は第6
A図ないし第6D図のつながりを示す図、第6A図ない
し第6D図はDIAC3の構成を示す図、第7図は第7
Aおよび第7B図のつながりを示す図、第7A図、第7
B図は第6図中のDMA要求アービタ30の主要な構成
を示す図、第8図は第6図中のICC33の構成を示す
図、第9図は第6図中の内部RAM31の構成を示す図
、第10図は第6図中のDCC34の構成を示す図、第
11図は第6図中のDMA割込み制御論理35の構成を
示す図、第12図は第6図中の割込み要求アービタ36
および割込み制御部37の構成を示す図、第13図は通
信速度およびプロトコルを判断するための機構を示す図
、第14、図は第1図中のインターフェース制御論理1
5の主要な構成を示す図である。 出願人 インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人 弁理士 頓 宮 孝 −(外1名) 第1A図 システム卸A色論理回路の一部 に背n 閘オ #: −トインターフェースMゴLh・よひ゛USAR
信号r−泉第4A図 多!Lボ斗逼倦アVプク 第4図 第6B図 第6C図 j1¥6D図 DCC34(71蹟成 第10図 第11図
Claims (2)
- (1)(a)第1システムバスを有し、複数のポートを
サービスする多重ポート通信装置と、 (b)第2システムバス及び少なくとも1つのポートを
有する通信コントローラと、 (c)上記多重ポート通信装置と上記通信コントローラ
とに接続され、上記多重ポート通信装置においてサービ
スを必要とする任意のポートのため上記通信コントロー
ラのポートへのアクセスを要求する相互接続制御手段と
、を有し、該相互接続制御手段に、上記通信コントロー
ラのポートへのアクセスが許可されたことに応答して信
号を上記第1システムバスから第2システムバスに連絡
する手段を設けたことを特徴とする多重ポート通信シス
テム。 - (2)(a)複数の端末に接続することのできる複数の
通信リンクと、 (b)第1のプロセッサと、第1のシステムバスと、第
1のメモリと、サービスを要求する上記複数の通信リン
クの中から優先順位最高のものを選んで上記第1のプロ
セッサによりその通信リンクをサービスさせる要求処理
装置とを具備し、上記通信リンクの各々を介して上記複
数の端末との間でデータの通信を行う多重ポート通信装
置と、 (c)第2のプロセッサと、第2のシステムバスと、入
出力ポートとを具備する通信コントローラと、 (d)上記通信コントローラのプロトコルに整合するよ
うに変換されたプロトコルにより、上記第1のシステム
バスを介して上記第1のメモリから上記第2のシステム
バスへ情報を送る相互接続手段と、 より成ることを特徴とする多重ポート通信システム。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US06/744,850 US4837677A (en) | 1985-06-14 | 1985-06-14 | Multiple port service expansion adapter for a communications controller |
US744850 | 1996-11-07 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61288246A true JPS61288246A (ja) | 1986-12-18 |
JPH0435782B2 JPH0435782B2 (ja) | 1992-06-12 |
Family
ID=24994210
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61136401A Granted JPS61288246A (ja) | 1985-06-14 | 1986-06-13 | 多重ポ−ト通信システム |
Country Status (7)
Country | Link |
---|---|
US (1) | US4837677A (ja) |
EP (1) | EP0205007B1 (ja) |
JP (1) | JPS61288246A (ja) |
BR (1) | BR8602559A (ja) |
CA (1) | CA1251572A (ja) |
DE (1) | DE3650036T2 (ja) |
IL (1) | IL78766A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01157150A (ja) * | 1987-08-05 | 1989-06-20 | Cirrus Logic Inc | マルチチャンネルデータ通信制御器 |
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