JPS61288246A - 多重ポ−ト通信システム - Google Patents

多重ポ−ト通信システム

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JPS61288246A
JPS61288246A JP61136401A JP13640186A JPS61288246A JP S61288246 A JPS61288246 A JP S61288246A JP 61136401 A JP61136401 A JP 61136401A JP 13640186 A JP13640186 A JP 13640186A JP S61288246 A JPS61288246 A JP S61288246A
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    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
    • G06F13/14—Handling requests for interconnection or transfer
    • G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
    • G06F13/32—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer
    • G06F13/34—Handling requests for interconnection or transfer for access to input/output bus using combination of interrupt and burst mode transfer with priority control

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明は、複数のポートをサービスするための多面ポー
ト通信装置の機能さらに拡張する技術に関する。
Ｂ、従来技術および問題点 プロセッサおよびシステムバスを用いた通信装置は多数
存在する。ＩＢＭモデル３７０５通信制御装置およびＩ
ＢＭモデル３７１０通信制御装置はその例である。同様
にポート拡張装置が存在する。しかしながらこれらのポ
ート拡張装置は主に“ファンアウト”式のものである。
すなわち、これらは単一の出力ポートから複数のポート
へ共通の多重点駆動の信号を供給するものである。した
がって、拡張出力のところに接続された全てのポートは
同じ信号をみることとなる。こうした設計思想は高速か
つ一様な構成のネットワークには有効であるが、多様な
端末のタイプおよび多様な通信プロトコルを用いるよう
なアプリケーションには向かない。というのは、ファン
アウト式の拡張システムのプロトコルの共通性は同じプ
ロトコルを使う端末にしか適合しないからである。
通信制御装置とそれに接続された通信ポートまたはライ
ンとの間のインターフェースに用いられるプロトコルコ
ンバータおよびアダプタも非常に多い。そのような装置
は、通常、１つのプロトコルまたはフォーマットから別
のものへ単に変換すること、および通信制御装置との特
定の接続をなすことのために専用に用いられている。こ
のような接続により、ユーザに関する限り通信システム
は、使用される特定の端末のプロトコルおよび通信技術
に対してトランスペアレントとなる。このような装置は
、普通、１つのプロトコルともう１つのプロトコルとの
間の変換しか行わないから、その適用範囲は限られたも
のとなっている。
以上示した如く、従来のポート拡張方式は単一の出力ポ
ートから複数のポートへ共通の多重点駆動信号を供給す
るものであるため、その適用範囲が限られていた。
したがって本発明は、従来に比べて融通性の高いポート
拡張方式を提供することを目的としている。
Ｃ０問題点を解決するための手段 この目的を達成するため、本発明の多重ポート通信シス
テムは、（ａ）第１システムバスを有し。
複数のポートをサービスする多重ポート通信装置と、（
ｂ）第２システムバス及び少なくとも１つのポートを有
する通信コントローラと、（ｃ）上記多重ポート通信装
置と上記通信コントローラとに接続され、上記多重ポー
ト通信装置においてサービスを必要とする任意のポート
のため上記通信コントローラのポートへのアクセスを要
求する相互接続制御手段と、を有し、この相互接続制御
手段に、上記通信コントローラのポートへのアクセスが
許可されたことに応答して信号を上記第１システムバス
から第２システムバスに連絡する手段を設けたことを特
徴としている。
このように、ｍ数のポートをサービスする多重ポート通
信装置と、少なくとも１つのポートを有する通信コント
ローラとの間に相互接続制御手段を設けて１通信コント
ローラへのアクセスを制御することにより、従来の１１
フアンアウト”式のポート拡張方式の融通性を高めるこ
とができる。
以下、本発明のこの作用を実施例と共にさらに詳しく説
明する。
Ｄ、実施例 Ｄｌ、施の はじめに本発明の実施例の概要を述べる。
本実施例の相互接続制御手段の構成は、通信コントロー
ラへのアクセス権獲得に関してＤＭＡモードまたは割込
みモードのいずれのモードでも働くように企図されてい
る。この構成は、多重ポート通信コントローラの任意の
単一のポートにおけるサービスを拡張するための多重ポ
ートサービス拡張アダプタを提供し、さらに、拡張され
合成された多重ポートの各々において個別的にサービス
モードをプログラミングできる能力を提供する。
これは、複数のポートをサービスする多重ポート通信ア
ダプタに接続された個々の端末ごとにプロトコルおよび
通信技術の要件を個別的に適合できるものである。相互
接続制御手段は、通信コントローラのシステムバスへの
アクセスのため多重ポート通信アダプタのプロセッサに
より出された要求を監視する。そのような要求が出され
ると、相互接続制御手段は１通信コントローラのシステ
ムバスへのアクセスのための通信コントローラへの要求
を管理し、その許可に応答して多重ポート通信アダプタ
のシステムバスと通信コントローラのシステムバスとの
相互接続を行う。
以」二の如く、各々マイクロプロセッサを用いる複数の
多重ポート通信アダプタを、相互接続制御手段の機能に
より、多重ポート通信アダプタの１以−１−のポートに
１個ずつ又は複数個接続することができ、これにより、
多くの端末を有するプログラム可能な多重ポート通信ア
ダプタのサービスを通信コントローラの単一のポートで
拡張できる。
この拡張は通信コントローラに対して１−ランスペアレ
ントであり、非常に融通性の高い１′フアンアウト”サ
ービスが提供される。
以下、詳細に説明する前に本発明の幾つかの実施例を簡
単に列挙しておく。
（イ）下記の（ａ）ないしくｇ）を具備する多重ポート
通信システム （ａ）バスを有するプロセッサ （ｂ）上記バスに接続され、ＤＭＡデータ転送要求及び
割込みデータ転送要求を処理する要求処理装置 （ｃ）少なくとも１つのポートインターフェース手段 （ｄ）Ｊｚ記プロセッサ及び上記要求処理装置に接続さ
れた割込み制御手段 （ｃ）上記バスに接続されたメモリ 上記ポートインターフェース手段の各々は信号の送受の
ため通信リンクに接続され、データ転送要求信号を上記
要求処理装置に出す手段を有する。上記要求処理装置は
上記バスを介してデータ及びアドレスを受は取るため上
記プロセッサに接続される６上記要求処理装置は複数の
データ転送要求を調停しその中から優先順位最高のもの
を選択し、該選択された要求に応じて、上記プロセッサ
から受は取ったデータ（このデータはデータ転送要求の
タイプを各ポートごとに定めたものである）に基づきＤ
ＭＡ要求または割込み要求を上記プロセッサに送る。
（ｆ）１つのプロセッサおよびバスを有する通信コント
ローラ （ｇ）多重ポート通信アダプタおよび上記通信コントロ
ーラに接続され、該通信コンＩ−ローラへのアクセスを
要求しそれが許可されたことに応答して上記多重ポート
通信アダプタを上記通信コントローラのバスとの相互接
続を行うインターフェイス制御手段（ロ）下記の（ａ）
ないしくｆ）を具備する多重ポート通信システム （ａ）複数の汎用同期／非同期送受装置（以下Ｕ　Ｓ　
Ａ　ＲＴという） （ｂ）−１を記各ＵＳＡＲＴに接続されているサービス
要求信号手段 （ｃ）上記複数のサービス要求信号手段が接続される要
求処理装置 （ｄ）プロセッサ、メモリ、ならびにデータバスおよび
アドレスバス（要求の優先順位及びそれにより選択され
た要求のタイプに応じて、上記ＵＳＡＲＴ、上記プロセ
ッサ、および上記メモリ間でデータが通信される）（ｅ
）プロセッサならびにアドレスバスおよびデータバスを
有する通信コントローラ （ｆ）上記通信コントローラおよび多重ポート通信アダ
プタに接続され、上記通信コントローラの上記アドレス
バスおよびデータバスへのアクセスを要求しそれが許可
されたことに応答して一ヒ記多重ポート通信アダプタの
」−記アドレスバスおよびデータバスと上記通信コント
ローラの上記アドレスバスおよびデータバスとの相互接
続を行う相互接続制御手段 （ハ）下記の（ａ）ないしくｆ）を具備する多重ポート
通信システム （ａ）プロセッサおよびバスを有する多重ポート通信コ
ントローラ （ｂ）通信プロトコルの変換を遂行するプロセッサを有
する多重ポートプロトコル変換手段 （ｃ）変換命令を記憶するメモリ （ｄ）論理信号のレベルを通信装置のインターフェース
信号のレベルに適合させるための複数のポートインター
フェース装置 （ｃ）」−記ポートインターフェース装置と上記プロセ
ッサとをインターフェースし同時的なデータ転送要求を
調停してその中から優先順位最高のちを選択し、該選択
された優先順位最高のデータ転送要求に対して選択され
る命令を上記プロセッサに遂行させるため該データ転送
要求と適切なメモリロケーションへのポインタとを上記
プロセッサに送る調停手段 （ｆ）多重ポート通信アダプタおよび上記通信コントロ
ーラに接続され、上記通信コントローラのパスへのアク
セスを要求しそれが許可されたことに応答して上記多重
ポート通信アダプタと上記通信コントローラとを相互接
続する相互接続手段 （ニ）下記の（ａ）ないしくｈ）を具備する多重ポート
通信システム （ａ）パスを有する多重通信コントローラ（ｂ）複数の
通信ポートインターフェース装置（ｃ）複数のデータ転
送要求信号手段 （ｄ）データ転送要求に応じて上記通信ポートインター
フェース装置とのデータのやりとりを行うための双方向
のデータバス （Ｑ）データ転送モードを制御するモーデ制御手段 （ｆ）プロセッサと、命令およびデータを記憶するメモ
リ （ｇ）上記プロセッサと上記モード制御手段と上記メモ
リとを相互接続するアドレスバスおよび上記データバス ここに、上記プロセッサは、上記通信ポートインターフ
ェース装置の各々に応じてデータ転送モードを定める一
ヒ記メモリに記憶された上記命令に基づいて初期制御パ
ラメータを上記モード制御手段に供給する。
（ｈ）上記通信コントローラへのアクセスを要求しそれ
が許可されたことに応答して多重ポート通信アダプタと
上記通信コントローラとを相互接続する相互接続手段 ここで以上に示した多重ポート通信システムは次の（ｉ
）および（ｉｆ）から成る通信ライン速度、測定手段を
含む。
（ｉ）ｈ記データバスに接続されたプログラム可能なタ
イマ （ｉｉ　）上記タイマと連絡して、上記複数の通信ポー
トインターフェース装置の任意の１つからの少なくとも
２つの連続するデータ転送要求の間の経過時間を測定す
る手段 ここに、−に記経過時間はその通信ポートインターフェ
ース装置における通信ライン速度を示すものである。
ここで上記要求処理装置はＤＭＡデータ転送手段および
割込みデータ転送手段を含み、上記各通信ポートインタ
ーフェース装置からのデータ転送要求の処理に対しどち
らの手段を適用するかを制御する。
（ホ）下記の（ａ）ないしくｄ）を具備する多重ポート
通信システム （ａ）第１のプロトコルを有する異種の端末に接続でき
る複数の通信リンク （ｂ）（ｉ）第１のプロセッサと（ｉｔ）第１のデータ
バスと（■）第１のアドレスバスと、（ｉｖ）第１のメ
モリと、（ｖ）サービスを要求する上記通信リンクの中
から優先順位最高のものを選んで上記第１のプロセッサ
によりその通信リンクをサービスさせる要求処理装置と
を具備し、上記通信リンクの各々を介して上記第１のプ
ロトコルを有する異種の端末とのデータのやりとりを行
う多重ポート通信アダプタ （ｃ）（ｉ）第２のプロセッサと、（ｉｔ）第２のデー
タベースと、（ｉｉｉ　）第２のアドレズ゛バスと、（
ｔｖ）１以上の他のプロトコルで動作する複数の入出力
ポートとを具備する通信コントローラ （ｄ）上記通信コントローラのプロトコルに整合するよ
う変換されたプロトコルにより、」−記憶１のデータバ
スおよび上記憶１のアドレスバスを介して上記第１のメ
モリから上記第２のデータバスおよび上記第２のアドレ
スバスに情報を送る相互接続手段Ｄ ２．プログラム可能な多重ポートイ、アダプタ本節で説
明する全体的な構成は、プログラム記憶式に調節可能な
プロトコル・アダプタおよびポート・インターフェース
を含む通信コントローラ（以下、［多重ポート通信アダ
プタ」という）である。これは、マイクロプロセッサを
ベースとするマシンであり、プロトコル変換、データブ
ロック化、エラー処理、エラー回復、システム通信制御
等の様々な機能をプログラム記憶式に制御することがで
きるものである。この多重ポート通信アダプタは、複数
のＤＭＡ要求および複数の割り込み要求の競合を調停す
る要求処理装置（以下、「ＤＩＡＣ：Ｊという）を含む
。さらに、この多重ポート通信アダプタにインターフェ
ース制御論理を付加することにより無走査式（ｓｃａｎ
ｌｅｓｓ）の他の通信コントローラを介してホスト・シ
ステムとの相互接続が可能となる。
この多重ポート通信アダプタは、それぞれ送信チャネル
と受信チャネルとを備えた１０個のポート（すなわち合
計２０本のチャネル）に関してポートごとにＤＭＡ要求
および割り込み要求の個別的調停機能を備えている。そ
の他に、送信モードまたは受信モードで同じ１０個のポ
ートおよび２０本のチャネルにＤＭＡ／割り込み要求信
号手段が設けられている。各チャネルに対するキャラク
タサービスモードも、プログラム制御下で選択できる。
これは、プロセッサに割り込むことなく直接メモリ・ア
クセスによって、同期式／非同期式送受信モジュール（
以下、ｒＵＳＡＲＴＪという）の受信バッファと、プロ
グラム記憶式に調節できる多重ポート通信アダプタに含
まれているＲＡＭとの間のキャラクタ転送で可能となる
。別法として、受信または送信されたキャラクタをＤＭ
Ａによって転送することができ、割り込みがプロセッサ
に提示される。もう一つの別法では、ＤＭＡを使わず、
その代りに割り込みがプロセッサに提示され、プロセッ
サが割り込みサービス・ルーチンを呼び出して、所与の
受信側ＵＳＡＲＴまたは送信側ＵＳＡＲＴにＵＳＡＲＴ
のバッファの読取りまたは書込みのためのメモリマツプ
式入出力オペレーションをサービスするようにプロセッ
サに指示する。
このアーキテクチャには融通性があるので、プログラマ
はハードウェア・パフォーマンスが最大になるように各
通信チャネルごとにオペレーションをカストマイズする
ことができる。たとえば、所与のポートを調歩式プロト
コルで動作させる場合、プログラマは、各キャラクタを
受は取ったとき多η（ポート通信アダプタのプロセッサ
が割り込まれる受信モードで所与のそのポートのオペレ
ーションを選択することができる。一方、同じポートの
送信チャネルは、ＤＭＡモードおよび調歩式プロトコル
で動作するようにプログラミングすることができる６す
なわち、チャネルごとにプログラムすることができる。
したがって、プロセッサ中のプログラムによって、受信
した各キャラクタの妥当性、正確さ、パリティなどを検
査することができ、訂正されたアウトバウンド・メツセ
ージは、メツセージ全体が送信されるまでプロセッサに
割り込むことなく直接に送信できる。
もう一つの例として、５ＤＬＣプロトコルでは送受信両
方のチャネルで高速のブロック転送を使用しているので
、５ＤＬＣプロトコルに基づくボー１−を送受信面チャ
ネルに対しＤＭＡモードでサービスすることもできる。
一般に、データ転送手段、すなわち２０本のチャネルの
いずれかを介するプロトコルおよびメモリ・アクセスの
方法は、プログラム記憶式命令によってメモリマツプ式
入出力キャラクタサービス割り込みモードまたは直接メ
モリ・アクセスモードのいずれも選択できる。直接メモ
リ・アクセスモードを選択した場合、さらに、ＤＭＡに
よって転送される各キャラクタに関する割り込みをプロ
セッサに提示すべきかどうかもプログラムで選択できる
。ＤＭＡオペレーションは、ある時間にあるキャラクタ
をＵＳＡＲＴ　（汎用同期／非同期送受信モジュール）
からＲＡＭにまたはメモリからＵＳＡＲＴに転送するよ
うに指示するＤＩＡＣによって制御される。
たとえばＤＭＡモードのオペレーションを呼び出したと
仮定すると、ＵＳＡＲＴはその受信バッファ中においで
あるキャラクタを受は取ったとき、ＤＭＡ受信要求を活
動化し、送信バッファが空のときＤＭＡ送信要求を活動
化する。プログラムがＤＩＡＣ：をどのように構成した
かに応じて、ＤＭＡ要求は、ＤＩＡＣによって、ＤＭＡ
要求、割り込み要求またはその双方の要求として処理さ
れる。
すなわち、各通信ポート上の受信チャネルと送信チャネ
ルは、メモリマツプ式入出力コマンドの実行によって別
のキャラクタまたはキャラクタブロックを転送するよう
プロセッサに合図するために、ＤＭＡデータ転送または
割り込み方式転送を使って動作するように構成できる。
所与のチャネルがＤＭＡモードで動作する場合、そのチ
ャネルに対する起点アドレスとバイト・カウントをセッ
トアツプするようにプログラムを構成する。次にＤＩＡ
Ｃは、受信バイト・カウントがゼロになったとき、また
は送信バイト・カウントがゼロになったとき１割り込み
によってプロセッサにこれを合図する。あるメツセージ
に関するファイルキャラクタの終りを受信すると、上流
のＵＳＡＲＴが割り込みによってプロセッサに、メツセ
ージの送信または受信が完了したことを合図する。デー
タ・ブロックの全体が下流のＵＳＡＲＴで組み立てられ
ると、ＤＭＡプロセッサはプロセッサから通知を受けて
、プロセッサが指定したメモリのバッファ・アドレスか
ら上流送信をスタートする。ＤＩＡＣは、プロセッサか
らのメモリマツプ式入出力オペレーションによってセッ
トアツプされる。
Ｄ２．１．ゲ：づ（徽奥ＩＬα初」■Ｌ（第４図（すな
わち第４Ａ図および第４Ｂ図）に移って１８次に受信チ
ャネル１０本と、送信チャネル１０本からなる２０本ま
でのチャネルからのサービス要求を処理する多重ポート
通信アダプタの構成について説明する。ＤＩＡＣ３は、
ＥＩＡドライバ・レシーバの存するポート１からの２０
本までの送受信チャネルの各々のサービス要求を処理す
る。ポート＃１、ポート＃２等のＥＩＡドライバ・レシ
ーバ対で表される１０個のポートの各々に、受信チャネ
ルと送信チャネルが１本ずつある。複数個のＵＳＡＲＴ
２が、ポート１でＥＩＡドライバ・レシーバに接続され
ている。各ＵＳＡＲＴ２は、２個のポートを処理し、し
たがって２個のドライバ・レシーバ対を処理できる。Ｄ
ＩＡＣ３は後でより詳しく説明するように２０本の各チ
ャネル用に、２４ビツト・アドレス・レジスタと１６ビ
ツト・バイト・カウント・レジスタを備えている。レジ
スタは、後で説明するようにＤＩＡＣ３の内部に含まれ
る局所的なメモリの形をとる。
各チャネルは、制御プログラムによってＤＭＡモードま
たはキャラクタサービス割込みモードで選択的に動作で
きる。ＤＭＡモードでは、所与のＵＳＡＲＴ２とＲＡＭ
６の間でのキャラクタ転送は、ＤＩＡＣ：３の制御下で
行われる。キャラクタサービスモードでは、ＵＳＡＲＴ
とＲＡＭ６の間でのキャラクタ転送は、プロセッサ５で
制御される。プロセッサ５は、どんな形もとれるが、良
好な実施例では、モトローラＭＣ６８０００マイクロプ
ロセツサを使用したので、ここでは実例としてこれを使
うことにする。
初期設定は、システム・リセット機能から始まり１次に
プロセッサ５で動作する制御プログラムを使って、各チ
ャネルのオペレーションをプログラマの選択に応じてＤ
ＭＡモードまたはキャラクタサービス割り込みモードで
初期設定する。　ＤＭＡモードで動作する構成の各チャ
ネルでは、そのチャネルのアドレス・レジスタを起点ア
ドレスにセット・アップし、そのチャネルのバイト・カ
ウント・レジスタにバイト・カウントを与えるために、
制御プログラムをコード化しなければならない。これら
のレジスタは、上記のようにＤＩＡＣ３の内部に含まれ
るＤＩＡＣ３の局所的なメモリの一部分である。これに
ついては、後でより詳しく説明する。
所与のチャネルのバイト・カウント・レジスタが受信オ
ペレーションまたは送信オペレーションでＯまで減分さ
れると、第４図のレベル４割り込み線ＬＶＬ４で示され
るようにレベル４の割り込みがＤＩＡＣ３によって発生
される。次に、プロセッサ５が、レベル４の割り込み肯
定応答サイクルを実行し、割り込み制御論理４にレベル
４割り込み肯定応答信号を出させる。同時に、ＤＩＡＣ
３が割り込み肯定応答信号に応答して、そのバイト・カ
ウントがＯまで増分された特定のチャネルを識別するた
め、システム・データ・バス上に一意的なベクトル値を
置く。これによって、プロセッサ５中の制御プログラム
がＤＩＡＣ３で発生されたベクトル値にもとづいて、特
定のチャネルにサービスできるようになる。このベクト
ル値でＲＡＭｅ中の起点アドレスが識別されるので、各
ポートで所与のタイプのチャネルオペレーションに対し
て、様々な事前プログラム式制御ルーチンおよびサービ
ス・ルーチンを選択的に実現できる。
このため、インバウンドキャラクタまたはアウトバウン
ドキャラクタに対する適当な処理ルーチンを選択するこ
とによって、たとえば調歩式もしくは５ＤＬＣ：から２
進テ一プ同期式もしくは調歩式へのプロトコル交換又は
その逆のプロトコル変換のように、同期式相互間、非同
期式相互間および同期式、非同期式相互間のプロトコル
変換が容易にできるようになる。
キャラクタサービス割り込みモードで動作するチャネル
は、ＵＳＡＲＴ２がその特定チャネルに関するキャラク
タサービスを要求する毎に、ＤＩＡＣ３によってレベル
３の割り込みを生成させる。
次にプロセッサ５がレベル３の割り込み肯定応答サイク
ルを実行し、割り込み制御論理回路４にレベル３割り込
み肯定応答信号を出させる。それに応答して、ＤＩＡＣ
３が、そのときキャラクタサビスが要求されている特定
チャネルを識別するため、システム・データ・バス上に
一意的なベクトル値を載せる。これによってプロセッサ
５の制御プログラムが、ＤＩＡＣ３により生成されるベ
クトル値にもとづいてそのチャネルにサービスできるよ
うになる。
Ｄ２．２．遺」シ（凶上：づ仁旦ン９【４二）ｊ１丸第
１図に示すように、各ポート毎にＥＩＡレシーバ・ドラ
イバ対が存在する。この回路構成では、調歩式通信ライ
ンなどを使ってモデムまたは直接付加信号からデータ信
号を受は取り、ＥＩＡ　　Ｒｓ−ｚａ２ｃｍ圧レベルか
らＴＴＬ電圧レベルにデータを変換する。ＵＳＡＲＴ２
は、逐次データを受は取り、８ビツト・バイトのデータ
を蓄積する。次にＵＳＡＲＴ２は所与の受信チャネルに
関するその要求線を活動化して、データ・バイトが使用
可能なことをＤＩＡＣ３に指示する。ＤＩＡＣ３は、要
求をＤＭＡ要求として処理するようにあらかじめプログ
ラミングすることもできるし。
要求を割り込み要求として処理するようにあらかじめプ
ログラミングすることもできる。
まず、ＤＩＡＣ３が所与のチャネルの要求をＤＭＡ要求
として処理するようにプログラミングされている場合に
ついて考察する。ＤＩＡＣ３に含まれているＤＭＡ要求
アービタ（後出）が、２０本までのチャネルに関する要
求を受は取る。いずれかのチャネルがＤＭＡデータ転送
に関するアクティブな要求をもっている場合、ＤＩＡＣ
はプロセッサ５に通じるＤＭＡバス要求信号を活動化す
る。プロセッサ５がＤＭＡ許可信号を活動化し、ＤＩＡ
Ｃ３は、自分がバス・マスターであることを示すＤＭＡ
バス許可肯定応答信号を出して応答する。これによりプ
ロセッサ５は、システム・バス上にデータを出せなくな
る。バス許可がアクテテイブな間に以前のマシンサイク
ルからのストローブがアクティブでなくなると、ＤＩＡ
ＣからＤＭＡバス許可肯定応答信号が出る６ 所与のＵＳＡＲＴ２が、優先順位が最高の要求とみなさ
れる受信要求をもっている場合、ＤＩＡＣは、次のよう
にしてＵＳＡＲＴ２の受信データの転送を処理するよう
に構成される。ＤＩＡＣは、まず自分のＲＡＭ　（以下
、内部ＲＡＭという）からＤＭＡアドレスを取り出す。
これは、ＲＡＭ６でＵＳＡＲＴ２の受信キャラクタデー
タが記憶される起点位置のアドレスである。ＤＩＡＣ３
は、このアドレスを使ってシステム・アドレス・バスを
活動化する。ＤＩＡＣ３は、アドレスが偶数であればＵ
ＳＡＲＴの１バイト幅のデータ・バスがシステムの上位
バイト・アドレス・バスに接続され、アドレスが奇数で
あればシステムの下位バイト・アドレス・バスに接続さ
れるように、バイト選択論理９を条件付ける。データは
ＵＳＡＲＴ２からＲＡＭ６に転送されるので、データを
ＵＳＡＲＴ　２からＲＡＭ６に向けるようにバイト選択
論理９の方向制御情報がセットされる。次に、ＤＩＡＣ
３はＵＳＡＲＴ２に関する読取りオペレーションを実行
する。これによりＵＳＡＲＴはそのバッファの内容を、
受信したデータ・バイトとしてデータ・バス上に載せる
。次にＤＩＡＣ３はＲＡＭ６への書込みサイクルを実行
する。これによりＵＳＡＲＴ２からのデータがＲＡＭ６
の以前に与えられた選択されたアドレスに書き込まれる
。次にＤＩＡＣ３は、その内部ＲＡＭに記憶されている
ＤＭＡアドレスを増分し、その中に記憶されているその
チャネルに関するＤＭＡバイト・カウントを減分する。
これらのアドレス・フィールドおよびバイト・カウント
・フィールドは、ＤＩＡＣ３の内部ＲＡＭにおける所与
のチャネルに関する制御ブロックとして指定されている
セクションに位置指定される。これについては後で説明
する６ＵＳＡＲＴ２からＲＡＭ６へのデータ転送が完了
すると、ＤＩＡＣ３はプロセッサ５へのＤＭＡバス許可
肯定応答信号を非活動化する。ＤＩＡＣ：３中のＤＭＡ
要求アービタは、ＵＳＡＲＴ２からの要求信号を監視し
続ける。
処理されるＵＳＡＲＴが、待機中の優先順位が最高の要
求を待つと仮定したことに留意されたい。
優先順位を判定する手段についても後でより詳しく説明
するが、簡単にいえば、これはＤＩＡＣ３との接続の物
理的な位置関係に基づくもので、現在の要求を有する最
高の数の要求線が最高の優先順位となるものである。
次に、［）ＩＡＣ３がそのチャネルに関する所与のＵＳ
ＡＲＴの受信要求をキャラクタサービス割り込み要求と
して処理するようにプログラミングされている場合につ
いて考察する。ＤＩＡＣ３に含まれる割り込み要求アー
ビタ（後出）は１割り込み要求用としてプログラミング
されている２０本までのチャネルに関する要求を受は取
る。いずれかのチャネルがアクティブな割り込み要求を
待っている場合、ＤＩＡＣ３は割り込み制御論理４への
レベル３割り込み要求信号を活動化する。レベル３の割
り込み要求が、プロセッサ５へのアクティブな最高レベ
ルの割り込みになると、“プロセッサ５はレベル３の割
り込みに関する割り込み肯定応答サイクルを実行する６
レベル３割り込み肯定応答４ｐ号は９割り込み制御論理
４が出し、ＤＩＡＣ３に送られる。次に、ＤＩＡＣ３は
システム・データ・バスに優先順位最高の割り込み≠ヤ
ネルを直接指示するベクトル値を置く６次にそのＵＳＡ
ＲＴのキャラクタサービス要求を処理するため、プロセ
ッサ５中で動作する制御プログラムが、ＲＡＭ６、ＥＰ
ＲＯＭ８またはＥＰＲＯＭ８中の、そのコードが常駐す
る起点位置に向けられる。次にプロセッサ５がＵＳＡＲ
Ｔ２に関する読取りオペレーションを実行し、そのＵＳ
ＡＲＴのバッファからデータ・バイトを読み取る。次に
プロセッサ５はこのデータ・バイトをＲＡＭ６中に記憶
する。
受信オペレーションにおけるデータ流れについて簡単に
説明したので、次に送信オペレーションにおけるデータ
流れについて説明する。
Ｄ２．３．退場オペレーションのデータ流れ所与のＵＳ
ＡＲＴ２の送信バッファが空のとき、ＵＳＡＲＴ２は当
該のチャネルに関する送信オペレーションの要求線を活
動化する。前述の如く、ＤＩＡＣ：３は要求をＤＭＡ要
求として処理するようにあらかじめプログラミングする
こともできるし、要求をキャラクタサービス割り込み要
求として処理するようにプログラミングしておくことも
できる。
まず、ＤＩＡＣ３がチャネル要求をＤＭＡ要求として処
理するようにプログラミングされている場合を考察する
と、ＤＩＡＣ：３に含まれるＤＭＡ要求アービタは、２
０本までのチャネルの要求を受は取り、優先順位最高の
チャネルを選択する。
いずれかのチャネルがＤＭＡ転送に関してアクティブな
要求をもっている場合、ＤＩＡＣ；３はプロセッサ５へ
のＤＭＡバス要求信号を活動化する。
プロセッサ５は、ＤＩＡＣ３に戻るＤＭＡバス許可信号
を活動化し、プロセッサ５の以前のマシンサイクルのス
トローグ期間がアクティブでなくなったとき、ＤＩＡＣ
３はＤＭＡバス許可肯定応答信号を出して応答する。Ｄ
ＩＡＣ３がＤＭＡバス許可肯定応答信号を活動化すると
、ＤＩＡＣがバス・マスターであることが指示されるの
で、プロセッサ５はシステム・バスにデータを出さない
。
所与のＵＳＡＲＴ２の送信要求がたまたまそのとき待機
中の最高の優先順位をもつ場合、ＤＩＡＣ３は、そのＵ
　Ｓ　Ａ　ＲＴの送信データ転送オペレーションを処理
するように構成される。ＤＩＡＣ３がその内部ＲＡＭか
らＤＭＡアドレスを取り出し、このアドレスを使ってシ
ステム・アドレス・バスを活動化する。ＤＭＡアドレス
は、ＲＡＭ６中でＵＳＡＲＴ２の送信されるキャラクタ
またはデータが取り出されるところのアドレスである。
ＤＩＡＣ３はまた、提示されるアドレスが偶数であれば
所与のＵＳＡＲＴ２の１バイト幅のデータ・バスをシス
テムの上位バイトに接続し、アドレスが奇数であればシ
ステムの下位バイトに接続するように、バイト選択論理
９を活動化する。データはＲＡＭからＵＳＡＲＴ２に転
送されるので、データをＲＡＭ６からＵＳＡＲＴ２に向
けるために。
バイト選択論理９の方向制御情報がセットされる。
次にＤＩＡＣ３はＲＡＭ６に対する読取りオペレーショ
ンを実行し、転送される１データ・バイトをＵＳＡＲＴ
２のデータ・バスに向ける。次にＤＩＡＣ３はＵＳＡＲ
Ｔ２への書込みサイクルを実行する。これによりＲＡＭ
６からのデータはＵＳＡＲＴ２のバッファに書き込まれ
る。次にＤＩＡＣ３はＤＭＡアドレスを増分し、そのチ
ャネルに関するＤＭＡバイト・カウントを減分し、制御
情報をＤＩＡＣ：の内部ＲＡＭ中にあるそのチャネルに
関する制御ブロックに記憶する。ＡＭ６からＵＳ　Ａ　
Ｒ”１”　２へのデータの転送が完了すると、ＤＩＡＣ
３はプロセッサ５へのＤＭＡバス許可肯定応答信号を非
活動化する。ＤＩＡＣ：に含まれているＤＭＡ要求アー
ビタは、今サービスされたものを含めてＵＳＡＲＴから
の要求信号を監視し続ける。
次に、ＤＩＡＣ３が所与のＵＳＡＲＴ２の送信チャネル
要求をキャラクタサービス割り込み要求として処理する
ようにプログラミングされている場合について考察する
。ＤＩＡＣａ中の割り込み要求アービタは、割り込み要
求としてプログラミングされる２０本までのチャネルに
関する要求を受は取る。いずれかのチャネルがアクティ
ブな割り込み要求をもついる場合、ＤＩＡＣ３は１割り
込み制御論理４へのレベル３の割り込み要求信号を活動
化する。レベル３の割り込み要求が、プロセッサ５に提
示されアクティブとなって゛いる最高のレベルの割り込
みになると、プロセッサ５はレベル３の割り込み肯定応
答サイクルを実行する。
次に割り込み制御論理４によってレベル３割り込み肯定
応答信号が活動化され、ＤＩＡＣ：３に提示される。Ｄ
ＩＡＣ：３がシステム・データ・バス上に優先順位最高
の割り込みチャネルを直接指示するベクトル値を載せる
。次にそのＵＳＡＲＴ２のキャラクタサービス要求を処
理するコードをアクセスするため、プロセッサ５中で動
作する制御プログラムは、バス上のアドレスで指定され
る位置に直接向かう。プロセッサ５は、ＲＡＭＧ中で読
取りオペレーションを実行して、ＲＡＭ６からデータ・
バイトを得る。次にプロセッサ５は書込みオペレーショ
ンを実行して、データ・バイトをＵＳＡＲＴ２の送信バ
ッファに転送する。
以」二の説明は、最も広範なものであり、良好な実施例
として第４図に示した、プログラム記憶式に調節できる
多重ポート通信アダプタの全体的データ流れおよびアー
キテクチャとして最も一般的なものである。各ポートで
使用される特定のプロトコルは、所与のポートからの要
求に応答してＥＰＲＯＭ８などの記憶装置中のどのコー
ド・ルーチンがアクセスされるかによって決定される。
各チャネルごとにこれが割り当てられたとき、この選択
を行うのは、プロセッサ５で動作する制御プログラムで
ある。プログラマは、この選択をメニューまたはその他
の適当な提示手段で事前に行なうことができる。あるプ
ロトコルから別のプロトコルへの変換は、ヘッダの生成
、バイト形式の変換、５ＤＬＣの制御フィールドとフラ
グ・フィールド、２進デ一タ同期制御キャラクタおよび
調歩式制御キャラクタの生成、ならびにそれらをそのポ
ートに割り当てられたプロトコルにもとづいて任意のポ
ートでの送信または受信に適合できるよう適切な順序で
提示するために、ＥＰＲＯＭ８またはＲＡＭ６から適当
なコード列を呼び出すことによって同様に処理される。
したがって、このアーキテクチャ構造を使うと、高い融
通性が得られ、特定のタイプのキャラクタサービスおよ
びポート・プロトコルを各チャネルごとに割り当てる際
に大幅な選択の自由が与えられる。先に指摘したように
、それは送信チャネルと受信チャネルで異なっていても
よい。このため、上記の論理によってさらに高い融通性
が得られ、したがってこのアーキテクチャによれば、多
重ポート通信アダプタを一律に調節することができる。
第２図には、第４図に示したシステムとの相互接続とし
て示されたものの一部分となっている追加的なデータ流
れ制御が示されている。マシン・チェック・レジスタ１
１には、後述するように様々なソースからくるビット・
エラー線１〜６が具備されている。マシン・チェック・
レジスタ１１は、第４図の割り込み制御論理４に、レベ
ル７のマシン・チェック割り込みまたはバス・エラー割
り込みを発する・第１図の割り込み制御論理４からは、
レベル７の割り込み肯定応答が戻される。
マシン・チェック・レジスタ１１は、システム。
データ・バスに接続される。これについては後で説明す
る。
アドレス比較、データ比較およびその他の諸機能を有す
る比較機能レジスタ１２も、システム・データ・バスに
接続され、レベル６のアドレス／データ比較割り込みを
生成しくこの割り込みは第４図の割り込み制御論理４に
提示されるものである）それに対するレベル６の割り込
み肯定応答信号を受は取る。アドレスおよびデータを比
較する機能は、プログラムのデバッグのためプログラマ
がセット・アップできる。
プログラム記憶式のタイマ１３がシステム・データ・バ
スに接続されているが、これには、レベル４のタイミン
グ割り込みを周期的に出すよう所定のタイミングパラメ
ータを書き込むことができる６プログラム記憶式タイマ
１３は、開始カウントがロードされ、内部発振器によっ
て固定速度でそれを減分するカウンタを含んでいる。比
較回路がそのカウントが０まで減分されたことを検出し
、当業者には自明のように開始カウントの大きさと減分
速度にもとづいて周期的にレベル４の割り込みを行う。
レベル１の１７４秒タイムアウト割り込みを行うには、
固定式の１／４秒タイマ１４が有用である。後でより詳
しく説明するように、このプログラム記憶式のタイマ１
３を使って、所与のチャネルでの遷移量時間を伝送速度
の目安として棚定する。
マシン・チェック・レジスタ１１、比較機能レジスタ１
２、タイマ１３および１／４秒タイマ１４は、マイクロ
プロセッサをベースとするシステムで一般に使用される
構成要素であり、したがってここでは詳しい説明は行わ
ない。
プログラム記憶式に調節できる多重ポート通信アダプタ
は、可能な限り市販のコンポーネントを使うように設計
されている。多くのベンダーが類似の相当装置を供給し
ているので、これから挙げるリストは限定的なものでは
ない。図面に示す良好な実施例では、プロセッサ５は、
モトローラ社の６８０００マイクロプロセツサである。
システム制御論理回路および割り込み制御論理回路４は
、高密度ＶＬＳ　Ｉ回路である。その機能については、
後で詳しく説明する。
ＵＳＡＲＴ２は、アドヴアンスト・マイクロ・デバイス
社の８５３０二重ポート通信制御装置モジュールであり
、その名前が示すように、それぞれ２個のＥＩＡドライ
バ・レシーバ・ポートを処理することができる。
電気的に消去可能なＦＲＯＭ　（ＥＥＰＲＯＭ）は、市
販の８に×８モジュールである。
消去可能ＦＲＯＭ　（ＥＰＲＯＭ）は、市販の３２に×
８紫外線消去可能ＦＲＯＭである。
ダイナミックＲＡＭ６は、市販の６４ＫＸ１モジユール
および６４ＫＸ４モジユールである。ＥＩＡ　　Ｒ８２
３２Ｃインターフエース・ドライバ・レシーバは、各ベ
ンダーから市販されており、ＥＩＡ　　Ｒ８４２２イン
ターフエース・ドライバ・レシーバも使用できる。
以上の構成要素は、直接リンクまたはモデムを介してＥ
ＩＡドライバ・レシーバのポートに接続できるエンドユ
ーザー装置から、別のポートを介して接続できるホスト
・コンピュータに至るデータ・バスを提供する。
先に指摘したように、ポート１は、５ＤＬＣプロトコル
、ＡＳＣＩＩプロトコル、２進デ一タ同期プロトコル、
調歩式プロトコルまたは適当なその他のプロトコルなど
のオペレーション用に構成でき、最高速度１９，２００
ｂｐｓまでの速度で動作できる。内部クロック、モデム
・クロックまたはデータ誘導クロックは、すべて提供さ
れるモジュールでサポートされる。最大伝送速度は、Ｅ
ＩＡドライバ・レシーバの能力によって決まる。
平面状回路板を使って、マイクロプロセッサ、制御論理
回路、ＵＳＡＲＴモジュール、ダイナミックＲＡＭモジ
ュール、およびＥ　Ｅ　Ｐ　ＲＯＭを格納する。紫外線
消去可能ＥＰＲＯＭは、後でより詳しく説明するように
、カストマの差し込み式カドーリッジに含まれる０図面
には示してないが、適当な論理レベル電圧と読み書き電
圧を供給するための電源も回路板に含まれる。このシス
テムのアーキテクチャは、次に説明するシステ１１可用
性エラー検出、エラー分離、およびエラー回復の諸機能
を提供する。
プロセッサ５ モトローラＭＣ６８０００マイクロプロセツサは、８Ｍ
Ｈｚでブロック化される１６ビツト双方向データ・バス
および２３ビツト・アドレス・バス付きマシンである。
上側データ・ストローブ信号と下側データ・ストローブ
信号が、１６メガバイト以」―のメモリ・アドレス範囲
を提供する。プロセッサ５は、３２ビツト・データ・レ
ジスタ８個、３２ビツト・アドレス・レジスタ７個、ユ
ーザ用スタック・ポインタ、監視用スタック・ポインタ
、３２ビツト・プログラム・カウンタおよび１６ビツト
・ステータス・レジスタを提供する。
データ・レジスタは、８ビツト・バイト・データ、１６
ビツト・ワード・データおよび３２ビツト・ロングワー
ド・データのオペレーションに使用される。アドレス・
レジスタとシステム・スタック・ポインタは、ラフ１−
ウェア・スタック・ポインタおよび基底アドレス・レジ
スタとして使用できる。
各レジスタは、ワード・アドレスのオペレーションにも
ロングワード・アドレスのオペレーションにも使用でき
る。すべてのレジスタは、インデックス・レジスタとし
て使用できる。ＭＣ６８０００の完全な説明は、ベンダ
ーから入手できる。
システム制御論理回路 システム制御論理回路は、各サブシステムやモジュール
を互いに結合して、プロセッサ５．ＥＰＲＯＭ８．ＥＥ
ＰＲＯＭ７、ダイナミックＲＡＭ６、およびＵＳＡＲＴ
２とのインターフェースを行うために必要なすべての機
能を実行する。
システム論理回路は、論理回路で使用されるＣクロック
およびＢクロック、プロセッサ・サイクル・クロック、
ならびにＵＳＡＲＴクロックのクロック生成機能を含ん
でいる。付勢されているとき１／４秒毎に割り込み制御
論理４へ割り込みを発する１／４秒タイマも含まれてい
る。タイマ割り込みが２秒以内に肯定応答されない場合
、マシン・チェック・レベル７の割り込みがセットされ
る。プロセッサのプログラムの実行にあたっては、１７
４秒タイマを周期２８４．４ミリ秒、解像度８．６８マ
イクロ秒の経過時間インジケータとして利用される。
また、プログラム記憶式タイマ１３も含まれている。こ
のタイマは、プログラムで付勢されたとき選定した時間
で割り込み制御論理４に割り込みを発するようプログラ
ミングできる。プロセッサ５で動作するプログラムは、
このタイマで１６ビツトの情報を読み取ることができる
。
システム初期設定論理回路は、リセット制御論理回路、
システム初期設定ラッチ、マシン作動不能ラッチ、ＥＰ
ＲＯＭ基本保証テスト・ラッチおよびインターフェース
付勢ラッチで構成されている。ブロック４の割り込み制
御論理は、割り込みレベル・エンコーダ、割り込み肯定
応答デコーダおよび割り込み禁止ラッチを含んでおり、
システム初期設定論理回路、プログラム記憶式タイマ、
１７４秒タイマおよびクロック生成回路と同じく。
様々なベンダから市販されている標準設計のものである
。これらすべてのものは標準設計であり、したがってこ
こでは詳しく示さないが、当業者にはこれらの構成要素
の使い方は自明であろう。
システム制御論理回路には、バス・エラー／マシンチェ
ック・レジスタも使用されている。パリティ生成・検査
装置、ＤＩＡＣチップ自体、ダイナミックＲＡＭのイン
ターフェース論理回路、ＥＰＲＯＭのインターフェース
論理回路、ＥＥＰＲＯＭのインターフェース論理回路、
メモリマツプ式入出力制御装置、ＵＳＡＲＴ２のインタ
ーフェース制御装置、操作盤制御論理回路および比較機
能レジスタも同様である。これらのうち、パリティ生成
検査装置、メモリ・インターフェース論理回路、メモリ
マツプ式入出力制御装置、ＵＳＡＲＴインターフェース
制御装置および操作盤制御論理回路は、すべて標準品で
あり、主として本システムの組み立てに使用する市販モ
ジュールの論理レベルとピン指定によって定める。しか
し、ＤＩＡＣチップは、独自であるので後で詳しく説明
する。次に、第２図に示したアドレスおよびデータの比
較およびその他の諸機能を、マシンチェック・レジスタ
１１、比較機能レジスタ１２．プログラム記憶式のタイ
マ１３および１／４秒タイマ１４と共に説明する。
図面には示してないクロック生成論理回路中のシステム
用基本クロックは、１４．７４５６ＭＨｚの水晶式発振
器からなる。これはカウンタによって７．３７２８ＭＨ
ｚの周波数に分割され、プロセッサ５用の基本クロック
となる。論理システム制御クロックは同じ周波数および
カウント・ダウンされた３、６８６４ＭＨｚの周波数で
生成され、システム論理回路内のラッチオペレーション
を制御するためのＣ論理クロックとＢ論理クロックを提
供する。ＣクロックおよびＢクロックは重なり合わず、
各論理回路の各種ラッチをクロックするのに使用される
。Ｂクロックは通常論理回路の出力信号のクロッキング
と関連するレジスタをラッチするのに使用される。Ｃク
ロックは、レジスタ・ラッチをシフトさせるための入力
をラッチし、一般に各論理回路への入力バイト信号のク
ロッキングと関連している。３．６８６４ＭＨｚのクロ
ックは、ＵＳＡＲＴをもクロックするために生成される
。
システム・タイマ６１７４秒タイマは、プロセッサ５か
らのメモリマツプ式入出力命令によって付勢または減勢
される。このタイマは、タイム・アウトしたとき、割り
込み制御論理４へのレベル１に割り込む。その後すべて
の割り込みの初期タイミング割り込みは、このタイマが
最初に付勢されたときに対するものとなる。初期割り込
みは、タイマが付勢されてから約１／４秒後に発生し。
その後の割り込みは、タイマが付勢されている限り１／
４秒間隔で発生する。システムは、２秒以内に割り込み
が肯定応答されなかったとき、レベル７のマシン・チェ
ック割り込みが割り込み制御論理４に送られるように設
計されている。プロセッサ５の制御プログラムは、メモ
リマツプ式入出力命令によってタイマ回路中のカウンタ
のビット５〜２０を読み取るように設計されている。こ
のタイマがメモリマツプ式入出力命令によって読み取ら
れるとき、このカウントのビット５〜２０は、システム
・データ・バスにビットＯ〜１５として載せられる。
第２図では、１／４秒タイマは論理ブロックとしてしか
示してないが、発振器によって駆動されるカウンタなら
びにメモリマツプ式入出力命令を読み取りデータをデー
タ・バスに置くために必要なインターフェース・ラッチ
および制御装置は当業者には自明の技術である。
プログラム記憶式タイマ１３は、カウント・モジュール
をプロセッサ５において動作する制御プログラムでプロ
グラム記憶式にセットできる点以外は、同様の設計であ
る。この制御プログラムは。
メモリマツプ式入出力命令を供給し、このタイマの１６
ビツトをプログラム記憶式タイマ１３からのシステム・
データ・バスに載せることによって、その１６ビツトを
読み取ることもできる。
次に、システム全体の初期設定について簡単に説明する
。各種のラッチャレジスタが出てくるが、当業者なら理
解できるようにそれらはｍ準設計のものであり、その機
能や各種コンポーネントへの接続は全く標準のものでよ
いので、図面に示していない。
システムの初期設定は、電源投入リセットから始まる。
それによってプロセッサ５はシステムをステップ毎に動
作させるための基本保証テスト・プログラムを実行する
ために、ダイナミックＲＡＭ６またはＥＰＲＯＭ８の固
定位置のアクセスを開始する。まずシステムリセットが
起こり１次にすべてのＤＭＡ要求１割り込み要求、レジ
スタおよびＵＳＡＲＴは、プログラムが各インターフェ
ースを付勢するまではゲートされない。
電源投入リセットでプロセスが始まる。システム制御論
理回路がプロセッサ５に対するリセット／停止信号を活
動化して、少くとも１００ミリ秒間それをオフに保つ６
屯源自体は、少くとも１００ミリ秒間電源投入リセ、ッ
ト信号を出す。システム制御論理回路は、電源投入リセ
ット中央くとも１００ミリ秒間システム・リセット信号
を活動化する。
電源がオンのとき前述のカス１−マの差し込み弐ＥＦＲ
ＯＭカートリッジを差し込むことはできない。そうでな
いときは、後で説明するようにカートリッジを挿入する
まで、マシンはリセット状態に保たれる。電源がオンの
ときカートリッジを取り外すと、マシンはリセットされ
、カートリッジを再挿入するまでリセット状態に保たれ
る。
電源からの電源投入リセットは、またダイナミックＲＡ
Ｍ６の制御論理回路に短いリセット信号を出す。これに
よってそれよりも長い電源投入リセットがまだアクティ
ブなときに、ＲＡＭ６は再生オペレーションを開始でき
る。短いリセット信号は、少くとも５００ナノ秒の長さ
であり、当該技術ではＤＲＡＭ制御リセットと呼ばれて
いる。
ＲＡＭＧ用のリセット・ラッチのソースはシステム制御
論理回路であり、電源投入リセットが起こると、ラッチ
・セットを実現する。これは、基本保証テス１へ・プロ
グラムでセットされ、マシンが「作動不能」のときリセ
ットされる。
第２図のマシン・チェック・レジスタ１１に含まれるス
テータス・レジスタのビット７はこの条件を示す。マシ
ンの動作の準備が完了していないことを示す「マシン作
動不能」ラツ・チも設けられているが、図には示してな
い。このラッチを使用して、マシンが基本保証テスト・
モードにあることを示す。これは、電源投入リセット信
号、システム・リセット・メモリマツプ式入出力信号、
または特定のメモリマツプ式入出力命令によってオンに
なる。基本保証テスト・プログラムは、基本保証テスト
の最後のオペレーションとして、メモリマツプ式入出力
命令によってラッチをリセツ１−する。
ＥＰＲＯＭ基本保証テスト・ラッチも論理回路中に設け
られているが、図には示してない。このラッチは電源投
入リセット信号によってセットされ、システム・リセッ
トのためのメモリマツプ式入出力またはＥＰＲＯＭ基本
保証テスト・ラッチをオンにするためのメモリマツプ式
入出力命令によってリセットされる。またメモリマツプ
式入出力命令を使ってリセツ１−することもできる。プ
ロセッサ５中で動作する基本保証テスト・プログラムは
、差込み弐ＥＦＲＯＭカートリッジのオペレーションが
確認されたとき、このラッチをリセットする。
システム初期設定ラッチ。システム初期設定ラッチも設
けられているが、図には示してない。電源からの電源投
入リセットまたはプロセッサ５からのメモリマツプ式入
出力によってマシンがリセットされると、プロセッサ５
は１６進数００００００で始まるその最初のアドレスの
アクセスを開始する。１６進数ｏｏｏｏｏに対応するマ
ツピングされた開始アドレスがある。これはＥＰＲＯＭ
Ｂ中のシステム初期設定のための最初の命令が存在する
場所である。
割り込み制御論理、第４図のブロック４に示した割り込
み制御論理は、割り込゛み禁止ラッチを備えているが、
図には特に示してない、この割り込み禁止ラッチはバス
・エラーが起こると、ＤＩＡＣ３，プロセッサ５、およ
び割り込み制御論理回路４へのレベル７の割り込みに接
続されている。
第２図のマシン・チェック・レジスタ１１から供給され
る信号によってセットされる。割り込み禁止ラッチをセ
ットすると、バス・エラーが検出された後プロセッサ５
への割り込みはブロックされる。これはモトローラ６８
０００がエラー発生時にアクティブな割り込みレベルで
のバス・エラー処理を実現するために必要である０割り
込み禁止ラッチ機能がないと、より高いレベルの割り込
みがバス・エラー例外処理に割り込むことが起こり得る
。その割り込みを処理すれば、モトローラ６８０００中
の例外処理コードによって割り込み禁止ラッチがリセッ
トされ、その後に新しい割り込みが可能になる。
割り込みレベル。割り込みレベルには次のようなものが
ある。バス・エラーは最高レベルの割り込みであり、プ
ロセッサ５がバス・マスターのときパリティ・エラーま
たはデータ転送肯定応答のタイムアウトが起こった場合
に、データ転送肯定応答の代りにプロセッサ５に対して
活動化される。
エラー・ビットがマシン・チェック・レジスタ１１中で
セットされ、図に示すようにＤＩＡＣ：３へのエラー信
号が活動化される。このエラー信号はＤＩＡＣ３からの
ＤＭＡ／メモリマツプ式入出力インターフェースを減勢
して、バス・エラー／マシン・チェック・レジスタ１１
が０にリセットされるまで、バス要求がプロセッサ５に
発せられないようにする。すなわちバス・エラーが発生
したとき、プロセッサ中のエラー例外処理はアクティブ
などのレベルでも行われる。割り込み制御論理４は、バ
ス・エラーの発生後に割り込みが起こることを阻止し、
プロセッサ中で動作する例外処理コード・ルーチンによ
って割り込み禁止ラッチを再度リセットしないと、新し
い割り込みは許されない。
レベル７の割り込み。レベル７ではいくつかの割り込み
が起こる。ＤＩＡＣ３がバス・マスターである場合にパ
リティ・エラーが検出されたとき、またはデータ転送肯
定応答のタイムアウトやＤＭＡのタイムアウトが起こっ
たとき、マシン・チェック割り込みがセットされる。ま
たプロセッサ５またはＩ）　Ｉ　Ａ　Ｃ３がバス・マス
ターであり、プロダラム記憶式タイマ１３または１／４
秒タイマ１４から「タイマ割り込み非リセット」エラー
が発生した場合にも、マシン・チェック割り込みがセッ
トされる。どちらの条件でもマシン・チェック・レジス
タ１１中でマシン・チェック割り込みがセットされる。
かかる割り込みは、プロセッサ５からのメモリマツプ式
入出力命令によって、またはマシン・チェック・レジス
タ１１に０を書き込むことによってリセットされる。Ｄ
ＭＡおよびメモリマツプ式入出力インターフェースは、
前述のようにマシン・チェック・レジスタ１１がリセッ
トされるまで減勢されている。ユーザがテスト機能を外
部で実現したい場合には、テスト・ツール割り込みもレ
ベル７に割り当てられる。
レベル６の割り込みは、比較機能レジスタ１２からのア
ドレス比較又はデータ比較割り込みである。これにより
１割り込み発生の際に進行中のどんなレベルでもプロセ
ッサ５中でエラーを処理できるよう自動ベクトルが生成
される。
レベル５の割り込みは、データ遷移割り込みであり、後
で説明するように各ポート用のポート・インターフェー
ス制御装置１０によって一意的なベクトル値が与えられ
る。
レベル４の割り込みは、タイマ機能を処理するために自
動ベクトルをセットするプログラム記憶式タイマ割り込
みであり、ＤＩＡＣ３の割り込みよりも優先順位が高い
。このタイマ割り込みは、タイマ割り込み肯定応答サイ
クル中にハードウェアによってリセットされる。ＤＩＡ
Ｃ３の割り込みもレベル４で起こる。割り込みを起こす
可能性のある２０本の各チャネルに対して、一意的なベ
クトル値がＤＩＡＣ３から供給される。２０本のうちの
いずれかのチャネルのバイト・カウントが０まで減分さ
れ、サービスが要求されると、ＤＩＡＣが割り込む。
レベル３の割り込み６ＵＳＡＲＴ２のキャラクタサービ
ス割り込みにこのレベルが割り当てられている。２０本
の各チャネルに対して、一意的なベグ１−ル値がＤＩＡ
Ｃ３から供給される。レベル３の割り込み肯定応答サイ
クル中にＤＩＡＣ３は。
アクティブな割り込み要求によって優先順位最高のチャ
ネルに対応する一意的なベクトル値を与える。このベク
トル値で、プロセッサ５を特定チャネルに対して適切な
データ転送を実現できる適当なサービス・ルーチンに振
り向ける。
レベル２の割り込み。ＵＳＡＲＴ２およびポート・イン
ターフェース制御装置１０のポート・インターフェース
用のレジスタにこのレベルが割り当てられている。ＵＳ
ＡＲＴ２またはポート・インターフェース制御装置１０
から供給されるベクトル値は、割り込みの原因を示し、
どのポートが注目されているかを示す。
レベル１の割り込みは、１／４秒タイマであり、１／４
秒タイマのリセットおよび割り込み肯定応答を処理する
ためにプロセッサ５に自動ベクトルを供給する。
レベル０は、通常の背景状態に対する適用業務タスク・
レベルである。
割り込みベクトル値の生成はどんな方法でもよく、当業
者には周知のものである。ベクトル値は、プロセッサ５
が、供給されたベクトル値にもとづいて各種の割り込み
を処理するために開始アドレスとして使用されるメモリ
・アドレスである。
ここで第２図に戻って、マシン・チェック・レジスタ１
１についてやや詳しく考察する。
図に示した設計では、このレジスタ１１は１バイト構成
になっている。エラーが検出されると、レジスタ１１中
で一つのビットがセットされる。
プロセッサ５がバス・マスターであり、エラーがパリテ
ィ・エラーまたはデータ転送肯定応答タイムアウト・エ
ラーである場合、レジスタ１１からのバス・エラー出力
信号で示されるバス・エラーがプロセッサ５に提示され
る。ＤＩＡＣ３がバス・マスターであり、エラーがパリ
ティ・エラー、データ転送肯定応答タイムアウト・エラ
ー、またはＤＭＡタイム・アウト・エラーの場合は、レ
ジスタ１１からの出力で示されるようにマシン・チェッ
ク割り込み（レベル７）がセットされる。プロセッサ５
またはＤＩＡＣ３がバス・マスターであり、タイマ割り
込み非リセット・エラーが発生した場合、マシン・チェ
ック割り込みもセットされる。ＤＩＡＣ３がバス・マス
ターであり、あるエラーが検出されると、ＤＩＡＣ３へ
のエラー信号が活動化されるにの設計では、マシン・チ
ェック・レジスタのビットがセラ１−されると、ＤＭＡ
機能がブロックされる。プロセッサ５中で動作するエラ
ー回復プログラムがすべてのＯを書き込んでマシン・チ
ェック・レジスタのビットＯ〜３をリセットした後でな
いと、ＤＭＡオペレーションを進め、ＤＩＣ：Ａ３、Ｕ
ＳＡＲＴ２またはキャラクタサービスおよびポート・レ
ジスタ割り込みを受諾することはできない。また、バス
・エラーが検出されると割り込み禁止ラッチがセットさ
れる。
このラッチをプロセッサ５からのメモリマツプ式入出力
命令によってリセットした後でないと、割り込みを再び
マイクロプロセッサ５に提示することはできない。バイ
ト読み取りオペレーションでレジスタ１１のビットＯ〜
５を読み取ることができ、またバイ１−ｖき込みオペレ
ーションでメモリマツプ式入出力書き込みが実行できる
。バス・マシン・チェック・レジスタ１１の各ビットは
、次のように定義される。
ビット０は、パリティ・エラー・ビットである。
ＲＡＭ６またはＥＰＲＯＭ８からの読み取りオペレーシ
ョンに対するパリティ・チェックが、このビットをセッ
トする。このエラーが発生したときにプロセッサ５とＤ
ＩＡＣ３のどちらがバス・マスターであったかを示すた
め、ビット４がセットされる。
ビット１は、アクセス・エラーまたはデータ転送肯定応
答タイムアウト・エラーである。このビットは、ＤＩＡ
Ｃ，３によるＲＡＭ６の保護区域への書き込み試行、監
視データ・モードでない場合のプロセッサ５による保護
ＲＡＭスペースへの書き込み、ＤＩＡＣ３によるメモリ
マツプ式入出カスペースへのアクセス、監視データ・モ
ードでないときＤＩＡＣ３またはプロセッサ５によるＥ
ＰＲＯＭ８へのアクセス、設けられていない記憶スペー
スへの読み取りまたは書き込み、ＥＰＲＯＭ８への得き
込み、あるいは８マイクロ秒以内にプロセッサ５に戻ら
ないデータ転送肯定応答など様々な条件のもとてセット
され、さらにＤＩＡＣ３がバス・マスターになり８マイ
クロ秒以内にそのストローブを非活動化しない場合にも
セットされる。これらのどの条件でもビット１がセット
され、このレベルのエラー処理ルーチンが開始される。
ビット２は、タイマ割り込み非リセット・ビットである
。これはレベル７でマシン・チェック割り込みを発生さ
せる。
ビット３はＤＭＡタイムアウト・ビットである。
これは、ＤＩＡＣ３がバス許可信号を受は取って、４マ
イクロ秒以内にバス許可肯定応答信号を戻さない場合に
セットされる。また、ＤＩＡＣ：３がバス・マスターと
なり、２マイクロ秒以内にＤＭＡオペレーションを実行
しない場合にもセットされる。
ビット４は、上記のバス・マスター指示ビットである。
このビットは、ＤＩＡＣ６がバス・マスターであり、エ
ラーが検出されたときにセットされる。バス・エラーが
発生したときこのビットが既にセットされている場合、
それはセットされたままとなり、マシン・チェック割り
込みが処理される前にバス・エラーが発生したことを示
す。
ビット５は、アクセス形式指示ビットであり、このビッ
トがセットされたときオペレーションが読み取りオペレ
ーションであったこと、またはこのビットがセットされ
ていないとき書き込みオペレーションが試行されたこと
を示す。
ビット６は、この設計では使用しない。ビット７は実験
室での外部テスト・ツールとしてのみ使用されるテスト
・ツール割り込みである。
ソフトウェアのデバッグおよびエラー処理用に、比較機
能レジスタ１２が設けられている。アドレス比較レジス
タ、データ比較レジスタおよび機能レジスタを含むアド
レス検出アダプタが存在するが、各レジスタはすべて比
較機能レジスタ１２の内部に含まれている。比較の一つ
が選択されたとき、レベル６で割り込みがなされる。機
能レジスタの各ビットは、次のように定義される。
ビット８がセットされ、下側データ・ストローブがアク
ティブのとき１選択された比較機能が付勢される。ビッ
ト９がセットされ、上側データ・ストローブがアクティ
ブな場合１選択された比較機能が付勢される。ビット１
０がセットされない場合、選択される比較機能は、プロ
セッサ５またはＤＭＡ用である。このビットがセットさ
れている場合、選択される比較機能はＤＭＡオペレーシ
ョン専用である。ビット１１は命令取り出し時の比較で
ある。ビット１２はデータ取り出し時の比較であり、ビ
ット１３はデータ記憶時の比較である。ビット１４がセ
ットされると、データ・パターンの比較が開始され、指
定したアドレス比較中にデータ比較レジスタに含まれる
パターンがデータ・バスのものと比較される。指定され
たアドレス比較および指定されたデータ比較が行われる
場合にのみ、割り込みが発生する。
パリティの生成と検査。パリティ生成装置と検査装置は
標準品であり、ダイナミックＲΔＭ６およびＥＰＲＯＭ
８に具備されるインターフェースに設けられるが、割り
込み制御論理４がこれらのインターフェース用のパリテ
ィ生成・検査装置を実現する。プロセッサ５またはＤＩ
ＡＩＣ３がバス・マスターのとき、ＲＡＭ６への書き込
みオペレーション中に各バイトごとに奇数パリティが生
成される。プロセッサ５またはＤＩＡＣ３がバス・マス
ターのとき、ＲＡＭ６およびＥＰＲＯＭ８からの読み取
りオペレーション中に各バイトについて奇数パリティが
検査される。
メモリ・データ流れ。プロセッサ５とＲＡＭ６との間の
インターフェースは、１６データ・ビットと２パリテイ
・ビットからなる１８ビット幅のインターフェースであ
る。Ｗき込みオペレーション中、単一バイトまたは２バ
イト幅のワードからなるデータがプロセッサ５から記憶
できる。ＤＩＡＣ３はＵＳＡＲＴ２からのデータを単ブ
バイトとして記憶する。プロセッサ命令がバイトオペレ
ーションを指定すると、プロセッサ５は内部の最下位ア
ドレス・ビットを使って、どのバイトが書き込まれるか
を決定し、そのバイトに対して上側または下側データ・
ストローブを出す。最下位アドレ、ス・ビットが０の場
合のバイトオペレーションでは、上側データ・ストロー
ブが出され、そのビットが１の場合は、下側データ・ス
トローブが出る。書き込みオペレーションがＤＩＡＣ３
からのＤＭＡ書き込みオペレーションのときは、システ
ム制御論理回路がＤＭＡオペレーションに対する最下位
アドレス・ビットの状態をデコードし。
最下位ビットが０であれば上側データ・ストローブを、
またそのビットが１であれば下側データ・ストローブを
生成する。すなわち、バス許可肯定応答信号のステータ
スだけによって、各書き込みオペレーションでプロセッ
サ５とＤ！ＡＣ３のどちらがバス・マスターであったか
が決定できる。
先に示唆したように、プロセッサ５は監視データ・モー
ドのときだけ、メモリ中のメモリマツプ式入出カスペー
スにアクセスできる。ＤＩＡＣ３はプロセッサ５のメモ
リマツプ式入出カスペースにアクセスできないので、Ｄ
ＩＡＣ３がメモリマツプ式入出カスペースにアクセスを
試みると、マシン・チェック・レジスタ１１のビットが
１にセットされる。保護スペースへの違反書き込みを試
みた場合、書き込みオペレーションはブロックされ、ア
ドレス位置にあるデータは変更されない。
読み取りオペレーション。データはプロセッサ５によっ
て単一バイトまたは２バイト・ワードとして読み取るこ
とができる。ＤＩＡＣ３は、単一パイ１〜のみを読み取
る。この場合も、内部の最下位アドレス・ビットを使っ
て、どのバイトが読み取られるかを決定し、プロセッサ
５がそのバイトに対するデータ・ストローブを出す。Ｄ
ＩＡＣ３で制御されるＤＭＡ読み取りオペレーションの
ときは、メモリ制御論理回路がデータの１バイトをデー
タ・バスに載せ、ＤＩＡＣ３が受信アドレス・カウンタ
中の最下位アドレス・ビットの状態にもとづいて上側ま
たは下側データ・バイトを選択する。
ＵＳＡＲＴインターフェース。第３図には所与のポート
に対するＵ　Ｓ　Ａ　ＲＴのインターフェースが示しで
ある。ポート用のＥＩＡレシーバは、どのインターフェ
ース線信号が処理中であるかに応じて、２つのセクショ
ンに分かれる。ポート・インターフェース制御装置１０
は、ＵＳＡＲＴ２がデータ・セット作動状態（Ｄ　Ｓ　
Ｒ）およびリング・インジケータまたは受信データ（Ｒ
Ｄ）などの受信信号を処理するのを助ける。
ＵＳＡＲＴ２は、受信データ、送信クロック、受信クロ
ック、送信可（ｃＴＳ）および受信線信号検出（ＲＬＳ
Ｄ）信号を受は取る。ＥＩＡレシーバ回路は１例示とし
て２ブロツクに分けであるだけであり、各ポートのＥＩ
Ａインターフェース中のすべての標準受信信号ピンを含
んでいることを理解されたい。同様に送信またはＥＩＡ
ドライバについては、ポート・インターフェース制御装
置１０は、第３図に示すようにある種の信号をＥＩＡド
ライバに与え、ＵＳＡＲＴは必要な残りの信号をドライ
バに与える。プロセッサ５およびＤＩＡＣ３の側からの
ポート・インターフェース制御装置１０およびＵＳＡＲ
Ｔ２へのインターフェースは、システム・データ・バス
、システム・アドレス・バスおよび第３図の左側に示す
様々な要求線と制御線を介している。次にそれらについ
て少し詳しく説明する。
ＵＳＡＲＴ２チップ選択信号は、第３図に示すようにチ
ップ付勢線を含んでいる。第４図に示すように５個のＵ
ＳＡＲＴが使われているので、異なる５本のチップ選択
線１−５が使用される。これらは第４図には示しておら
ず、２個のポートを処理するのにＵＳＡＲＴが１個あれ
ばよいので。
第３図に１つだけ示しである。第２のポートに対するＵ
ＳＡＲＴの接続は、簡単のため第３図に示してない。プ
ロセッサ５がＵＳＡＲＴ２に対するメモリマツプ式入出
力機能を実行したい場合、システム制御論理回路が選択
された個別のＵＳＡＲＴ２の読み取りまたは書き込みオ
ペレーションのためにＵＳＡＲＴ２を選択するチップ付
勢線を活動化する。ＤＩＡＣ３がＤＭＡオペレーション
を実行するときは、やはりシステム制御論理回路が選択
された付勢線を活動化する。第４図のＤＩＡＣ３からプ
ロセッサ５へのバス許可肯定応答信号がアクティブのと
きは、ＤＩＡＣ３がＵＳＡＲＴチップ付勢線を制御する
。
チャネルＡ／Ｂ選択線は、ポート付勢信号である。これ
は、ＵＳＡＲＴ２でサービスされる２本のチャネルのど
ちらを読み取りまたは書き込みオペレーションで処理す
るかを選択する分岐信号である。たとえば、その信号が
正のとき、ＵＳＡＲＴ２でサービスされる２本のうちの
チャネルＡが選択される。信号が負のときは、チャネル
Ｂが選択される。第３図には前述のように１本のチャネ
ルしか示してない。プロセッサ５がバス・マスターであ
り、ＵＳＡＲＴ２を選択するためにメモリマツプ式入出
力機能を実行したいとき、システム・アドレス・ビット
２が第３図のＡ／Ｂ選択線にゲートされる＠ＤＭＡオペ
レーションでは、ＤＩＡＣ３が選択すべきチャネルを識
別する信号を出すとき、この信号はＤＩＡＣＡ／Ｂ信号
であり、すなわち第３図のポート付勢信号である。簡単
のため、第３図でＵＳＡＲＴ２に接続されているものと
して示しである制御線は、第４図には示してないが、第
３図かられかるように第４図でもＤＩＡＣ３から制御ラ
インが出ていることを理解されたい。この場合も、ＤＩ
ＡＣ３からプロセッサ５へのバス許可肯定応答信号がア
クティブな場合、ＤＩＡＣ３がチャネル選択を制御する
。
データ／制御選択信号も第３図のＵＳＡＲＴ２に供給さ
れるにれは１選択されたＵＳＡＲＴ２を使って行われる
オペレーションのタイプを定義する分岐信号である。正
ならデータオペレーションを示し、負なら制御オペレー
ションを示す。正の信号は、読み取りオペレーションが
実行されるとき受信データ・バッファが選択されること
を示す。正の信号は、書き込みオペレーションが実行さ
れるとき送信データ・バッファが選択されることを示す
。負の信号は制御オペレーションを示すプロセッサ５が
バス・マスターの場合、システム・アドレス・ビット１
がデータ／制御線にゲートされる。ＤＩＡＣ３がバス・
マスターの場合、そのオペレーションは、ＵＳＡＲＴ中
の受信データ・バッファの読み取りオペレーションまた
は送信データ・バッファの書き込みオペレーションであ
ると解釈される。バス許可肯定応答がアクティブでない
とき、プロセッサ５がバス・マスターであり。
データ／制御選択はＵＳＡＲＴ選択オペ選択オペレーシ
ョンムシステムス・ビット１の状態によって直接制御さ
れる。
読み取りオペレーションの場合、第３図に示す読み取り
信号は、ＵＳＡＲＴ２が選択されてＵＳＡＲＴパス・ド
ライバを付勢するとき、読み取りオペレーションを示す
。ＵＳＡＲＴ２がそのとき割り込みを要求している中で
最高の優先順位を有するものであるとき、レベル２の割
り込み肯定応答サイクル中、この信号により１割り込み
ベクトルはＵＳＡＲＴ２からバス上にゲートされる。優
先順位はＵＳＡＲＴの位置によって決まる。読み取りと
書き込みが一致するときは、リセットと解釈される。
書き込みオペレーション。第３図に示したこの書き込み
信号は、ＵＳＡＲＴ２が選択されるとき書き込みオペレ
ーションを示す。先に説明した特別レベル２のＵＳＡＲ
Ｔ割り込み要求は、ポート・インターフェース制御装置
１０によって供給されるものとして示しである。この割
り込み要求信号は、いずれかのＵＳＡＲＴ２がアクティ
ブなレベル２の割り込み要求をもつとき、割り込み制御
論理４への分岐信号として活動化される。またレベル２
の割り込みサイクルに肯定応答するため、ＵＳＡＲＴの
レベル２の割り込み肯定応答ＩＡＣＫがポート・インタ
ーフェース制御装置１０およびＵＳＡＲＴ２に供給され
る。ＩＡＣＫサイクル中。
優先順位が最高のＵ　Ｓ　Ａ　ＲＴ　２または待機中の
レベル２の割り込みをもつポートのポート・インターフ
ェース制御装置１０は、システム制御論理回路がＵＳＡ
ＲＴ２の読み取り信号を活動化するとき、ＵＳＡＲＴ２
またはポート・インターフェース制御装置１０によって
ベクトル値をシステム・データ・バスの下位バイトに載
せる。ＵＳＡＲＴ２からの割り込み「付勢アウトＪ信号
は、優先順位が次に低いＵＳＡＲＴ割り込み「付勢イン
」信号に接続されている。この相互接続は第３図には示
してないが、割り込みを有する優先順位のより高い装置
が優先順位のより低い装置から割り込みを禁止するか、
または割り込みがない場合それらの装置を付勢するよう
なディジー・チェーンオペレーションを形成するのに使
われる。ＵＳＡＲＴ５は、任意的に最高の優先順位を割
り当てられ、ポート・レジスタは、レベル２の割り込み
に関するチェーンの最低末端に接続されている０割り込
み付勢線またはチップ付勢線が、ＤＩＡＣ３からＵＳＡ
ＲＴ２に供給される。この信号は、優先順位がより高い
他のＵＳＡＲＴ２が、サービス中または要求中の割り込
みをもつことを示す、この信号は正でアクティブであり
、上記の割り込みディジー・チェーンを形成するのに使
われる。優先順位が最高のＵＳＡＲＴ２は、その割り込
み「付勢イン」が＋５ボルトの論理レベルに接続されて
いる。優先順位が最高のＵＳＡＲＴが待機中の割り込み
をもつ場合、上記のように、ディジー・チェーンに関す
る割り込み「付勢アウト」相互接続を活動化しない、待
機中の割り込みをもたない場合、このピンを活動化して
、現在の割り込みに関して優先順位が次に低いＵＳＡＲ
Ｔ２を付勢する。
システム・データ・バスのビットＯ−７も、ＵＳＡＲＴ
２およびポート・インターフェース制御装置１０に接続
されている。ポート・インターフェース制御装置１０の
ポート・レジスタも図には示してないが、このバスの下
位バイト位置に直接接続されている。ＵＳＡＲＴのイン
ターフェースでは、パリティは使用しない。しかし、こ
のデータ・バスは、１．６データ・ビットと２パリテイ
・ビットを含む１８ビット幅の双方向分岐バスである。
下位バイトは、奇数アドレスをアドレスするとき使用さ
れ、ビットＯ−７と下位パリティを含んでいる。ビット
０は、下位バイトの最下位ビットであり、ビット７は最
上位ビットである。上位バイトは、偶数アドレスをアド
レスするとき使用され、ビット８〜１５とデータ用の上
位パリティを含んでいる。ビット８は上位バイトの最下
位ビットであり、ピッ１〜１５は最上位ビットである。
データ・バスは、正でアクティブである。プロセッサ５
からＵＳＡＲＴ２へのメモリマツプ式入出力書き込みオ
ペレーション中、データ・バスがプロセッサ５によって
ドライブされる。プロセッサ５からＵＳＡＲＴ２へのメ
モリマツプ式入出力読み取りオペレーション中、データ
・バスの下位バイトがＵＳＡＲＴ２でドライブされる。
レベル２の割り込みに関する割り込み肯定応答サイクル
中、ＵＳＡＲＴ２またはポート・インターフェース制御
装置１ｏのデータ・レジスタが、割り込みベクトル値を
データ・バスの下位バイトに載せる。レベル５の割り込
みの割り込み肯定応答サイクル中、ポート・インターフ
ェース制御装置１０が、その割り込みベクトル値をデー
タ・バスの下位バイトに載せる。
ポート・レジスタ。ポート・レジスタは、１０個の各ポ
ートがＥＩＡ　　Ｒ８２３２インタ一フエース信号なら
びにデータ遷移の検出、データ・セット・レディ遷移の
検出、リング・インジケータ遷移の検出、およびＵＳＡ
ＲＴ２で供給されない関連する割り込みベクトル値の生
成などの機能を提供するために、システム制御論理回路
に含まれている。これらのレジスタは、ポート・インタ
ーフェース制御装置１０の形で実現されており、レジス
タ自体は図に示してないが、下記のビットを含んでいる
。
ビットＯは、ＲＡ２３２インターフェース・レシーバか
らのデータ・セット・レディ信号である。
このビットは読み取り専用でもよい。ビット１は。
ＥＩＡ　　Ｒ８２３２インターフエースから受は取った
リング・インジケータ・ビットであり、読み取り専用ビ
ットである。
ビット２は、ＥＩＡ　　Ｒ８２３２インターフエースに
向けられるテスト要求である。プロセッサ５はこめビッ
トを書き込んだり読み取ったりすることができ、それが
１にセットされると、インターフェースに対してテスト
要求が活動化される。
システム・リセットによって、このビットがＯにセット
される。
ビット３は、データ速度選択信号である。この信号はＥ
ＩＡ　　Ｒ８２３２インターフエースに向けられるもの
で、プロセッサ５により読み取りまたは書き込み可能で
ある。このビットが１にセットされると、ＥＩＡ　　Ｒ
８２３２インターフエースに対してデータ速度選択が活
動化され、システム・リセット信号によって、このビッ
トが０にセットされる。
ポート・レジスタのビット４は、データ端末レディ信号
である。この信号はＥＩＡ　　Ｒ５２３２インターフエ
ースに向けられる。これも読み取りまたは書き込み可能
である。このビットが１のとき、ＥＩＡインターフェー
スに対してデータ端末レディ信号がアクティブである。
やはりシステム・リセットによって、このビットがリセ
ットされる。
ビット５は、外部クロック制御ビットである。
このレジスタ・ビットは、ＥＩＡ　　Ｒ８２３２Ｃイン
ターフエースでの外部クロック信号のゲーティングを選
択するのに使われる。このビットも、プログラムで読み
取りおよび書き込むことができる。１にセットされると
、遷移クロックがＥＩＡＲ５２３２インターフェースか
らＵＳＡＲＴ２の送信クロック・ピンの入力部にゲート
される。
このビットがＯのとき、ＥＩＡ　　Ｒ５２３２インター
フエースのピン１５からの送信クロックがゲート解除さ
れ、次にＵＳＡＲＴをその送信クロック・ピンにクロッ
クをもたらすようにプログラミングすることができる。
これによって、ＥＩＡＲ８２３２インターフェースにク
ロックを供給するような端末装置の直接接続が可能にな
る。ビット５も、システム・リセットによってＯにセッ
トされる。
ビット６は、モデムの制御による遷移割り込みレディ信
号である。このビットがセットされると、データ・セッ
ト・レディ・ビットに遷移が起こったとき、またはリン
グ・インジケータ・ビットがオフからオンに変った場合
に、レベル２の割り込みがセットされる。このビットは
、プロセッサ５のプログラムで書き込みまたは読み取り
することができ、システム・リセットによって０にセッ
トされる。
ビット７はデータ遷移割り込み可能信号である。
このビットが１にセットされると、ＥＩＡ、Ｒ５２３２
Ｃ受信データ線で遷移が起こったとき、レベル５の割り
込みがセットされる。このビットはプログラムで書き込
みまたは読み取ることができ、リセットによって０にセ
ットされる。
また、ポート・インターフェース制御装置１０には、ス
テータス変更ポート・レジスタが含まれている。このレ
ジスタは、システム制御論理回路に供給できる受信デー
タ遷移、データ・セット・レディ遷移、およびリング・
インジケータのオフ・オン遷移によって起こる割り込み
のステータスを供給する。１バイト・レジスタは、ポー
ト・インターフェース制御装置１０でサービスされる２
個のポートのステータスを与える。各ビットは、次の形
をとる。
ビットＯは、ポートＢに対する「データ・セット・レデ
ィＪ　　（ＤＳＲ）オフ・オン遷移である。
ビット１は、ポートＢの「データ・セット・レディｊオ
ン・オフ遷移であり、ビット３はポートＢのデータ遷移
である。ビット４は、ポートＡの「データ・セット・レ
ディ」オフ・オン遷移であり、ビット５はポートＡの「
データ・セット・レディ」オン・オフ遷移である６ビツ
ト６はポートＡのリング・インジケータ・オフ・オン遷
移であり、ビット７はポートＡのデータ遷移である。
プロセッサ５は、ポート・インターフェース制御装置１
０のレジスタを読み取りまたは書き込むことができ、レ
ジスタ中の選択されたビットを単独でリセットできるよ
うに、マスクオペレーションで各レジスタをリセットで
きる。プログラムは。
マスクの下で各ビットをリセットして、これらの遷移に
よって起こる割り込みをリセットしなければならない。
これによってそのレジスタに含まれるか又はレジスタが
実際にリセットされるときに起こる他の非同期割り込み
に影響を与えずに、ある割り込みをリセットすることが
可能になる。
これで第４図から第３図までに示した本実施例のオペレ
ーションと制御の詳細および既習の説明は終わる。この
設計の中心は、サービスとオペレーションに大きなフレ
キシビリティを与えるシステム制御論理回路およびＤＩ
ＡＣ３である０本明細書の各所で指摘するように、第４
図に示すように設けられた２０本の各チャネル上でのデ
ータ転送手段は、プログラマが個別にメモリマツプ式入
出力キャラクタサービス割り込みモードまたは直接メモ
リ・アクセスモードのいずれをも選択することができる
。ＤＭＡモードを選んだ場合、さらに次の選択レベルを
選んで、ＤＭＡによって転送される各キャラクタについ
てプロセッサに割り込みをかけるかどうか決定すること
ができる。　ＤＭＡオペレーションは、ＤＩＡＣ３で制
御される。
ＤＩＡＣ：３は、ＵＳＡＲＴ２からＲＡＭ６からＵＳＡ
ＲＴ２に一時に１つのキャラクタを転送するように指令
する。ＵＳＡＲＴ２は、その受信バッファがあるキャラ
クタを含むとき、受信ＤＭＡ要求を活動化する。ＵＳＡ
ＲＴは、その送信バッファが空のとき、送信ＤＭＡ要求
を活動化する。ＤＭＡ要求は、プログラマがどのように
構成を選択したかに応じて、ＤＩＡＣ３によってＤＭＡ
要求、割り込み要求またはその双方として処理される。
各ポートは、受信チャネルと送信チャネルをもっており
、これらのチャネルは、ＤＭＡ転送モードまたは割り込
みモードで動作し、プロセッサ５にメモリマツプ式入出
力操作によってキャラクタを転送することを合図するよ
うに、個別に構成できる。チャネルがＤＭＡモードで動
作するとき、制御プログラムはそのチャネルの起点アド
レスとバイト・カウントを開始する。ＤＩＡＣ３は、受
信バイト・カウントがＯになったとき、または送信バイ
ト・カウントがＯになったとき、割り込みによってプロ
セッサ５に合図する。ファイル・メツセージの終りを受
は取ると、上流のＵＳＡＲＴは。
終了割り込みによってプロセッサ５にメツセージが完了
したと合図する。データ・ブロック全体が下流ＵＳＡＲ
Ｔで組み立てられたとき、プロセッサ５はＤＩＡＣ３に
、ＲＡＭにおいて指定されたバッファ・アドレスから上
流送信を開始するように指令する。ＤＩＡＣ３は、プロ
セッサ５からのメモリマツプ式入出力オペレーションに
よって制御されセットされる。
先に指摘したように、ＵＳＡＲＴは接続されているモデ
ムまたは局所接続されている端末装置とのプロトコル・
インターフェースを維持するが。
プロセッサ５中で動作する制御プログラムは、希望に応
じてプロトコル変換、集線およびデータオペレーション
機能を実行する。
Ｄ３．　　重ポート通伊システム 第１図（すなわち第１Ａ図および第１Ｂ図）は、多重ポ
ート通信アダプタと無走査式（ｓｃａｎｌｅｓｓ）の通
信コントローラ（以下、単に「通信コントローラ」とい
う）のシステム・バスとの接続を行うため付加的なイン
ターフェース制御論理を設けた本発明の実施例である。
これは、すなわち、多重ポート通信アダプタ、通信コン
トローラ、およびこれらを接続するインターフェース制
御論理から成る多重ポート通信システムである。この構
成によれば、多重ポート通信アダプタを他の通信コント
ローラのシステム・アドレス・バスおよびシステム・デ
ータ・バスに接続することができる。これを制御するプ
ログラムはＥＰＲＯＭ８およびＲＡＭ６に入っている。
通信コントローラは、１６個までの接続インターフェー
スを有する。したがって複数の多重ポート通信アダプタ
をこれに接続すれば、システム全体ではさらに多くのポ
ートがサービスされる。たとえば、８ポ一ト式の多重ポ
ート通信アダプタを１６個つなぐと、１２８個のポート
をサービスできる多重ポート通信システムが提供される
。
かくして本実施例は多重ポート通信アダプタのプロトコ
ル変換機能および集線機能の負担をなくした通信コント
ローラのための新しいアーキテクチャを提供する。
こうした新しいアーキテクチャにおいては、競合するＤ
ＭＡ要求および割り込み要求の調停、ポートのアクセス
に関するＤＭＡ制御と割り込み制御、および各チャネル
のモードの選択は、多重ポート通信アダプタで全て処理
することができる。
さらに、多重ポート通信アダプタのＲＡＭまたは通信コ
ントローラのＲＡＭから読み取りまたは書き込みをＤＩ
ＡＣに指令でき、いずれの機能も、プロセッサ５または
通信コントローラ中に常駐するプロセッサへの割り込み
を伴ってまたは伴わずに実行することができる。すなわ
ち、各受信チャネルおよび送信チャネル毎に少くとも５
種のキャラクタサービスモードをプログラム制御下で選
択できるのである。プログラムは、第１図に示すように
通信コントローラに接続するために必要なインターフェ
ース制御論理１５を含めて構成されている多重ポート通
信アダプタに常駐している。
キャラクタサービスモードを列挙すると、プロセッサ５
の割り込みなしに単にＤＭＡによりＵＳＡＲＴの受信バ
ッファから多重ポート通信アダプタのＲＡＭ　（以下１
本節においては説明の都合上、多重ポート通信アダプタ
のＲＡＭを特に［ローカルＲＡＭＪ　、通信コントロー
ラ側のＲＡＭを特に「メインＲＡＭＪを区別する場合が
ある）６に転送すべき受信キャラクタに関する直接メモ
リアクセスモード、プロセッサ（以下１本節においては
説明の都合上２通信コントローラ側のプロセッサを特に
ｒ主プロセッサ」という場合があ゛る）の割り込みなし
にＵＳＡＲＴの受信バッファから通信コントローラのＲ
ＡＭ　（メインＲＡＭ）に転送すべき受信キャラクタに
関する直接メモリアクセスモード、プロセッサ５に割込
み指示を与えて且つＤＭＡによりＵＳＡＲＴの受信バッ
ファからローカルＲＡＭ６に転送すべき受信キャラクタ
に関する直接メモリアクセスモードがある。この他、通
信コントローラの主プロセツサに割込みを与えて且つＤ
ＭＡによってＵＳＡＲＴの受信バッファから通信コント
ローラのメインＲＡＭに転送すべきキャラクタに関する
直接メモリアクセスモードがある。さらに、ＤＭＡを全
く使わず、プロセッサ５に割り込みを与えて割り込みサ
ービス・ルーチンを呼び出し、メモリマツプ式入出力オ
ペレーションでＵＳＡＲＴにサービスしてＵＳＡＲＴの
受信バッファを読み取るモードもある０以上は、ＵＳＡ
ＲＴの受信チャネル用のものであるが、送信チャネルに
対してもこれらと同じモードがある（ただしデータの転
送の方向は以上に列記したものと逆になる）。
ＤＩＡＣ３によって高い融通性が得られるので、プリグ
ラマはハードウェアから最大限のパフォーマンスが得ら
れるように１２８本の通信チャネルの各々のオペレーシ
ョンをカストマイズすることができる。たとえば、所与
のポートを調歩式で動作させる場合、プログラマは、そ
のポートの受信チャネルが各キャラクタを受は取ったと
きプロセッサ５に割り込むよう動作させることが選択で
きる。それによって、プロセッサ５が受信エラーを監視
し、必要ならキャラクタを一時に一つずつ新しいフォー
マットまたはプロトコルに変換することができる。同じ
ポートに関する送信チャネルを。
ＤＭＡモードで動作するようにプログラミングして、完
成したメツセージが送信されるまでプロセッサ５に割り
込むことなく、アウトバウンド・メツセージを直接送信
して、プロセッサのサイクル効率の高いアウトバウンド
高速オペレーションを実行することができる。この方法
により、どちらかのプロセッサに割り込みをかけて、ま
たはかけずに、プログラムによって２０本の任意のチャ
ネルによるデータ転送をメモリマツプ式入出力またはＤ
ＭＡのいずれにも個別的に選択することができる。
通常コントローラを含むデータ流れの構成通信コントロ
ーラを接続した多重ポート通信システムのデータ流れば
、基本的に今まで多重ポート通信アダプタについて説明
したものと同じであるが多重ポート通信システムではそ
の他に、データを多重ポート通信アダプタから通信コン
トローラ中のメインＲＡＭに転送することができる。Ｄ
ＩＡＣ３またはプロセッサ５が、そのローカルＲＡＭ６
または通信コントローラ中のメインＲＡＭをアドレス指
定することができる。どちらのＲＡＭにアドレスするか
の選択には、アドレス・ビット２３を使う。多重ポート
通信アダプタのマシン・サイクル中でアドレス・ビット
２３が活動化される場合、インターフェース制御論理１
５は５通信コントローラの調停回路へのＤＭＡ要求を活
動化する。通信コントローラの主プロセツサは、バス・
マスター権、を優先順位類に多重ポート通信アダプタに
与え、インターフェース制御論理１５が、通信コンＩ−
ローラのメインＲＡＭとの間での転送を指令する。デー
タを直接ＵＳＡＲＴ２から多重ポート通信アダプタのロ
ーカルＲＡＭ６にまたはそのローカルＲＡＭから通信コ
ントローラのメインＲＡＭにまたはメインＲＡＭから転
送させる能力もある。データの転送は、またＤＩＡＣ３
またはプロセッサ５の制御下で実行できる。以下の説明
では、多重ポート通信アダプタのことを単にアダプタと
いう。
システム・データ流れの開始 多重ポート通信システムにおける各アダプタは、通信コ
ントローラのメインＲＡＭにそれぞれ通信域をもってい
る。通信域は、各アダプタ用の装置ステータス・ワード
（ＤＳＷ）と装置制御ワード（ＤＣＷ）を含んでいる。
メインＲＡＭ中でのＤＣＷとＤＳＷの位置は、通信コン
トローラのポート階層中でのアダプタの物理的位置によ
って決まる。通信コントローラがリセットされると、そ
れによって制御プログラムが動作して、導入されている
各アダプタ用のＤＳＷとＤＣＷを初期設定する。ＤＣＷ
は、通信コントローラの主プロセツサのマイクロコード
によって作成され、アダプタのプロセッサ５によって読
み取られる。ＤＣＷは。
コマンド・バイトとアウトバウンドバッファアドレスと
、インバウンドバッファアドレスと、コマンドによって
変わるその他のフィールドとを含んでいる。ＤＳＷはプ
ロセッサ５中で動作するアダプタのマイクロプロセッサ
・コードによって作成される。プロセッサ５のステータ
ス、データ受信の品質、現実行シーケンス、およびデー
タ転送用に使われた最後のバッファのアドレスを報告す
るフィールドは、プロセッサ５によって作成される。
プロセッサ５が通信コントローラからの割り込みを検出
すると、ＤＣＷを制御ユニットのメインＲＡＭ中のそれ
に割り当てられた通信域からＤＭＡによってそれ自体の
メモリまたはレジスタに転送し１次にコマンド・バイト
を間合わせる。
考えられる多数のコマンドのうちの一つは、初期プログ
ラム・ロード（ＩＰＬ）コマンドである。
このコマンドは、通信コントローラのメインＲＡＭから
のＤＭＡ転送を使って、アダプタにそのオペレーション
コードの初期設定と行わしめる。ＩＰＬコード用のメイ
ンＲＡＭの起点アドレスは、初期設定時に通信コントロ
ーラのプロセッサで作成されるＤＳＷに含まれる。
あるコマンドが実行されると、プロセッサ５は、ＤＭＡ
転送によって通信コントローラのメインＲＡＭ中のその
関連するＤＳＷに終了ステータスを書き込む。
要するに、通信コントローラの主プロセツサ中で動作す
るマイクロコードがＤＣＷを作成し、次にプロセッサ５
に割り込む。プロセッサ５は、ＤＭＡオペレーションに
よってＤＣＷを読み取る。
プロセッサ５のマイクロコードは、ＤＭＡ書き込みオペ
レーションでＤＳＷをメインＲＡＭに書き込み、次に通
信コントローラの主プロセツサに割り込む。通信コント
ローラの主プロセツサは、そのメインＲＡＭからＤＳＷ
を読み取る。したがって・プロセッサ５と通信コントロ
ーラの主プロセッサは、個々の各アダプタに割り当てら
れた通信域を介して互いに通信できる。
データ・バッファ データ・バッファはＤＣＷ中でアドレスされ、通信ユニ
ットのメインＲＡＭに常駐している。これらのバッファ
は、ＤＭＡ転送を使ってプロセッサ５からアドレスされ
る。バッファのサイズは。
この設計では制御用接頭部を含めて２８８データ・バイ
トに固定されている。それよりも大きなブロックを送信
または受信する場合、通信コントローラの主プロセツサ
への要求によって、プロセッサ５に複数のバッファを設
けることができる。各バッファの始めの接頭部フィール
ドは、所有タスク識別、順方向ポインタ、データ開始オ
フセットおよびバイト・カウントを含んでいる。順方向
ポインタの内容が市の場合、プロセッサ５が送信しなけ
ればならない（または受信できる）チェーン中の次のバ
ッファのアドレスを供給する。データ開始オフセットは
、データがそのバッファの初期アドレスないし先頭アド
レス以外の所から始まることができるようにし、プロト
コル変換の必要に応じてのライン・プロトコル制御キャ
ラクタの接頭部としてスペースを残す。
ＤＣＷコマンド プロセッサ５が通信コントローラからの割り込みを検出
すると、ＤＣＷの割り当てられた通信域からＤＭＡによ
って転送し、コマンド・バイトを問い合わせなければな
らない。実行されるコマンドの例は、次の通りである。
書き込み。その最初のアドレスがＤＣＷ中に現われるよ
うなバッファの内容が１通信線に送出される。バイト数
は、バイト・データ・カウントで指定される。
読み取り。アダプタは受信するように条件付けられ、結
果として得られるデータがＤＣＷ中で識別されるバッフ
ァに記憶される。記憶されるバイト数は、データ・カウ
ントまたはブロック検出の終りのどちらか先に起こった
方によって制限される。
インターフェース制御論理 ここでは、第１図の直接メモリ・アクセス／メ。
モリマツプ式入出力インターフェースと、アダプタを通
信コントローラバスに接続するためのインターフェース
制御論理１５について説明する。
通信コントローラのＤＭＡバスは、そのメモリと接続さ
れているアダプタとの間に１８ビツト（１６データ・ビ
ット＋２パリテイ・ビット）の双方向データ・バスを提
供する。このインターフェースではバイトまたはワード
（２バイト）転送をサポートする。
ＤＭＡデータ・バスの保全性は、データ・バスの各バイ
トに関連してパリティ・ビットを使用することによって
保証される。正しいパリティは、必ず奇数である（すな
わち各バイトについてパリティ・ビットおよびデータ・
ビット１１１　ＩＩの数が奇数でなければならない）。
パリティの生成と検査の機能は、インターフェース制御
論理１５に含まれている。
インターフェース制御論理と信号の説明インターフェー
ス制御論理１５は、制御コントローラとの間で信号をゲ
ートするためのタイミングと制御を提供する６第１４図
に示したインターフェース制御部９０は、通信コントロ
ーラメインＲＡＭとの間でのデータ転送中に下記のイン
ターフェース信号を制御するため、トライステート・ド
ライバ・レシーバ９にタイミングおよび方向制御を提供
する。
データ・バス信号 データ・バスは、１８ビツト（１６データ・ビット＋２
パリテイ・ビット）双方向分岐バスである。下位バイト
は、奇数アドレスをアドレスする際に使い、ビット０−
７とデータの下位パリティ・ビットとを含んでいる。ビ
ットは下位バイトの最下位ビットであり、ビット７は最
上位ビットである。上位バイトは、偶数アドレス（ワー
ド・アドレスと同じアドレス）をアドレスする際に使い
、ビット８−１５とデータの（上位パリティ・ビットと
を含んでいる６ビツト８は上位バイトの最下位ビットで
あり、ビット１５は最−に１位ビットである。データ・
バスは正でアクティブである。通信コン１−ローラから
アダプタへのＤＭＡ読み取りオペレーション中またはメ
モリマツプ式入出力書き込みオペレーション中、データ
・バスは通信コントローラによってドライブされる。ま
た、ＢＭＡオペレーションが進行中でないとき、データ
・バスは、テスト・ツール・アダプタで監視できるよう
に通信コントローラによってドライブされる。
アドレス・バス ＤＭＡアドレス・バスは、すべてのＤＭＡオペレーショ
ンについてバス・マスタでドライブされる分岐バスであ
る。アドレス・バスは、メモリ・スペース中においてア
クセスされる位置のアドレスを含んでいる。アドレス・
バスは２３ビツト・バスであり、Ａ１がその最下位ビッ
ト、Ａ２３が最上位ビットである。アドレス・バスは、
正でアクティブである。２３ビツト・アドレス・バスは
、上側データ・ストローブおよび下側データ・ストロー
ブと共に、単一バイト・アドレスまたはワード・アドレ
スを選択するのに使われる。データ・ストローブだけが
アクティブな場合、バイトオペレーションとなる。両方
のデータ・ストローブがアクティブなとき、ワード（２
バイト）オペレーションとなる。ＤＭＡオペレーション
が進行中でないとき、アドレス・バスは、テスト・ツー
ルで監視できるように通信コントローラによってドライ
ブされる。このバスも１通信コントローラからアダプタ
へのメモリマツプ式入出力制御オペレーションに通信コ
ントローラによってドライブされる。
制御バス書き込み信号 この分岐信号は、すべての入出力オペレーションについ
てデータ・バス上での転送方向を示すため、バス・マス
ターによってドライブされる。ＤＭＡオペレーション中
、この信号が活動化すると。
データ転送がバス・マスターからメモリへの転送である
ことを示す。ＤＭＡオペレーション中、この信号が活動
化していないとき、データ転送がメモリからバス・マス
ターへの転送であり、読み取すオペレーションに関連す
るものであることを示す。ＤＭＡオペレーションが進行
中でない場合、この信号は通信コントローラの制御下に
ある。通信コントローラは、書き込みオペレーションを
実行する際にこの信号を活動化する。書き込み信号は、
負でアクティブな信号である。
レベル１割り込み信号 レベル１割り込み信号は、通信コントローラへの待機中
のレベル１の割り込みをもつアダプタによってドライブ
される分岐信号である。アダプタは、データ割り込みま
たはアダプタのマシン・チェック割り込みをもつとき、
この信号を活動化する。レベル１割り込み信号は、負で
アクティブな信号である。
レベル６割り込み信号 レベル６割り込み信号は、通信コントローラへの待機中
のレベル６の割り込みをもつアダプタによってドライブ
される分岐信号である。制御割り込みをもつアダプタが
、この信号を活動化する。
レベル６割り込みは負でアクティブな信号である。
レベル１割り込み肯定応答信号（Ｌ　Ｉ　Ｉ　ＡＣＫ）
ＬＩＩＡ、ＧＫは、プロセッサ５がアダプタからのレベ
ル１割り込みに対する割り込み肯定応答サイクルを実行
するとき、通信コントローラ中の主処理装置によって活
動化される分岐信号である。
ＬＩＩＡＣＫは、負でアクティブな信号である。
レベル６割り込み肯定応答信号（Ｌ６ＩＡＣＫ）Ｌ６Ｉ
ＡＣＫは、プロセッサ５がアダプタからのレベル６の割
り込みに対する割り込みを肯定応答サイクルを実行する
とき、通信コントローラ中の主処理装置によって活動化
される分岐信号である。Ｌ６ＩＡＣＫは負でアクティブ
な信号である。
バス要求７割り込み要求バス これは、各アダプタ位置に線が１本ずつ割り当てられた
、１８個の信号のバスである。このバスは、バス要求お
よびアダプタ割り込みを処理できるように多重化されて
いる。通信コントローラ中の主プロセツサが、レベル１
の割り込みに対する割り込み庁定応答サイクルを実行す
るとき、通信コントローラのシステム論理が、アダプタ
に対するレベル１割り込み肯定応答（Ｌ　Ｉ　Ｉ　ＡＣ
Ｋ）信号を活動化する。通信コントローラ中の主プロセ
ツサがレベル６の割り込みに対する割り込み肯定応答サ
イクルを実行するとき１通信コントローラのシステム論
理が、アダプタに対するレベル６割り込み肯定応答（Ｌ
　６　Ｉ　ＡＣＫ）信号を活動化する。Ｌ２ＩＡＣＫが
アクティブのとき、アダプタが通信コントローラに提示
されるレベル６の割り込みをもつ場合、そのバス要求７
割り込み肯定応答線を活動化する。ＬＩＩＡＣＫとＬ６
ＩＡＣＫがアクティブでないとき、アダプタは、ＤＭＡ
要求をもつ場合、その要求７割り込み肯定応答線を活動
化する。バス要求７割り込み肯定応答は、負でアクティ
ブな信号である。
バス要求オペレーション、ＬＩＩＡＣＫとＬ６ＴＡＣＫ
がアクティブでないとき、ＤＭＡ要求をもつアダプタが
、そのバス要求７割り込み肯定応答線を活動化する。バ
ス要求７割り込み肯定応答線は、入出力オペレーション
のためにバスの制御を要求する任意の装置によってドラ
イブされる。
アダプタは、バス要求に対するそのバス要求７割り、込
み肯定応答線を活動化するとき、それがバス・マスター
権を得るまでそれをアクティブに保たなければならない
、ＬＩＩＡＣＫまたはＬ６ＩＡＣＫがアクティブになる
場合、もしくはアダプタが滅勢される場合、バス要求を
取り下げなければならない。装置が滅勢されない限り、
バス要求を早期に取下げる必要はない。あるバス・マス
ターがそのバス・マスター権を得て、その最後のまたは
唯一の転送を行う準備ができているとき、そのバス要求
信号は、それがアドレス・ストローブを活動化する前に
滅勢され安定でなければならない。
最後の転送を完了したバス・マスターは、進行中の転送
に対するアドレス・ストローブを滅勢するまで、そのバ
ス要求を再活動化する必要はない。
割り込み肯定応答オペレーション、通信コントローラの
主プロセツサがレベル１の割り込みに対する割り込み肯
定応答サイクルを実行しているとき、それらのアダプタ
に対するＬＩＩＡＣＫ線が活動化される。通信コントロ
ーラのプロセッサがレベル６の割り込みに対する割り込
み肯定応答サイクルを実行しているとき、それらのアダ
プタに対するＬＢＩＡＣＫ線が活動化される。ＬＩ　Ｉ
ＡＣＫ信号またはＬ６１ＡＣＫ信号が活動されると、ア
ダプタにそのバス要求をバス要求７割り込み肯定応答バ
スから取り除くように合図が出る。ＬＩＩＡＣＫがアク
ティブな場合、通信コントローラにレベル１の割り込み
が提示されたアダプタが、そのバス要求７割り込み肯定
応答線を活動化することになる。Ｌ６ＩＡＣＫがアクテ
ィブな場合、通信コントローラにレベル６の割り込みが
提示されたアダプタが、そのバス要求７割り込み肯定応
答線を活動化することになる。割り込みは１通信コント
ローラの調停論理回路でコード化され１通信コントロー
ラの主プロセツサに優先権を与えられた割り込みベクト
ル値として提示される。生成されるベクトル値は、アダ
プタがＬＩＩＡＣＫまたはＬ６ＩＡＣＫ中にアクティブ
なそのバス許可７割り込み受入れ信号を認識するとき、
アダプタがコード化された３本の割り込みタイプ線に載
せるコードによって決まる。
バス許可７割り込み許可バス これは、各アダプタ位置に１本ずつ線が割り当てられた
１８個の信号のバスである。このバスは、バス許可を処
理し、割り込み中のアダプタにその割り込みが通信コン
トローラによって受は入れられていることを合図できる
ように多重化されている。アダプタがＬ　Ｉ　ＩＡＣＫ
またはＬ６ＩＡＣＫ中にアクティブなそのバス許可７割
り込み受入れ信号を認識するとき、アダプタは、コード
化された割り込みタイプの線を、通信コントローラに提
示中の割り込みのタイプ（データ割り込み、アダプタの
マシン・チェック割り込みまたは制御割り込み）に対応
して活動化する。アダプタはまた、割り込み線上に提示
されている割り込みをリセツトシなければならない。バ
ス許可７割り込み受は入れ信号は、負でアクティブな信
号である。
バス許可オペレーション。この信号は、そのバス・マス
ター権をとるはずの装置のための通信コントローラのバ
ス調停論理回路でドライブされる。
バス・マスター権を要求している装置が複数個あるので
、本システムではどの装置にバスの制御を許すかを決定
する調停論理回路を設けである。たとえば、その位置に
もとづいて優先順位を決定するスター調停法を採用する
。位置１に導入されたアダプタが、優先順位の高いアダ
プタとなり、最後の位置に導入されたアダプタの優先順
位は最低となる。バス許可は、バス許可肯定応答および
アドレス・ストローブが活動化された後、またはバス許
可が受諾されなかったことが検出されるまで、一度活動
化されれば非活動化されない。バス許可は、アドレス・
ストローブが活動化された直後に非活動化される。これ
は、調停の解決およびバスの最大利用のために最大の時
間が得られるようにするためである。アダプタは、それ
がアクティブな′／＜ス要求をもつとき、バス許可が活
動化されたことを検出するまで、バス・マスターとして
バス−にのどの信号も活動化する必要がない。さらに。
アドレス・ストローブ、データ転送肯定応答およびバス
許可肯定応答は、次のバス・マスターがインターフェー
ス上の信号を活動化する前に以前のバス・マスターによ
って非活動化されていなければならない。
割り込み受は入れオペレーション。ＬＩＩＡＣ：Ｋまた
はＬ６ＩＡＣＫがアクティブなとき、通信コントローラ
の制御論理回路は、その割り込みが肯定応答されている
アダプタに対するバス許可７割り込み受は入れ信号を活
動化する。あるアダプタが、Ｌｌ、ＩＡＣ：ＫまたはＬ
６ＩＡＣＫがアクティブな間にアクティブであるそのバ
ス許可７割り込み受は入れ線を認識すると、そのアダプ
タは。
通信コントローラに提示されている割り込みのタイプ（
データ割り込み、アダプタのマシン・チェック割り込み
または制御割り込み）に対応するコード化された割り込
みタイプ線を活動化する。通信コントローラ中で各アダ
プタからの３種の割り込みタイプに対応する一意的な割
り込みベクトル値が生成される。アダプタは、また割り
込み線上に提示された割り込みをリセットしなければな
らない。
コード化割り込みのタイプ（ビットＯ〜２）これらの負
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。あるアダプタが、ＬＩＩＡＣ：ＫまたはＬ６ＩＡＣ
Ｋがアクティブな間にアクティブであるそのバス許可７
割り込み受は入れ線を認識すると、そのアダプタは、通
信コントローラに提示されている割り込みのタイプ（デ
ータ書き込み、アダプタのマシン・チェック割り込み、
または制御割り込み）に対応するコード化された割り込
みタイプ線を活動化する。
通信コントローラ中で、各アダプタからの３種の割り込
みタイプに対応する一意的な割り込みベクトル値が生成
される。アダプタはまた割り込み線上に提示された割り
込みをリセットしなければならない。
コード化割り込みのタイプ（ビットＯ〜２）これらの負
でアクティブな分岐信号は、その割り込みが肯定応答さ
れているアダプタによって通信コントローラに提示され
ている割り込みのタイプを示すようにコード化されてい
る。ＬＩＩＡＣＫまたはＬｅＩＡＣＫ中にバス許可７割
り込み受は入れ信号を受は取ったアダプタは、コード化
割り込みタイプ・ビット０．１．２にそのコード化され
た割り込みタイプを載せる。割り込みのタイプは、デー
タ割り込み、アダプタのマシン・チェック割り込み、お
よびアダプタ制御割り込みである。通信コントローラ中
のシステム論理回路が、どのアダプタの割り込みが肯定
応答されているかおよび肯定応答中の割り込みのタイプ
にもとづいて一意的な割り込みベクトル数を生成する。
割り込みタイプのコード化は、次の通りである。
ビット２　　　ビット１　　　ビットＯ割り込みタイプ
非アクティブ　非アクティブ　非アクティブ　予約０密
功コードイθ非アクテイブ　非アクティブ　　アクティ
ブ　予約（無効ロートイυ非アクティブ　　アクティブ
　非アクティブ　データ非アクティブ　　アクティブ　
　アクティブ制御アクティブ　非アクティブ　非アクテ
ィブ　アブブタマシンチェックアクティブ非アクティブ
　　アクティブ予約アクティブ　　アクティブ非アクテ
ィブ　予　約アクティブ　　アクティブ　　アクティブ
予約バス許可肯定応答信号 バス許可肯定応答信号（ＢＧＡＣＫ）は、ＤＭＡオペレ
ーション中にバス・マスター権を得るために使用される
分岐信号である。バス許可肯定応答信号は、負でアクテ
ィブな信号である。
ＤＭＡオペレーション。バス許可肯定応答信号は、アク
ティブなバス要求をもちバス許可を受は取ったアダプタ
によって活動化される信号である。
アダプタは、許可を受は取った後、以前のバス・マスタ
ーからのアドレス・ストーブ、ＤＴＡＣＫおよびＢＧＡ
ＣＫが非活動化されてから自分のＢＧＡＣＫを活動化す
る。バス許可肯定応答は、入出力オペレーションの完了
までアクティブに保たれなければならない。バス・マス
ター権は、バス許可肯定応答が非活動化されると終了す
る。
アドレス・ストローブ信号 アドレス・ストローブ信号は、ＤＭＡオペレーションを
実行するとき、バス・マスターによってドライブされる
分岐信号である。ＤＭＡオペレーションの場合、アドレ
ス・ストローブ信号は、そのアドレス・ストローブ信号
が活動化されてから非活動化されるまでアドレス・バス
信号が有効で安定となるように、ドライブされなければ
ならない、ＤＭＡオペレーションが進行中でないとき、
アドレス・ストローブは通信コントローラの制御下にあ
り、通信コントローラのメモリ・サイクル中通信コント
ローラによって活動化される。アドレス・ストローブ信
号は、負でアクティブな信号である。
上側データ・ストローブ信号 上側データ・ストローブ信号は、単一バイトオペレーシ
ョンが実行され、バイト上位（偶数アドレス）バイトで
あるとき、バス・マスターによってドライブされる。上
側データ・ストローブも下側データ・ストローブも、ワ
ードオペレーション用に活動化される。ＤＭＡオペレー
ションが進行中でないとき、−上側データ・ストローブ
は通信コントローラの制御下にあり、データの上位バイ
トを読み取りまたは書き込みのメモリ・サイクル（通信
コン１〜ローラのメモリ・サイクル）中１通信コントロ
ーラによって活動化される。上側データ・ストローブは
、負でアクティブな信号である。
下側データ・ストローブ信号 下側データ・ストローブ信号は、単一バイトオペレーシ
ョンが実行され、バイトが下位（奇数アドレス）バイト
であるとき、バス・マスターによ妻でドライブされる。
下側データ・ストローブも上側データ・ストローブも、
ワードオペレーション用に活動化される。ＤＭＡオペレ
ーションが進行中でないとき、下側データ・ストローブ
は通信コントローラの制御下にあり、データの下位バイ
トを読み取りまたは書き込みのメモリ・サイクル中、通
信コントローラによって活動化される。下側データ・ス
トローブは、負でアクティブな信号である。
データ転送肯定応答信号 データ転送１’を定応答信号は、入出力オペレーション
中にスレーブ装置（記憶制御装置、システムメモリマツ
プ式入出力論理回路またはアドレスされたアダプタ）に
よってドライブされる分岐信号である。これは、ＤＭＡ
オペレーション中のアダプタと通信コントローラのメモ
リ・システムとの間での非同期オペレーション、および
主プロセツサのメモリマツプ式入出力オペレーション中
の主プロセツサとアダプタとの間での非同期オペレーシ
ョンを考慮したものである。書き込みオペレーションの
場合、データ転送肯定応答はスレーブ装置がインターフ
ェース上で情報を捕捉し、オペレーション進行可能であ
ることを示す。読み取りオペレーションの場合、データ
転送肯定応答は、スレーブ装置がデータをデータ・バス
に出し、オペレーション進行可能であることを示す。Ｄ
ＭＡオペレーション中、スレーブ装置は通信コントロー
ラの記憶制御装置であるから、データ転送肯定応答はこ
の記憶制御装置より供給される。通信コントローラから
アダプタへのメモリマツプ式入出力の読み取りサイクル
または書き込みサイクル中、アドレスされるアダプタが
スレーブ装置となるので、通信コントローラにデータ転
送肯定応答信号を供給しなければならない。データ転送
肯定応答は一度活動化されると、アドレス・ストローブ
がアクティブな間アクティブでなければならず、アドレ
ス・ストローブが非活動化されると非活動化しなければ
ならない。データ転送肯定応答信号は。
負でアクティブな信号である。
エラー信号 エラー信号は、記憶制御システム論理回路でドライブさ
れる分岐信号である。エラー信号は、次のうちの一つを
示す。
アダプタから受は取ったデータのパリティの誤まり。
導入されていない記憶装置への読み取りまたは書き込み
。
ＲＯ８への書き込み。
バス許可を受は取ったアダプタが２マイクロ秒以内にバ
ス許可肯定応答で応答しなかったことによるタイムアウ
ト条件。
アダプタがタイムアウト期間内にそのストローブを非活
動化しなかったことによるタイムアウト条件。
読み取りオペレーションで２重ビット・エラーが検出さ
れるか、またはバイト書き込みオペレーションに対する
読み取り一修正−書き込みサイクルの読み取り部分の間
に２重ビット・エラーが検出されたこと。
アダプタがＲＡＭの記憶保護域への書き込みを試行する
か、または通信コントローラのメモリマツプ式入出力域
へのアクセスを試行する場合に生ずる記憶保護違反。
エラー信号は、アクティブなバス・マスタによって入力
として単に検出されなければならない。
エラー信号を検出したバス・マスターは、それが通信コ
ントローラに対するインターフェース上で活動化した信
号を減勢しなければならない。エラー信号は、データ転
送肯定応答信号が活動化される前またはそれと同時に活
動化される。エラー信号は、負でアクティブな信号であ
る。
システム・リセット信号 システム・リセット信号は、下記のいずれかのタイプの
リセットが生ずるとき通信コントローラによって活動化
される負でアクティブな信号である。
電源投入リセット メモリマツプ式入出力によって実行されるリセット サービス・アダプタからのリセット 操作盤からのディスク・ダンプ・リセットプロセッサの
リセット命令の実行 システム・リセットは、アダプタがリセット・ソースで
あるとき、サービス・アダプタ位置におけるそのアダプ
タをリセットしない。
メモリマツプ式入出力選択信号 これは、あるアダプタに対するメモリマツプ式入出力オ
ペレーション中に、通信コントローラの主プロセツサに
よって活動化される負でアクティブな信号である。アダ
プタは、どのアダプタが選択されまたどの機能が実行さ
れるのかを決定するためアダプタ選択信号がアクティブ
な間に、アドレス・バスの下位８ビツトを解読する。
受信オペレーション用インターフェース制御メインＲＡ
Ｍから読み取られるＤＣＷは、ＤＭＡデータ転送中にＲ
ＡＭをアドレスするためアダプタが使用するアドレス情
報を含んでいる。そのデータ・バッファは、アダプタが
ＤＭＡオペレーション中にＲＡＭに直接アドレスできる
ように、ＲＡＭ中でマツピングされている。ＲＡＭは、
システム・アドレスのビット２３がＲＡＭアクセス中に
活動化されないようアドレス・スペースに位置指定され
ている。あるアダプタがＤＭＡ書き込みオペレーション
を実行するとき、そのアダプタは、アクティブなビット
２３書き込みオペレーションを実行する。アクティブな
ビット２３によるオペレーションでは、インターフェー
ス制御論理１５のＤＭＡ要求ラッチがセットされる。こ
れで通信コントローラに対するＤＭＡバス要求が活動化
される。通信コントローラの調停論理回路は、アダプタ
がアクティブなりＭＡババス求をもつ優先順位最高のア
ダプタとなったとき、そのアダプタに対するバス許可信
号を活動化する。バス要求からバス許可までの間は、ア
ダプタは書き込みサイクルに保たれ、そのアドレス・バ
ス、データ・バスおよび制御信号はアクティブに維持さ
れる。
アダプタがバス許可を挙げ取ると、インターフェース制
御論理１５はバス許可肯定応答信号を活動化し、続いて
次のことを行う。
アダプタのアドレス・バスはＤＭＡアドレス・バスにゲ
ートされる。ただし、システムＲＡＭへの正しいマツピ
ングを実行するためにビット２３は非活動状態にされる
。
アダプタの制御信号は、ＤＭＡ制御信号にゲートされ、
プロセッサのタイミング仕様に合致するように時間調整
される。
これは書き込みオペレーションなので、アダプタのデー
タ・バスはＤＭＡデータ・バスにゲートされる。
通信コントローラの記憶制御論理回路は、システムＲＡ
Ｍへの書き込みオペレーションを実行し、ＲＡＭにデー
タが書き込まれるとき、アダプタに対するデータ転送肯
定応答信号を活動化する。
アダプタがデータ転送肯定応答信号を受は取ると、イン
ターフェース制御論理１５はＤＭＡインターフェースに
対する信号を逐次的に非活動化し。
アダプタのプロセッサ５は書き込みオペレーションサイ
クルを完了する。
ブロックの終りを受は取るまでは、通信線からバイトを
受は取る毎に、このシーケンスが繰り返される。
送信オペレーション用インターフェース制御あるアダプ
タがＤＭＡ読み取りオペレーションを実行するとき、そ
のアダプタは、アクティブなビット２３で読み取りオペ
レーションを実行する。
アクティブなビット２３によるオペレーションでは、イ
ンターフェース制御論理１５のＤＭＡ要求ラッチがセッ
トされる。これで通信コントローラに対するＤＭＡバス
要求が活動化される０通信コントローラの調停論理回路
は、そのアダプタがアクティブなりＭＡパス要求をもつ
優先順位最高のアダプタとなったとき、そのアダプタに
対するバス許可信号を活動化する。バス要求からバス許
可までの間は、アダプタは読み取りサイクルに保たれ、
そのアドレス・バス、データ・バスおよび制御信号はア
クティブに維持される。アダプタがバス許可を受は取る
と、インターフェース制御論理１５はバス許可肯定応答
信号を活動化し、続いて次のことを行う。
アダプタのアドレス・バスはＤＭＡアドレス・バスにゲ
ートされる。ただし、システムＲＡＭへの正しいマツピ
ングを実行するためにビット２３は非活動状態にされる
。
アダプタの制御信号は、ＤＭＡ制御信号にゲートされ、
プロセッサのタイミング仕様に合致するように時間調整
される。
これは読み取りオペレーションなので、インターフェー
スＲ１１ｌ論理１５は、ＤＭＡインターフェースからデ
ータを受は取るように条件付けられる。
通信コントローラの記憶制御論理回路は、システムＲＡ
Ｍに対する読み取りオペレーションを実行し、ＤＭＡイ
ンターフェース上でデータがアクティブのとき、アダプ
タに対するデータ転送肯定応答信号を活動化する。
アダプタがデータ転送肯定応答信号を受は取ると、イン
ターフェース制御論理１５はＤＭＡインターフェースに
対する信号を逐次的に非活動化し。
アダプタのプロセッサは読み取りオペレーションサイク
ルを完了する。
ＤＭＡ送信カウントがゼロになるまでは１通信線にバイ
トを送る毎にこのシーケンスが繰り返される。
以上の説明から、プログラム記憶式に調節できるプロト
コル・アダプタおよびポート・インターフェースを含む
多重ポート通信アダプタと無走査式の通信コントローラ
と組み合わせた構成は、いずれもＤＩＡＣ：３のユニー
クな構造とアーキテクチャおよび制御論理に大きく依存
していることが理解されよう。ＤＩＡＣ３は、比較的多
数のチャネルに対する直接メモリ・アクセスの調停と割
り込みの調停の両方を処理できる点でユニークである。
ＤＭＡモードおよび割り込みモードで多重ポート通信の
機能を実行できるアーキテクチャ構造は、これまでには
知られていない。本実施例は、各チャネル毎に最適のデ
ータ転送モードをシステム環境条件の要求に合わせて個
別にプログラミングでき、プロセッサをベースとする通
信システム内部のＵＳＡＲＴ２などの複数の通信チャネ
ル装置との間でデータを転送するための改良された手段
を提供する。さらに、本実施例は、サービスされる実際
の装置に対する要件を最小限にして、データ転送を実現
するための、ハードウェア効率の高いアーキテクチャを
提供する。
Ｄ４．ＤＩＡＣ３の概要 ＤＭＡ／割り込み制御装置すなわち本明細書ではＤＩＡ
Ｃ３と呼ぶ制御装置は、多重ポート通信アダプタにおけ
る最重要部分である。通信の分野で問題となるのは、受
信装置と送信装置との間でデータを転送するためのメカ
ニズムである。受信装置がプロセッサのメモリであり、
送信装置が入力バッファである場合、またはそのデータ
転送方向が逆の場合、データ・サービスの一般的な２つ
のデータ転送モードは、キャラクタ割り込みモードと直
接メモリ・アクセスモードである。
割り込みサービスモードでは、通信装置（典型的な場合
ではＵＳＡＲＴ）がデータキャラクタの送信または受信
の準備を完了すると、プロセッサに割り込む。プロセッ
サは、装置から提示される一意的な割り込みベクトルに
よって割り込みをかけた装置を識別した後１通常は最終
的にデータ転送オペレーションを実行せしめる割り込み
サービス・ルーチンに入る。通常は、ＲＡ、　Ｍのバッ
ファ域との間でデータを転送することが望ましい。した
がって１割り込みをかけている装置が受信装置の場合、
主プロセツサは、その受信データをアクセスしてそれを
適切なＲＡＭ位置に書き込む。逆に送信装置の場合は、
主プロセツサは適切なＲＡＭ位置をアクセスして、デー
タを送信装置に転送する。このＩａ楕だと、システムの
設計は比較的簡単になるが、転送を行なうのに必要なプ
ロセッサ・サイクル数の点からいうと非常に高価である
。
データ転送を実現するために広く使用されているもう一
つの機構は、直接メモリ・アクセスモードである。この
モードでは、一般にＤＭＡコントローラと呼ばれる専用
のプロセッサを使用する。
これは、要求されるバスの制御権を受は取り、データを
受信装置または送信装置とシステムのメインＲＡＭとの
間で転送することにより、プロセッサが連続的に関与す
ることなく転送を実行する。
ＤＭＡコントローラは、主プロセツサに割り込む前にデ
ータ・ブロックを転送する。このモードは。
データ・ブロックの転送によって通信チャネルを処理す
る場合には効率的であるが、システムの全体的な設計が
複雑となり、融通性が低くなる。さらに、市販のＤＭＡ
コン１−ローラで処理できるチャネル数は、普通２本か
ら４と比較的少なく、本実施例の場合のように多数のチ
ャネルをＤＭＡモードで処理する必要がある場合、その
欠点が］］立ってくる。
以上のことから、所与のチャネルに対する最適のデータ
転送モードは、所与の時間にそのチャネルについて企図
される通信の種類に依存することが理解できるであろう
。たとえば、チャネル１が同期データ・リンク制御（Ｓ
ＤＬＣ）プロトコルを使って通常は高いボーレートでデ
ータを送信する場合、ＤＭＡモードが望ましい。逆に、
別のチャネル、たとえばチャネル５が調歩式により比較
的低いボーレートでデータを受信するために専用のもの
となっている場合、そのチャネルをキャラクタ割り込み
モードでサービスするのが有利である。しかしながら、
所与のチャネルに対するデータ転送用に選ばれる機構は
、システム全体のアーキテクチャのハードウェアで決ま
ってしまう。このため、各種の通信チャネル構成を処理
できるように設計されたシステムは、大きな制限が課さ
れる。たとえば、ある適用業務で低速の調歩式装置を処
理できるように設計された通信ポートが、高速の５ＤＬ
（、型装置情報転送を処理するには全く適さないことが
ある。さらに、独自のハードウェアの修正を加えない限
り、所与のチャネルに対するデータ転送機構の動的再構
成が全く不可能なことがある。
ＤＩＡＣ３の良好な実施例で例示されるような直接メモ
リ・アクセス７割り込み制御装置が開発されたのは、こ
の専門的な雅しい問題を解決するためである。このアー
キテクチャは、下記の一般特性をもつ単−ＮＭＯ８ＶＬ
ＳＩチップに統合される。
ＤＩＡＣ：３は、高性能のデータ転送機構を提供し、一
時に多数の通信チャネルを処理することができる。良好
な実施例では２０本のチャネルが設けであるが、実際に
はサービスできるチャネルの数にアーキテクチャ上の制
限はない。このアーキテクチャは、また各チャネルに対
するデータ転送域を最適にすることができ１選択的に修
正できる。
さらに転送モードをいつまでも動的に再構成できる、そ
の上、インターフェースが簡単なため、このＤＩＡＣの
アーキテクチャは、良好な実施例で述べられているよう
な現在考えているもの以外のプロセッサをベースとする
様々なシステムにも使用できる。このアーキテクチャは
、ハードウェアおよび相互接続を極力少なくして多数の
通信チャネルをサービスすることができる。当業者なら
理解できるように、これによりコストの大幅な節約がで
きる。第４図には、プログラム記憶式に調節できる多重
ポート通信アダプタ内部に常駐するＤＩＡＣ３も示しで
ある。ＤＩＡＣ：３へのインターフェースは、下記のも
のからなる。
各通信チャネルからの個々の要求入力が、ＤＩＡＣ３に
接続される１図に示したケースでは、通信装置は、ＵＳ
ＡＲＴと呼ばれる汎用非同期／同期送受信装置である。
ベンダ供給の上記のタイプの標準ＵＳＡＲＴを使用する
場合、各ＵＳＡＲＴは、２本の受信チャネルと２本の送
信チャネルをサービスする。あるチャネルがデータキャ
ラクタの受信または送信を希望するとき、要求がＵＳＡ
ＲＴによって活動化される。もう一種のインターフェー
スは、ＤＭＡオペレーション中にシステム・バスの制御
権を取得するのに使われるバス・アクセス制御である。
これらの制御線は、ＤＭＡバ・ス要求信号、ＤＭＡバス
許可信号、およびＤＭＡバス許可肯定応答信号からなる
。図に示したシステムでは、これらの信号は第４図のプ
ロセッサ５と直接通信する。付加的なインターフェース
信号は、プロセッサ５にステータスを通信するための割
り込み制御と、データ転送オペレーション用のアドレス
・データ・バスおよび制御バスである。これらのインタ
ーフェースは極めて簡単なので、専用の制御論理回路に
関して最小の要件で、各種のプロセッサとＵＳＡＲＴに
容易に収容できる。
第４図に示した設計では、システムで使う５個のＵＳＡ
ＲＴ２は、それぞれ受信装置２個と送信装置２個および
各チャネル用の個別の要求線を備えている６第４図に示
すように、要求線はＤＩＡＣ３に配線され、要求Ｏない
し要求１９と記されている。この設計の規約によれば、
奇数番号の要求線は受信装置チャネルからくるものであ
り、偶数番号の要求線は送信装置チャネルからくる。Ｄ
ＩＡＣ３により、ＤＭＡモードまたはキャラクタ割り込
みモードによるＵＳＡＲＴ２のチャネルとシステムの記
憶装置（ＲＡＭ、ＥＰＲＯＭ、ＥＥＦＲＯＭまたはプロ
セッサ５）との間のデータ転送が容易になる。ＤＩＡＣ
３は、２０本のチャネルのうちのどれに対してもいずれ
のデータ転送モードでもサービスできるように制御でき
る。主なオペレーションは、所与のチャネルがデータ転
送サービスを要求するとき、要求を提示することである
。次にＤＩＡＣ３はそのチャネルについて指定されたデ
ータ転送モードにもとづいてその要求をサービスする。
Ｄ４．１．ＤＩＡＣ：３の詳細 第６図（すなわち第６Ａ図ないし第６Ｄ図）は、ＤＩＡ
Ｃ３の良好な実施例のブロック図を示したものである。
ＤＩＡＣ３は、独立した異なる２つの機能をもつものと
考えることができる。第１の機能は、ＤＭＡ転送モード
でデータ転送を実行することである。もう一つの機能は
、キャラクタ割゛り込みモード用である。第６図に示す
ように、ブロック３０〜３５は、専用のＤＭＡプロセッ
サを構成する。ブロック３６と３７は、専用の割り込み
プロセッサを構成する。ＤＩＡＣ３は、メモリマツプ式
入出力デコーダ３８とデータ・バスとこれら２台の基本
プロセッサとの間で共用されるシステム・インターフェ
ース論理３９を備えている。
入ってくる要求は、ＤＭＡ要求アービタ３０および割り
込み要求アービタ３６によってただちに受は取ることが
できる。どちらのアービタもプログラム可能なレジスタ
を含んでいる。第７図（すなわち第７Ａ図および第７Ｂ
図）のＤＭＡ付勢レジスタ５０および第１２図のキャラ
クタ割り込み付勢レジスタ６９によりどのチャネルにど
のデータ転送モードでサービスするかを示す。あるチャ
ネルがある要求線を活動化し、ＤＩＡＣ３がそのチャネ
ルにＤＭＡモードでサービスするようにプログラミング
されている場合、第６図のブロック３０〜３５のＤＭＡ
プロセッサがその転送を実行する。そのチャネルがその
要求線を活動化し、それがＤＩＡＣ中でキャラクタ割り
込みモードをサービスするようにプログラミングされて
いる場合、第６図のブロックおよび３７の割り込みプロ
セッサがその転送をサービスする。
どのチャネルにどの転送モードでサービスするかの選択
は、プログラマによりなされ、第１図のＥＰＲＯＭ８に
記憶される。
ＤＩＡＣ３の制御レジスタのプログラミングは。
初期設定時に第４図のプロセッサ５によって行われる。
プロセッサ５はＥＰＲＯＭ８から構成データを取り出し
、プロセッサ５の入出カマツブでそれらのレジスタに割
り当てられている適切なメモリマツプ式入出力アドレス
を使って１割り込み付勢レジスタ６９にそれを書き込む
。割り込み付勢レジスタ６９の各ビットは、単一通信チ
ャネルＯ〜１９にマツピングされている。ＤＭＡ付勢レ
ジスタ中のあるビットがセットされると、ＤＭＡモード
でサービスされる対応するチャネルが付勢される。同様
にキャラクタ割り込み付勢レジスタ中のあるビットがセ
ットされると、割り込みモードでサービスされる対応す
るチャネルが付勢される。
たとえば、ＤＭＡ付勢レジスタ５０でビット１゜５．７
でセットされた場合、チャネル１．５．７がＤＭＡモー
ドでサービスされる。同様に割り込み付勢レジスタ６９
でビット０．９．１５がセットされた場合、それらのチ
ャネルが割り込みモードでサービスされる。所与のチャ
ネルで対応するピッ１−がどちらもセットされていない
場合、そのチャネルは全くサービスされない。これは、
様々な用途を提供するが、その主なものは故障分離ルー
チン用である。
キャラクタ割り込みデータ転送モードの例キャラクタ割
り込みデータ転送モードは１割り込みデータ転送要求が
同時にあった場合にこれらを調停すること、プロセッサ
５に単−割り込みを提示すること、および所与のチャネ
ル上で転送するためサービス・ルーチン用のＲＡＭの適
切な位置にプロセッサ５を向ける目的で、優先順位最高
の要求を出しているチャネルに対して一意的なベクトル
値を与えることの３つのオペレーションを有する。これ
らのオペレーションは、第６図および第１２図に示した
良好な実施例では、次のようにして実現される。
要求は、各クロック期間に第１２図のキャラクタ割り込
み要求レジスタ６８で抽出される。アクティブな要求を
もち、対応するビットがキャラクタ割り込み付勢レジス
タ６９中でセットされているチャネルが、待機中のキャ
ラクタ割り込み要求をもつものと解釈される。これらの
要求は、キャラクタ割り込みマスター付勢レジスタ７０
がセットされている場合にキャラクタ割り込み要求ゲー
ト７１を通過することができる。レジスタ７０のキャラ
クタ割り込みマスター付勢ビットがリセットされた場合
は、どの要求もゲート７１を通過できない。
たとえば、２本のチャネル５と１４がキャラクタ割り込
みモードでサービスされるように構成されているものと
仮定する。すなわち、割り込み付勢レジスタ６９のピッ
１−５とビット１４がセットされており、第７図のＤＭ
Ａ付勢レジスタ５０のビット５とビット１４がリセット
されている。さらに、前述のように奇数チャネルが受信
チャネルであると仮定する。したがって、チャネル５は
ＵＳＡＲＴ２からの受信チャネルであり、チャネル１４
はＵＳＡＲＴ４からの送信チャネルである。
さらに１両方のチャネルが同時にその要求を活動化し、
レジスタ７０のキャラクタ割り込みマスタ付勢ビットが
セットされているものと仮定する。
したがって、要求は、要求提示の次のクロック期間にキ
ャラクタ割り込み要求レジスタ６８中にラッチされる。
２本のチャネルとも割り込みサービス用に付勢されるも
のであるから、割り込みラッチ７３は、第１２図に示す
ようにＯＲゲート７２の出力によってセットされるにれ
によって割り込みをプロセッサ５に渡す割り込み制御論
理（第４図）へのキャラクタ割り込み線で活動化される
。
第１２図のキャラクタ割り込み要求レジスタ６８に記憶
されている要求は、優先順位エンコーダ７４に通じる要
求ゲートを通過する。優先順位エンコーダ７４は、２０
本の入力線をすべて受は取り、アクティブな要求をもつ
優先順位最高のチャネルを表す一意的な５ビツト・コー
ドを生成する。このコードは、要求番号の２進表現であ
る。
たとえば、要求０に接続されているチャネルは、コード
ｏｏｏｏｏをもち、チャネル１に接続されている要求は
００００１となる。これをチャネルの識別番号と呼ぶ。
優先順位のコード化は、ＤＩＡＣ３への要求線の物理的
接続にもとづいている。
大きな番号が割り当てられている要求はど、その優先順
位は高くなる。この例では、生成されるコードは２進数
１４で、チャネル１４が待機中の優先順位が最高の要求
であることを表す。プロセッサ５が提示されたキャラク
タ割り込みに対する割り込み肯定応答サイクルを実行す
るとき、第４図の割り込み制御論理４が第６図の割り込
みプロセッサおよび第６図のシステム・インターフェー
ス論理３９に対するキャラクタ割り込み肯定応答信号を
活動化する。キャラクタＩＡＣＫ信号も第１２図のキャ
ラクタ割り込み要求レジスタ６８に印加される。
この信号からいくつかの効果が生じる。この信号は、第
１２図の優先順位エンコーダ７４の５つの識別番号ビッ
トを、データ・バスの下゛位５ビット上にゲートさせる
。また、割り込みベクトル値レジスタ７５に記憶されて
いる３つのビットを。
システム・データ・バスの下位部の上位３ビツト（ビッ
ト５．６．７）にゲートさせる。これは、チャネル１４
に対する割り込みベクトル値を表す。
さらに、キャラクタ割り込み肯定応答信号が活動化する
と１割り込み要求レジスタ６８が凍結される。すなわち
、ＴＪＡ在の状態でロックされる。
割り込み肯定応答サイクルは完了するまで、要求は要求
ゲート７１中にはロードされない。このため、ベクトル
値はプロセッサ５による読み取り中にデータ・バス上で
変化することが防止される。
たとえば、チャネル１５がこのサイクル中にその要求線
を活動化する場合、チャネル１５の方がチャネル１４よ
りも優先順位が高いので、データ・バス上にゲートされ
た５つの識別番号ビットが変化することになる。このよ
うにベクトル値がそのバス上で安定なとき、第６図のシ
ステム・インターフェース論理３９は、データ転送肯定
応答信号を活動化して、プロセッサ５に通知する。プロ
セッサ５はベクトル値を読み取り、次にこのサービスモ
ードでチャネル１４にサービスするＲＡＭのサービス・
ルーチンに分岐する。
サービス・ルーチン内部で、プロセッサ５は要求された
データ転送を実行する。チャネル１４は送信チャネルな
ので、データを送る必要があり。
送るべきデータをその通信線上で受は取らなければなら
ない。そのため、プロセッサ５は、チャネル１４の送信
データが入っているＲＡＭ６またはＥＰＲＯＭ８からデ
ータ・バイトを取り出し、それをチャネル１４に関する
ＵＳＡＲＴ４の送信バッファに書き込む。データが一度
送信バツファに書き込まれると、チャネル１４はその割
り込み要求を取り下げる。要求はＩＡＣサイクル以外の
各クロック期間で抽出されるから、それが第１２図のキ
ャラクタ割り込み要求レジスタ６８の対応するビットを
リセットする。
しかし、チャネル５はまだサービスされていないので、
その要求はアクティブなままであり、ＯＲゲート７２と
割り込みラッチ７３によって割り込み線をアクティブに
保って、第４図の割り込み制御論理４に絶えず提示でき
るようにする。プロセッサ５でまた待機中の割り込みが
あるため、プロセッサ５は最終的に別のＩＡＣサイクル
を実行する。ＩＡＣサイクル以前に優先順位のより高い
割り込みが活動化されていなかったと仮定すると。
この例で生成される次のベクトル値は、チャネル５に対
するものである。チャネル５は受信チャネルなので、そ
の要求により、その通信線からデータ・バイトを受は取
っていることが示される。次にプロセッサ５はメモリマ
ツプ式入出力オペレーションを実行して、チャネル５を
処理するＵＳＡＲＴ２の受信バッファを読み取り、ＲＡ
ＭＢ中のそのチャネルのバッファ域にそれを書き込む。
次にチャネル５はその受信バッファが読み取られるとそ
の要求を取り下げる。この例では別のアクティブな要求
がないため、プロセッサ５で待機中の割り込みが非活動
化される。割り込みモードで構成されているすべてのチ
ャネルが、このやり方で処理される。
ＤＭＡ転送モードの概要 Ｄ　Ｍ、　Ａ転送モードでは、受信状態、送信状態のい
ずれも存在できる。受信オペレーションでは、ＵＳＡＲ
Ｔ２の受信チャネルが、ＤＩＡＣａ中でＤＭＡモードで
サービスされるように構成される。
このようなチャネルからの要求は、通信線からのデータ
・バイｌ−が蓄積されており、ＤＭＡモードでサービス
を受けなければならないことをＤＩＡＣ３に示す、ＤＭ
Ａプロセッサは、適切なＵＳＡＲＴチャネル受信バッフ
ァの内容をＲＡＭ６の指定された位置に転送して、その
要求をサービスする。送信オペレーションでは、ＤＭＡ
モードでサービスされるように構成されているＵＳＡＲ
Ｔ送信チャネルは、その要求線を活動化することによっ
て、そのバッファが空であることを示す。次にＤＭＡプ
ロセッサはデータをＲＡＭ６の指定された位置から適切
なＵＳＡＲＴチャネル２の送信バッファに転送する。
通常は、所与のチャネルについてデータ・ブロック全体
を転送するのが最も好ましいので、指定された数の転送
中はプロセッサ５の介入なく、上記のオペレーションを
進行することができる。しかし、転送が行われる前に、
ＤＭＡプロセッサは、どのチャネルがサービスされてい
るかということと、そのデータに対するＲＡＭ６中の起
点アドレスまたは宛先アドレスと、転送されるデータの
バイト数とを知らなければならない。チャネルの識別番
号は、要求線とＵＳＡＲＴチャネルの間の一対一のマツ
ピングから導かれる。
起点アドレス、宛先アドレスおよびバイト・カウント情
報は、第６図のＤＩＡＣ３の内部ＲＡＭ３１に記憶され
ている。内部ＲＡＭ３１は、本ＤＩＡＣのアーキテクチ
ャおよび物理構造のユニークな一面を表わすもので、そ
れ自体物理的な制御ブロックに再分割されている。各チ
ャネルは、そのデータ転送モードの如何にかかわらず、
内部ＲＡＭ３１中に専用の制御ブロックをもつ、ＤＩＡ
Ｃ３は２０本のチャネルをサポートするので、その内部
ＲＡＭ３１内には２０個の制御ブロックがある。各制御
ブロックは、起点アドレス／宛先アドレス・フィールド
とバイト・カウント・フィールドの２つの情報フィール
ドを含んでいる。
第９図は、内部ＲＡＭ３１内の制御ブロックの編成およ
びその各種通信チャネルとの対応関係を示したものであ
る。ＤＭＡモードでサービスされる各チャネルに対して
は、対応する制御ブロックが初期設定されていなければ
ならない。チャネルが受信装置として指定されている場
合、そのアドレス・フィールドは、ＲＡＭＧ中の入りデ
ータが記憶される開始アドレスを含んでいなければなら
ない。カウント・フィールドは、プロセッサ５に通知す
る前に、ＲＡＭ６に転送されるバイトの数を含んでいな
ければならない。チャネルが送信装置の場合、アドレス
・フィールドは、データが読み取られて送信装置に渡さ
れる開始アドレスをＲＡ　Ｍ　６に含んでいなければな
らない。カウント・フィールドは、どれだけのデータが
送信されるブロック中にあるかを示す。いずれのフィー
ルドも４バイトを含むが、ＤＭＡアドレス用には３バイ
トしか使われず、バイト・カウント用には２バイトが使
われる。余分のスペースは使用されないが、その編成は
インプレメンテ−ジョン技術によって指定される。
これらの初期情報フィールドのソースは、カストマがプ
ログラミングする［ＦＲＯＭ８の中にあり、そこからプ
ロセッサ５中で動作する制御プログラムによって取り出
されて保持される。プロセッサ５は記憶装置から情報を
取り出し、内部ＲＡＭ３１をアクセスするための適切な
メモリマツプ式入出力アドレスを使ってＤＩＡＣ３の内
部ＲＡＭ３１にそれを書き込む、ＤＩＡＣ３におけるメ
モリマツプ式入出力デコーダ３８はプロセッサ５による
内部ＲＡＭ３１の書き込み又は読み取りのための制御信
号を供給する。
プロセッサ５が、必要な内部ＲＡＭ３１の制御ブロック
を一度初期設定すると、ＤＭＡ転送のための対応するチ
ャネルを付勢することができる。
プロセッサ５は、Ｅ　Ｐ　ＲＯＭ　８またはＲＡＭ６か
らデータを取得して、適切なメモリマツプ式入出力アド
レスを使って第７図のＤＭＡ付勢レジスタ５０にそれを
書き込む。次にプロセッサ５はＤＭＡマスター付勢レジ
スタ５をセットすることができ、ＤＩＡＣ：３はそのチ
ャネルに関してＤＭＡ転送詮行うために付勢される。
ＤＭＡデータ転送モードは、４つのオペレーションから
なる。第１に、ＤＭＡ転送に対して同時に要求が発生し
た場合、これらを調停しなければならない。第２に、チ
ャネルの制御ブロックのアクセスおよび更新がある。第
３に、システム・バスに対する制御要求があり、最後に
ＤＭＡサイクルの実行がある。第６図のＤＭＡ要求アー
ビタ３０がＵＳＡＲＴチャネルからの要求を受は取り、
どのチャネルをＤＭＡモードでサービスするかを決定し
、要求が複数ある場合にはそれらの優先順位を決め、ど
のチャネルを最初にサービスするかを内部サイクル制御
装置３３とＤＭＡサイクル制御装置３４に指示する。
内部サイクル制御装置３３（ＩＯＣ）は、第８図に示し
であるが、状態制御論理５３、ウィンドウ・タイマ５４
、内部ＲＡＭ用のデータ・バッファ５５および増減論理
５６からなる。内部サイクル制御装置３３は、要求の抽
出と調停を順序づけること、チャネルの内部ＲＡＭ３１
の制御ブロックの取り出しおセび更新を行うこと、シス
テム・バスに対するアクセスを要求することならびにＤ
ＭＡサイクルがいつ開始されるかをＤＭＡサイクル制御
装置３４に指示することを担当する。
ＤＭＡサイクル制御装置３４　ＣＤＣＧ）は、第［０図
に示しであるが、状態制御論理５７、ＤＭＡアドレス・
レジスタ５８．バス・マスター・レジスタ５９、バス・
マスター・デコーダ６０およびＵＳＡＲＴインターフェ
ース・デコーダ６１からなる。ＤＭＡサイクル制御装置
３４は、ＤＭＡサイクルの実際の実行を担当する。
ＤＭＡデータ転送方式の一般的データ流れと制御流れの
説明 第６図のＤＭＡ要求アービタ３０は、ＵＳＡＲＴチャネ
ルからの要求を受は取って、ＤＭＡモードでサービスさ
れる優先順位最高の要求を出しているチャネルを識別す
る一意的なコードを生成し。
このＤＭＡチャネル要求識別コードを内部サイクル制御
装置３３に渡す。次にＤＭＡ要求アービタ３０、内部サ
イクル制御装置３３、およびＤＭＡサイクル制御装置３
４が関与する一連の並行オペレーションについて説明す
る。まず、内部サイクル制御装置３３がＤＭＡ要求アー
ビタ３０の生成した識別コードを使ってＤＩＡＣａ内の
内部ＲＡＭ３１のそのチャネルの制御ブロックをアクセ
スし、そこから起点アドレスまたは宛先アドレスを取り
出す。内部サイクル制御装置３３は、最終的にこのアド
レスを適当な時間にＤＭＡサイクル制御装置３４に渡し
て、アドレスを１だけ減分しそれを元の位置に戻して記
憶する。内部サイクル制御装置３３は１次にＤＭＡバス
要求信号を活動化して、システム・バスへのアクセスを
要求する。
それと並行して、ＤＭＡ要求アービタ３０は、要求を出
しているチャネルが依然としてサービスを要求しており
、それがノイズ・スパイクではないことを確認する。プ
ロセッサ５は、ＤＭＡバス許可信号を活動化して、最終
的にシステム・バスへのアクセスを許可する。要求が有
効であると確認された場合、ＤＭＡサイクル制御装置３
４はそのアドレスと識別コードをそのレジスタにラッチ
して、ＤＭＡサイクルを開始する。その間に内部サイク
ル制御装置３３は、内部ＲＡＭ３１の対応する制御ブロ
ックからそのチャネルのバイト・カウントをアクセスし
、それを１だけ増分して、再び制御ブロックに戻して記
憶する。バイト・カウントがＯまで減分されたことが検
出された場合、ＤＭＡ割り込み制御論理３５は、第４図
の割り込み制御論理４に割り込みを提示し、その割り込
みがプロセッサ５で処理されるまで、そのチャネルに対
する以後のサービスの使用を禁止する。
ＤＭＡ要求アービタ３０は複数のＤＭＡ要求を抽出した
場合は、別の識別コードを生成して、それを内部サイク
ル制御装置３３に渡す。ＤＭＡサイクルの実行中、内部
サイクル制御装置３３とＤＭＡ要求アービタ３０は再度
上記のように動作する。内部サイクル制御装置３３およ
びＤＭＡ要求アービタ３０は、次のＤＭＡサイクルの準
備のため、新しい起点アドレスと宛先アドレスを取り出
して、サービスすべき要求が有効なことを確認する。
すなわち、ＤＭＡ要求アービタ３０、内部サイクル制御
装置（以下ＩＯＣという）３３およびＤＭＡサイクル制
御装置（以下ＤＣＣという）３４の間では、準備ステッ
プと実行ステップがパイプライン化されており、ＤＣＣ
３４が現サイクルを終了すると直ちに遅延なく次のサイ
クルに進行することができる。したがって必要な情報を
ＲＡＭにアクセスする際に待ち時間なしに、そのときア
クティブな要求をもつすべてのチャネルをサービスする
ことができる。
従来のＤＭＡアクセス制御装置は、上述のＲＡＭをベー
スとする情報を有するものではなく、チップ・スペース
を大量に要しかつ組み立てが高価なレジスタをベースと
するテーブルしか使っていなかったという点を考えれば
、本実施例のユニークな而が理解されよう。
所与のチャネルのバイト・カウントが０まで減分された
場合、ＩＣＣ３３はＤＭＡ割り込み制御論理３５にその
ことを通知する。ＤＭＡ割り込み制御論理３５は、プロ
セッサ５に割り込みを提示し、チャネルの割り込みビッ
トが明示的にリセットされるまではそのチャネルに対す
る以後のサービスを禁止する。プロセッサ５がその割り
込みに肯定応答すると、ＤＭＡ割り込み制御論理３５は
、バイト・カウントが０まで減分された優先順位最高の
チャネルに対して一意的なベクトル値を与える。これに
よってプロセッサ５は、ＲＡＭ６中の必要な処理を実行
できる適切なサービス・ルーチンに向けられる。たとえ
ば、このチャネルに対する受信データ・ブロックにプロ
トコル変換をインプリメントしなければならないと、プ
ログラマが希望することがある。複数のチャネルのバイ
ト・カラン１へが０まで減分されている場合、ＤＭＡ割
り込み制御論理３５はその割り込みをアクティブに保ち
１個々の割り込みビットがすべてリセットされるまで、
ベクトル値を提示し続ける。
ＤＭＡデータ転送の特定の例 たとえば任意的にチャネル６およびチャネル１７を選ん
で２本のチャネルを介したＤＭＡ転送の次の例を考えて
みる。偶数番号のチャネルは、この設計では規約により
送信チャネルと指定され、奇数番号のチャネルは受信チ
ャネルであることを思い出すと、チャネル６はＵＳＡＲ
Ｔ２からサービスされる送信チャネルであり、チャネル
１７はＵＳＡＲＴ５からサービスを受ける受信チャネル
である。
ＤＩＡＣ３は、ＤＭＡオペレーションの開始前に適切に
初期設定しなければならない。プロセッサ５は、チャネ
ル６に対する送信情報の位置の起点アドレスを取り出し
て、チャネル６に対して指定されている内部ＲＡＭ３１
のメモリマツプ式入出力アドレスにそれを書き込む。こ
の情報は、その起点アドレスまたは宛先アドレス・フィ
ールドに書き込まれる。第６図のＤＩＡＣ３のメモリマ
ツプ火入出力デーコダ３８は、そのメモリマツプ式入出
力アドレスがＤＩＡＣ３のｌＲＡＭ３１を表していると
判断する。メモリマツプ式入出力デコーダは、内部ＲＡ
Ｍデータ選択装置３２へのアドレス付勢信号、データ付
勢信号、および読取り／書込み付勢信号を活動化する。
これによって。
システム・データと、システム・アドレス・ビット２〜
５と、書込みモードにある読取り／書込み線を内部ＲＡ
Ｍ３１に渡すことができる。データが内部ＲＡＭ３１の
入力で安定かつ有効なとき、メモリマツプ式入出力デコ
ーダ３８はメモリマツプ式入出力選択信号を活動化する
。これによって１つの選択信号が内部ＲＡＭ３１に渡さ
れ、データが指定の位置に書き込まれる。
次にメモリマツプ式入出力デコーダ３８は転送が起こっ
たことを示すデータ転送肯定応答信号をｌ、η勧化する
。プロセッサ５はこの信号を受は取ってサイクルを終了
させる。次にプロセッサ５はチャネル６に関するバイト
・カウントを取り出して。
チャネル６に関連する内部ＲＡＭ３１の制御ブロックの
バイト・カウント・フィールドにそれを書き込む。
チャネル１７についても同様のオペレーションが行われ
る６ただし、これは受信装置なので、アドレス・フィー
ルドはそのデータの宛先に対するポインタとなっている
。この宛先は、ＲＡＭ６にある。
チャネル６の起点アドレスは１０進数の２０００であり
、そのバイト・カウントは２０であると仮定する。チャ
ネル１７の宛先アドレスは、１０進数の１０００であり
、バイト・カウントは１であると仮定する。
次に、プロセッサ５は、ＤＭＡ転送のため第７図のＤＭ
Ａ付勢レジスタ５０のビット６とビット１７をセットし
て、チャネル６と１７を選択的に付勢する。これは、メ
モリマツプ式入出力オペレーションによって遂行される
。そのアドレスはＤＩＡＣ３のＤＭＡ付勢レジスタ５０
専用である。
オペレーションの制御は、ＤＩＡＣ３のメモリマツプ式
入出力デコーダ３８による。次にプロセッサ５は第７図
のＤＭＡマスター付勢レジスタ５１セツトして、ＤＩＡ
Ｃ３をＤＭＡ転送実行のために付勢する。
しかし、チャネルが実際にＤＭＡオペレーションのため
に付勢される前に、ＤＭＡプロセッサは。
第６図のＩＣＣ３３の制御下で要求抽出モードに入って
いる。ＩＯＣ：３３は、チャネルの要求状態が第７図の
データ・セレクタ４２を直接通過して、ＤＭＡ要求レジ
スタ４３によってラッチされるようにする。これは、Ｉ
ＯＣ：３３にＤＭＡ要求抽出信号を活動化させることに
よって行われる。次にＤＭＡ要求抽出信号がアクティブ
な間中、ＤＭＡ要求レジスタ４３に各クロック期間ごと
に要求線の状態がロードされる。ＤＭＡ要求レジスタ４
３の出力は、ＤＭＡ要求ゲート４４に渡される。ＤＭＡ
要求ゲート４４は、第７図のＤＭＡ付勢レジスタ５０中
の対応するビットがセットされかつ第１１図のＤＭＡ割
り込みレジスタ６２中の対応するビットがセットされて
いない場合に、そのチャネルの要求が通過できるように
する。ＤＭＡマスター付勢レジスタ５１がセットされて
いない場合は、どんな要求も通過できない。
ＤＭＡ要求ゲート４４の出力部にアクティブな信号があ
れば、それは待機中のＤＭＡ要求であると解釈される。
待機中のＤＭＡ要求は、優先順位に応じて個別に選択さ
れ、比較装置４９．２０人力のＯＲゲート４８および２
０−５線のエンコーダ４５からなる３つの機能ブロック
に渡される。
比較装置４９は、後で説明する特別な確認オペレーショ
ン中に使用される。ＯＲゲート４８は、アクティブなり
ＭＡ要求が１個存在するかそれとも複数個存在するかを
ＤＭＡ要求存在信号によってＩＣＣ３３に通知するのに
使用する。エンコーダ４５は、エンコーダ前述の優先順
位７４と同じように動作する。すなわち最高の優先順位
が最高の物理的位置をもつ要求装置に応じたコード化を
行う６５ビツトの識別コードが前述の物理位置コードで
ある。
ＩＣＣ３３は、ＤＭＡ要求存在信号を使って、ＤＭＡ転
送を要求しているチャネルが１つなのかそれとも複数な
のかを判断する。しかし、後で考察するように複数のＤ
ＭＡ要求の方が単−ＤＭＡ要求よりも効率的にサービス
できるので、この信号は各クロック期間毎には抽出しな
い。すなわち複数のＤＭＡ要求が存在する確率を高める
ため、ＩＣＣ３３は信号を各クロック期間毎には抽出せ
ず、所定の時間ウィンドウの間待つ。第８に示すウィン
ドウ・タイマ５４は、この目的で使われる。
このタイマは、その間に要求が抽出されるが、タイマ・
ウィンドウが満了するまで何の措置もとられないような
時間セグメントを生成する。したがって要求抽出モード
では、ＩＣＣ３３の状態制御論理５３がウィンドウ・タ
イマ５４をスタートさせ、ＤＭＡ要求抽出信号をアクテ
ィブに保つ。ＤＭＡウィンドウ・タイマ５４の制御時間
が満了すると、ＩＣＣ３３はＤＭＡ要求抽出信号を非活
動化し、ＤＭＡ要求レジスタ４３の現状態が一時的に凍
結される６次にＩＣ：Ｃ３３はＯＲゲート４８で生成さ
れたＤＭＡ要求存在信号の状態を監視する。この信号が
アクティブでない場合は、ＩＣ：Ｃ３３は要求抽出モー
ドに戻ってウィンドウ・タイマ５４を再び付勢して、Ｄ
ＭＡ要求レジスタ４３を連続的にロードする。一方、Ｄ
ＭＡ要求存在信号がアクティブな場合は、ＩＣＣ３３は
ＤＭＡサイクルの準備をする。始めの例では、どのチャ
ネルもまだＤＭＡに対して付勢されていないので、ＤＭ
Ａ要求存在信号はアクティブでないままであり、要求線
の状態の如何にかかわらず、ＤＭＡ転送を禁止する６ しかしながら、メモリマツプ式入出力の初期設定のため
の上記の準備作業が一度行われると、ＤＭＡ要求は付勢
され、サービスを受けることができる。
チャネル６と１７がどちらも活動化された要求をもち、
それらがＤＭＡ要求レジスタ４３中でラッチされている
という仮定に戻ると、ここでオペレーションが再開する
。ＤＭＡ要求をレジスタ４３にラッチしてからまもなく
、ウィンドウ・タイマ５４の所定の期間が満了し、ＤＭ
Ａ要求レジスタ４３の状態が凍結される。チャネル６と
１７のどちらも、ＤＭＡ転送に関して付勢されるので、
それらの要求はＤＭＡ要求ゲート４４を通過する。
ここでチャネル１７の物理的優先順位が最高なので、チ
ャネル１７を表す単一５ビツト・コードが生成される。
これは２０−５線式のエンコーダ４５によって生成され
、それに応じてＤＭＡ要求信号がＯＲゲート４８で活動
化される。この信号が活動化されると、ＩＣＣ３３はＤ
ＭＡ処理モードになる７このモードでは異なるいくつか
のオペレーションが並行して進行する。これらのオペレ
ーションには、チャネルに関する内部ＲＡＭの制御ブロ
ックをアクセスすること、チャネルの要求を確認するこ
と、およびプロセッサ５からシステム・バスの制御権を
要求することが含まれる。
ＩＣ，Ｃ３３は、チャネル１７の識別コードを５ヒヅト
の識別コード・レジスタ４６に記憶させるためのＤＭＡ
要求識別ラッチ信号を生成する。このレジスタ４６の出
力は、チャネル１７の制御ブロック域を識別するための
内部ＲＡＭ３１へのポインタとして使用される。５ビツ
トのアドレス情報が内部ＲＡＭデータ選択装置３２を通
って内部ＲＡＭ３Ｌのアドレス入力デコーダ（図示せず
）に送られる。ＩＣＣ３３が、最下位ビットすなわち６
番目のビットであるアドレス・ビットＯを生成する。Ｉ
ＣＣ３３は、内部ＲＡＭ３１に通じる読み取り／書き込
み線および選択線をも活動化する。最下位アドレス・ビ
ットは、起点アドレス／宛先アドレス・フィールドを指
すようにリセットされる。規約により、アドレス・フィ
ールドは第９図に示すように偶数境界上にあるように指
定されており、読み取り／書き込み線は読み取りモード
になり１選択線が活動化される。その結果、内部ＲＡＭ
３１からチャネル１７のチャネル・アドレスが取り出さ
れる。チャネル１７の宛先アドレスは内部データ・バス
上で安定化すると内部ＲＡＭ３１のデータ・バッファ５
５にラッチされる。
それと同時に、ＩＣＣ３３は、ＤＭＡ要求アービタ３０
に図で″確認″と記されている確認オペレーションを実
行せしめ、チャネル１７が依然として実際に待機中の要
求をもっているかどうかを二重にチェックする。このオ
ペレーションは１次のようにして実行される。ＩＣＣ３
３がＤＭＡ要未確認信号を活動化すると、第７図の確認
ゲート４０の出力が６０−２０線式のデータセレクタ４
２を通過して、ＤＭＡ要求レジスタ４３に記憶される。
確認ゲート４０は、チャネルからの要求とＤＭＡ要求レ
ジスタ４３に記憶されている状態と比較する。確認ゲー
ト４０は、ＤＭＡ要求レジスタ４３中のアクティブなビ
ットだけをチェックする。確認オペレーション中にアク
ティブでないレジスタ４３中のビットは、アクティブで
ないままとなる６チヤネル要求がアクティブで、ＤＭＡ
要求レジスタ４３に記憶されている対応するビットが既
にアクティブ状態である場合、その要求は有効であると
確認され、そのビットのアクティブ状態がＤＭＡ要求レ
ジスタ４０に再記憶される。その結果、そのビット位置
に変化はない。しかし。
確認時にチャネル要求がアクティブでないが、要求レジ
スタ４３中の対応するビットがセットされている場合、
その要求は無効とみなされ、そのビットはＤＭＡ要求レ
ジスタ４３中でリセットされる。
ＤＭＡ要求レジスタ４３において確認された出力は、Ｄ
ＭＡ要求ゲート４４を通過してＯＲゲート４８の入力部
および比較装置４９に送られる。
確認オペレーションの結果アクティブな要求が存在しな
い場合、ＤＭＡ要求存在信号が非活動化される。ＩＣＣ
３３はこの信号を絶えず監視しているが、このとき前Ｄ
ＭＡ処理ステップを打ち切って要求抽出モードに戻る。
比較装置４９は、現在サービスを受けているチャネルの
確認状態をＩＣＣ３３に知らせるのに使われる。これは
、次のようにして動作する。サービスを受けているチャ
ネルの識別コードが、既に５ビツトの識別コード・レジ
スタ４６に記憶されている。レジスタ４６の出力は５−
２０線式のデコーダ４７に渡される。
デコーダ４７は識別コードにもとづいてその２０本の線
のうち１本を活動化する。各線は、前述のように２０本
のチャネルのうちの１本に対応している。アクティブな
デコード線に対応するＤＭＡ要求が依然としてアクティ
ブな場合、それはサービス中のチャネルの要求が有効で
あることを示す６その結果、比較装置４９がＤＭＡ要求
有効信号を活動化する。上記のように確認オペレーショ
ンの結′果リセットされた他の要求があるかもしれない
が、必要なのは、待機中のＤＭＡサイクルを遅らせて、
サービスを受けるように指示されたチャネルが現在無効
な要求をもっているときに再調停することだけである。
チャネル１７の要求が確認オペレーション中ずつとアク
ティブであると仮定すると、ＤＭＡ要求有効信号が活動
化される。
この同じ時間間隔中に、ＩＣＣ：３３は、ＤＭＡバス要
求信号を活動化してプロセッサ５に渡すことによって、
システム・バスの制御権を要求している。しかしこのバ
ス・マスター権の要求は、そのチャネルの起点アドレス
／宛先アドレス・フィールドがアクセスされるまで行わ
れない。このため、Ｄ　Ｉ　ＡＣ３がシステム・バスの
制御権を得たとき、内部ＲＡＭ３１のアクセス時間は遅
延しない、ＩＣＣ３３は、システム・バスの制御権を得
るため待機している間、ＤＭＡ要求存在線およびＤＭＡ
要求有効線を監視する。確認オペレーションの結果ＤＭ
Ａ要求存在信号が非活動化されて。
ＤＭＡマスター付勢レジスタ５１の減勢やＤＭＡ付勢レ
ジスタ５０の適切なビットのリセットなどのメモリマツ
プ式入出力命令がプロセッサ５によって実行され、ある
いはシステムがエラー条件を検出した場合、ＩＣ：Ｃ３
３はその現在の活動を打ち切り、ウィンドウ・タイマ５
４を再び付勢し、要求抽出オペレーションに戻る。ＤＭ
Ａ要求存在信号はアクティブであって、有効なりＭＡ要
求信号がアクティブでない場合、１本ないし複数本のチ
ャネルがサービスを要求しているが、ＩＤがレジスタ４
６中でラッチされているような特定チャネルは、もはや
有効な要求をもたない。ＩＣＣ３３は、プロセスを打ち
切って１発生した前ＤＭＡ処理を無駄にすることなく、
優先順位が次に高い要求を出しているチャネルの識別コ
ードで識別コードレジスタ４６を更新して、別の確認サ
イクルを実行する。上記の両方の要求信号がアクティブ
で、要求が有効なことを示しており、プロセッサ５がＤ
ＭＡバス許可信号を活動化してＤＩＡＣ３に戻しており
、システム・ストローブがアクティブでない場合は、Ｄ
ＭＡサイクルを実行できる。
上記の条件がすべて充たされると、ＩＣＣ３３はＤＭＡ
開始信号を活ｄＪ化してＤＣＣ３４に通知する。これは
最初のＤＭＡサイクルであり、そのためＤＣＣ３４は現
在アイドル状態である。これは、ＤＭΔ停＋ｔ＝信号の
活動化で示される。ＩＣＣ３３が、ＤＭＡサイクルの開
始を起こすようにＤＣＣ３４に指示すると、第１０図の
ＤＣＣ３４の状態制御論理５７が、内部ＲＡＭのデータ
・バッファ５５に記憶されている起点アドレス／宛先フ
ィールドを第１０図のＤＭＡアドレス・レジスタ５８に
ロードさせる。ＤＣＣ３４はまたバス・マスター・レジ
スタ５９に識別コードレジスタ４６の内容、この場合は
チャネル１７の識別コードをロードさせる。これらのレ
ジスタの内容は、そのＤＭＡサイクルで使用される。
ＤＣＣ３４は、次にバス・マスター権をプロセッサ５に
戻すことを示すＤＭＡバス許可１ケ定応答信号（ＢＧＡ
ＣＫ）を活動化する。次にＤＣＣ３４は、ＤＭＡサイク
ルを開始したことをＩＣＣ３３に示す。これは、ＤＣＣ
３４がＤＭＡ停止信号を非活動化するで示されるもので
ある。ＤＣＣ３４は、またチャネル１７の要求をリセッ
トして、バス・マスター・マスク信号を活動化すること
により次のチャネル（この例ではチャネル６）がＤＭＡ
サービスを待つことができるようにする（いわゆる待ち
行列である）。バス・マスター・マスク信号は、チャネ
ル１７の要求をリセットするのに使用する。チャネル１
７の要求は、ＤＭＡ要求レジスタの対応するビットで選
択的にリセットしなければならない。これは、次のよう
にして実現される。
第３．０図のバス・マスター・レジスタ５９は、チャネ
ル１７が現在ＤＣＣ３４からサービスを受けているため
、チャネル１７の識別コードを含んでいる。このレジス
タ５９は、その出力部でチャネル１７に対応する単一線
を活動化する５−２０線式のバス・マスター・デコーダ
６０に供給する。
このデコーダ６ｏの出力は、ＤＭＡ割り込みレジスタ・
ゲート６２とのバス・マスター・ゲート４１に送られる
。デコーダ６０からの可能な２０本の出力線のうち１本
のアクティブな線が、第１１図のＤＭＡ割り込みレジス
タ６４および第７図のＤＭＡ要求レジスタ４３中のこの
チャネルの対応するビットへのポインタとして働く、Ｄ
ＣＣ３４がバス・マスター・マスク信号を活動化すると
。
デコーダ６０からのビット・ポインタがＤＭＡ要求レジ
スタ４３中のチャネル１７のビットをリセットさせる。
その結果、現在サービス中のチャネル１７の要求がサー
ビスを待っている要求の待ち行列から外される。
上記で考察したバス・マスター・マスク・オペレーショ
ンと同時に、第１０図のＤＣＣ３４の状態制御論理５７
は、ＤＭＡアドレス・レジスタ５８に記憶されていたチ
ャネル１７の宛先アドレスをシステム・アドレス・バス
にゲートしてチャネル１７の受信バッファを選択して適
切な制御信号を活動化し、受信バッファの内容がＲＡＭ
６の位置１０００に書き込めるようにする。（ＲＡＭ６
中で割り当てられたアドレスは、この例の始めの所′Ｔ
！１０００であると仮定したことに留意されたい。）２
つのオペレーションが常に１つのＤＭＡサイクルで行わ
れる。チャネルが受信用の場合、ＤＣＣ３４はそのチャ
ネルの受信バッファの内容を読み取って、データをＲＡ
Ｍ６に送る。チャネルが送信用の場合は、ＤＣＣ３４が
ＲＡＭ６または他の主記憶域からバイトを読み取って、
それをそのチャネルの送信バッファに送る。転送は、第
１図に示す如くシステム・データ・バスを介してデータ
を直接にＵＳＡＲＴチャネルとＲＡＭ６、ＥＥＰＲＯＭ
またはＥＰＲＯＭ８の間テヤリトリすることによって実
現される。かしくて、メモリからバッファまたはバッフ
ァからメモリへの読み取りオペレーションおよび書き込
みオペレーションが、同じサイクルで行われる。奇数チ
ャネルは、受信装置、偶数チャネルは送信装置であると
指定しであるので、ＤＣＣ３４は、第１０図のバス・マ
スター・レジスタ５９の最下位ビットにもとづいて、実
行すべきＤＭＡオペレーションのタイプを知る。
ＤＭＡサイクルの実行中、第８図のデータ・バッファ５
５中の起点アドレス／宛先アドレスは。
増減論理５６によって増分され、内部ＲＡＭ３１中のチ
ャネル１７の制御ブロックのアドレス・フィールドに書
き戻される６次にＩＣＣ３３が、内部ＲＡＭのアドレス
・ビット０をオンにセットして、内部ＲＡＭ３１中のチ
ャネル１７のバイト・カウント・フィールドを指定する
。また、第８図の状態制御論理５３は減分信号を活動化
して、増減論理５６の増分機能を減分機能に切り換える
。
このバイト・カウントがアクセスされ、データ・バッフ
ァ中にラッチされ、１だけ減分されて、内部ＲＡＭ３１
内の元の位置に再記憶される。バイト・カウントはＯま
で減分されたが、元々は１だったと仮定したので、この
チャネルに対応するＤＭＡ割り込みピッ１−がセットさ
れる。すなわち。
プロセッサ５がその受信チャネルにサービスする時であ
ることを意味する。このビットのセットは。
バス・マスター・マスク・オペレーションについて行な
ったのと同様に、第１０図のデコーダ６０の出力部のバ
ス・マスター・デコード・ビット・ポインタを使って実
現される。バイト・カウントが０まで減分されると、増
減論理５６が、第８図に示す如く“′カウント＝０”信
号を活動化する。
ＩＯＣ：３３の状態制御論理５３は、減分オペレーショ
ンが完了するに充分な時間が経つと″ストローブ・カウ
ント＝０″信号を活動化して、この信号の妥当性検査を
行う。カウントはこのときＯなので、チャネル１７のビ
ット・ポインタであるエンコーダ６０中のアクティブな
デコード線が、その割り込みビットを第１１図のＤＭＡ
割り込みレジスタ・ゲート６２を通過させて、ＤＭＡ割
り込みレジスタ６４中にセットさせる。これによってデ
ータの特定ブロックが転送されたことを示す割り込み信
号が活動化され、ＯＲゲート６５の出力部を経てプロセ
ッサ５に送られる。プロセッサ５は、ＤＩＡＣ：３がＤ
ＭＡバス許可肯定応答信号を非活動化してバスの制御権
を戻すまで、その割り込みを認識しない、ＤＭＡ割り込
みレジスタ６４の出力および待機中のＤＭＡ割り込みが
ＤＭＡ要求ゲート４４に供給され、それによってそのビ
ットがリセットされるまでチャネル１７による次のＤＭ
Ａ要求のサービスが防止される。このため。
そのチャネルが別のＤＭＡサイクルを獲得する前にその
チャネルの割り込みを処理する機会がプロセッサ５に与
えられる。
ＩＣＣ３３が一度内部ＲＡＭ３１中のチャネル１７の制
御ブロックを更新すると１次のＤＭＡサイクルの７９備
として待機中の要求があれば再調停する。ＤＭＳ要求レ
ジスタ４３中のチャネル１７の要求は、上記に考察した
ようにバス・マスター・マスク・オペレーションによっ
てリセットされているので、ＤＭＡのために付勢される
優先順位が次に高い要求を出しているチャネルのコード
が。
２０−５線式のエンコーダ４５によって生成される。こ
の例では、チャネル６がＤＭＡ要求をもつ他の唯一のチ
ャネルであるので、その識別コードが生成される。次に
ＩＣＣ３３は、チャネル６の識別コードを識別コード・
レジスタ４６にロードする。このコードは、偶数番号を
もつチャネル６が送信装置であることを示し、内部ＲＡ
Ｍ３２の制御ブロックから起点アドレス・フィールドを
取り出すのに使われる。これは、第８図のデータ・バッ
ファ５５に記憶される。同時に、別の確認オペレーショ
ンが行われる。次にＩＯＣ，３３はＤＣＣ３４がチャネ
ル１７に関するＤＭＡ転送を完了するのを待つ。再調停
は１通常現在のＤＭＡサイクルが完了する前に終了する
。したがって、ＤＣＣ３４がチャネル１７に関するＤＭ
Ａサイクルを終えると、チャネル６の起点アドレスが既
に工ＣＣ３３によってアクセスされ、ＤＣＣ３４に使用
されるのを待っているので、直ちにチャネル６のＤＭＡ
転送を着手することができる。ＤＣＣ３４は、先にチャ
ネル６の要求を処理する際に説明したのと同じ種類のも
のを実行する。バス許可肯定応答信号はアクティブなま
まである。チャネル６の起点アドレスが第６図のＤＭＡ
アドレス・レジスタ５８にｑ−ドされ、その識別コード
がＤＭＡバス・マスター・レジスタ５９中にラッチされ
る。
ＤＭＡ要求レジスタ４３中のチャネル６の要求は、前述
のようにバス・マスター・マスク・オペレーション中に
リセットされる。しかし、チャネル６は送信チャネルな
ので、実際のＤＭＡ転送は異なる。この場合は、ＤＣＣ
，３４は、ＲＡＭ６の位置２０００からの読み取りを実
行し、データをチャネル６の送信バッファに書き込む。
その間にＩＣ：Ｃ３３は、チャネル６の制御ブロックを
更新し、その起点アドレスを増分し、そのバイト・カウ
ントを減分する。バイト・カウントは０まで減分されて
いないので（２０データ・バイトがＤＭＡによって転送
されると仮定したことに留意されたい）、このチャネル
に対する割り込みビットはセラ１−されない。次にＩＣ
Ｃ３３は。
待機中の要求を調停する。チャネル６の要求はバス・マ
スター・マスク・オペレーションによってリセットされ
ており、この例では他にＤＭＡ要求レジスタ４３中で待
機している要求はないので、１）　Ｍ　Ａ要求存在信号
が第７図で非活動化される。
次にＩＣＣ３３は、現在のＤＭＡサイクルが終了するの
を待ち、その後バス許可肯定応答信号を非活動化してバ
ス・マスター権を棄て、ウィンドウ・タイマ５４を再び
スタートさせ、新しい要求に対する要求線を抽出する６ プロセッサ５が再びシステム・バスの制御権を獲得する
と、第４図の割り込み制御論理４によって提示されるア
クティブなりＭＡ割り込み信号を認識する。プロセッサ
５は、最終的に割り込み肯定応答サイクルを実行してそ
の割り込みにサービスし、ＤＭＡ割り込みＩ〒定応答信
号を活動化して、ＤＩＡＣ３に送る。第６図のＤＩＡＣ
３のＤＭＡ割り込み制御論理３５は、そのバイト・カウ
ントがＯまで減分された優先順位が最高のチャネルに関
するベクトル値を生成する。この場合チャネル１７がか
かる条件にある唯一のチャネルなので、その識別コード
は第１１図のＤＭＡ割り込みバク１−ル・レジスタ６７
の３ピッｌ−と−緒にデータ・バスにロードされる。こ
の場合の割り込み識別コード（５ビツト）は、ＤＭＡ割
り込みレジスタ６４の内容がコード化されたものである
。これは、ＤＭＡ要求レジスタの内容の場合に生成され
たのと同様のやり方で、５−２０線式の優先順位エンコ
ーダ６６によって生成される。この割り込み識別コード
は、レジスタ６７からの３つのＤＭＡベク１〜ル・レジ
スタ・ビットと一緒に、８ビツトのベクトル値を表す。
これをプロセッサ５がＲＡＭＧ中のチャネル１７の割り
込みサービス・ルーチンへのポインタとして使う。別法
として、ポインタがＥＰＲＯＭ８またはＥＰＲＯＭ８を
指定することもできる。プロセッサ５は、ポインタが指
す記憶位置の内容にもとづいて希望する処理を実行し、
受信データに対してこれらの機能を実施し。
チャネル１７の内部ＲＡＭ３１の制御ブロックを再初期
設定し、ＤＭＡ割り込みレジスタ中の割り込みビットを
リセットし、こうして次のＤＭＡ転送のためにチャネル
１７を付勢する。
バズ・エラーが検出されたときのＣＩ　Ａ、　Ｃ３のオ
ペレーション これまでの考察では、エラーなしに実行されるＤＭＡオ
ペレーションを扱ってきた。ＤＩＡＣ３は、システム制
御論理回路がエラーを検出したときにＤＭＡサイクルを
処理する手段を備えている。
「バス・エラー」信号（以下、ＢＥＲＲという）は、シ
ステム制御論理回路が活動化し、ＤＣＣ３４が受は取る
。システム制御論理回路は、ＤＭＡオペレーションの実
行中にエラーを検出した場合、ＢＥＲＲを活動化して、
レベル７の割り込みを起こす。プロセッサ５はバイト・
マスターではないので、ＢＥＲＲを見ない。その」二、
ＤＩＡＣ３がＢＧＡＣＫを非活動化してバスの制御権を
放棄するまで、レベル７の割り込みを認識しない。しか
し、これらの状況の下で、ＤＣＣ３４はＢ　Ｅ　ＲＲを
監視しており、その反応は、ＤＭＡサイクルのタイプと
ＢＥＲＲが発生する時間によって決まる。
ＤＣＣ３４が送信オペレーションを実行中であり、ＲＡ
Ｍ６を読み取ったがまだそれをＵＳＡＲＴ２のチャネル
の送（ｉバッファに書き込んでない間にＢ　Ｅ　ＲＲが
検出された場合、ＤＣＣ３４はＲＡＭ６の選択を外し、
チャネルにへのデータの書き込みは行わない。Ｕ　Ｓ　
Ａ　ＲＴ　２チヤネルの送信バッファへの書き込みオペ
レーション中にＢＥＲＲが検出された場合、ＤＣＣ３４
は通常の形でサイクルを終了する。
ＤＣＣ３４が受信オペレーションを実行中で。
ＲＡＭ６への書き込みオペレーションが始まる前にＢＥ
ＲＲが検出された場合、ＤＣＣ３４はＵＳＡＲＴ２チャ
ネルの読み取りを中止し、データをＲＡＭバッファ領域
に書き込まずにサイクルを終了する。ＲＡＭＩＪ’き込
みオペレーションの実行中にＢＥＲＲが検出された場合
１通常の形でサイクルが終了する。
いずれにせよ、ＤＣＣ３４はＢＥＲＲが非活動化される
までそのｒＤＭＡ停止」状態に戻らず、待機中の次のＤ
ＭＡサイクルの実行を防止する。
ＢＥＲＲが一度非活動化されると、通常のオペレーショ
ンが開始できる。良好な実施例では、エラーが検出され
たとき、原因を特定しもし可能なら回復することを試み
る必要がある。診断の助けとして、エラーが発生したと
きマシンの状態をできるだけ保存するように試みる。Ｄ
ＩＡＣ３は、ｒＤＭΔ滅勢」減勢が活動化したときに、
その状態を保存する手段を備えている。この信号は、エ
ラーが検出されたときシステム制御論理回路が励振し、
システムが回復するまでアクティブである。
この信号は、ＤＭＡ要求アービタ３０が受は取るが、す
べてのＤＭＡ要求を有効にマスクする。これで待機中の
すべてのＤＭＡ要求が非活動化され、ＤＩＡＣ３を要求
抽出モードに保つことによって。
次のＤＭＡサイクルの実行が防止される。あるＤＭＡサ
イクル中にエラーが検出された場合、プロセッサ５は、
適切なメモリマツプ式入出力オペレーションでＤＭＡバ
ス・マスター・レジスタ５９に間合せて、サービスを受
けていたチャネルを決定することができる。さらに、プ
ロセッサ５は、チャネルのＩＤを決定した後、次の分析
のために起点アドレス／宛先アドレスおよびバイト・カ
ウントを決定することができる。ＤＭＡ減勢信号が一度
システム制御論理回路によって非活動化されると、ＤＭ
Ａサービスを開始することができる。
オペレーションのまとめ 以上に説明したアーキテクチャは、システム環境がシス
テム・プログラムの選択したパラメータで規定され最適
の形で通信チャネルがサービスされる汎用インターフェ
ースを提供する。かかるインターフェースを充たすため
通信チャネル装置に必要な要件はごくわずかである。各
チャネルには。
データ転−送を要求するとき活動化し転送が行われると
非活動化する専用の要求線が設けられている。
ＤＩＡＣ３は、プロセッサ５によってＤＩＡＣ３にロー
ドされたプログラム記憶式ＥＦＲＯＭのコードによって
適切にプログラミングされており。
通信チャネルのＵＳＡＲＴ装置に対して全くトランスペ
アレントに割り込みモードまたはＤＭＡモードのデータ
転送が容易にできる必要なプロトコルを提供する。チャ
ネルが割り込みモードでサービスされるようにプログラ
ミングされている場合、ＤＩＡＣ３は１割り込みプロセ
ッサに調停、割り込み信号、割り込みベクトルおよびデ
ータ転猛肯定応答を供給させて、プロセッサ５に優先順
位最高の要求を出しているチャネルに関するデータ転送
を実行させる。チャネルがＤＭＡモードでサービスされ
るようにプログラミングされている場合、ＤＩＡＣ３の
ＤＭＡプロセッサが調停、システム・バス獲得、適切な
タイプのＤＭＡ転送を実行し、該当する場合には、また
割り込みを提示し、割り込みベクトルを生成し、プロセ
ッサ５にデータ転送肯定応答を送る。
ＤＩＡＣ３のアーキテクチャの重要な特徴は、複数のＤ
ＭＡ転送ができること、およびＩＣＣ３３およびＤＣＣ
３４がパイプライン・アーキテクチャをもつことである
。このアーキテクチャのもと、多数のチャネルの制御ブ
ロック域を記憶するための内部ＲＡＭがあれば、多重ポ
ート通信アダプタは本実施例では２０本のチャネルにサ
ービスすることができる。これは内部ＲＡＭのサイズで
制限されるだけである。したがって２０本以上の多数の
チャネルをサービスすることはもちろん可能であり、し
かも、そのような多重チャネル用のＤＭＡコントローラ
を単一チップ上に実現することができる。従来のマシン
だと、ＲＡＭ用の起点アドレス／宛先アドレス・ポイン
タおよび各チャネル用のデータ・バイト転送カウントは
、専用レジスタに記憶される。これらのレジスタは、か
なりのチップ面積を占有するので、所与のＤＭＡコント
ローラチップの場合、僅かなチャネルしかＤＭＡ方式で
サービスできない。しかしながらＲＡＭは、チップ面積
の点からみるとずっと効率的な情報記憶手段であるが、
データ・アクセス時間の点からいうと、効率は劣る。内
部サイクル制御装置３３を備えたＤＩＡＣ３のＤＭＡプ
ロセッサのパイプライン式アーキテクチャにすると、上
述のようにシステム・パフォーマンスに対する内部ＲＡ
Ｍ３１のアクセス遅延時間の影響はほとんどなくなる。
このアーキテクチャのもう一つの重要な特徴は、システ
ム・パフォーマンスを最大にするためのＤＭＡプロセッ
サの設計の仕方である。まず、システム・バスの制御に
対する要求は、調停が終了し内部サイクル制御装置３３
がサービスを受けるチャネルに関する起点アドレス・フ
ィールドおよび宛先アドレス・フィールドをアクセスす
るまでは提示されない。したがって、システム・バスの
制御権がＤＭＡコントローラに戻されたとき直ちにり　
Ｍ　Ａサイクルが開始でき、そのＤＭＡプロセスに関す
る限り内部ＲＡＭのアクセス時間はない。
第２に、内部サイクル制御装置３３とＤＭＡサイクル制
御装置３４が同時に動作するので、ＤＭＡ転送時間中に
必要な内部処理が実行できる。チャネルの制御ブロック
の更新、優先順位が次に高いチャネルに対する再調停、
およびチャネルの制御ブロックへのアクセスは、すべて
内部サイクル制御袋ｈ２３３で処理されるＤＭＡ転送中
に行われる。
オペレーションが逐次的に行われるとすると、ＤＩＡＣ
３のＤＭＡ能力の全体的スループットは落ちる。
ＤＩ八へ３の設計でシステム・パフォーマンスを最大に
するために試みられているもう一つの新規な態様は、ウ
ィンドウ・タイマ５４の使用である。ＤＩＡＣ３は、Ｄ
ＭＡバス許可肯定応答信号がアクティブな時間中（バス
・マスター権がある間）に、複数のＤＭＡ転送を個別的
単独転送よりもずっと効率的に実行することができる。
というのは、バスの初期制御権を獲得するのに必要なバ
ス獲得プロトコルを実行せずに、連続して転送を実行で
きるからである。ＤＩＡＣ３は、既にシステム・バスの
制御権を獲得しているので、ＤＭＡバス許可肯定応答信
号が非活動化されるまで、制御権を保持することができ
る。内部サイクル制御装置３３のオペレーションがパイ
プライン式になっているため、再調停、および制御ブロ
ックへのアクセスを待たずにそれが行える。ウィンドウ
・タイマによって、要求抽出期間中に複数のＤＭＡ要求
が待機する確率が高まり、したがってｌ）ＭＡ転送オペ
レーションの全体的効率が肖らに上がる。
Ｄ５．ライン速度およびパリティ規約の検出非同期式ま
たは同期式のディジタル・データ・ストリームのボーレ
ートおよびパリティ規約を検出するための機構を第１３
図に示した。
ポート・インターフェース制御装置１０とＵＳＡＲＴ２
の各組み合わせは、各ポートごとに遷移検出ネットワー
ク８０を含んでいる。遷移検出ネットワーク８０は、受
信線についてそれがＯから１または１からＯへ変わった
かどうかを監視し。
この２進状態の変化が起こると、その変化を知らせる。
これが、ボー１−・インターフェース制御装置１０から
割り込み制御論理４に向う第３図のレベル５割り込み要
求線のソースである。ポート・インターフェース制御装
置１ｏの内部に、各ポートからの割り込みの現ステータ
スおよび履歴ステータスを維持するための割り込みステ
ータスレジスタがある。割り込みステータス・レジスタ
８１は、第１３図に示すように、ポート・インターフェ
ース制御装置の一部である。
割り込みビットが、ポート・インターフェース制御装置
１０の割り込みステータスレジスタ８１中でセットされ
る。遷移が検出されたとき、またはメモリマツプ式入出
力オペレーションがプロセッサ５によって出されたとき
、このレジスタ中においてビットがセットされる。それ
らのビットは、システム・リセット、メモリマツプ式入
出力書き込みオペレーション、または前述のマスク下で
のメモリマツプ式入出カリセットによってセットできる
。割り込みベクトル処理装置８２は、ベクトル生成部を
含んでおり、それが各チャネルに対する一意的なベクト
ル値を生成して、プロセッサ５を、優先順位が最高のデ
ータ遷移割り込みをサービスするための適切なメモリの
位置に向ける。これらのベクトル値は、データ・バスに
出される。
第３図に示すようにデータ遷移に関するレベル５の割り
込みが第４図の割り込み制御論理４およびプロセッサ５
に出される。第１３１ｉ！！Ｉでは割り込み制御論理と
プロセッサは単一ブロックとして示しである。所与のポ
ートでのデータ遷移間の経過時間を測定するために、自
由走行“タイマすなわちプログラム記憶式のタイマ１３
がシステム制御論理回路中に設けられている。このタイ
マ１３は連続して走行し、レベル５のデータ遷移割り込
みが発生するとプロセッサ５に読み取られる。所与のポ
ートでデータ遷移が起こる毎に割り込みがかけられるの
で、優先順位最高のポートが一連の割り込み、を逐次的
にプロセッサ５にうまく提示することができる。割り込
みのたびにタイマ１３のカウントが読み取られ、記憶さ
れる。あるキャラクタの全体を受は取ると、データ遷移
間の時間間隔はそのポートで使われるボーレートとパリ
ティ規約を表わすことになる。
この機構は種々のボーレートを有するモデムをサポート
する場合に要求されるものである。多重速度モデムは今
やあたりまえのものとなっている。
異なるボーレートを有する遠隔モデムは所与のポート１
でローカルに接続されたモデムをダイヤル呼出しするか
もしれないので、遠隔モデムのボーレートおよびパリテ
ィ規約を判断するのに何らかの手段が必要である。従来
単一のポート群に対して行われてきたように、これは受
信信号により決定することができる。リンクが確立され
ると、遠隔モデムから所定のキャラクタが送られてくる
。
このキャラクタはボーレートとパリティ規約を識別する
ためのものである。その遷移の合計数を使つてパリティ
を表わす。一方、遷移間の経過時間でライン速度をみる
。適切な処理アルゴリズムで実際のライン速度を算定す
る。所定のキャラクタを使用するのは、それが通信リン
クを介して直列的に伝送された場合に決まった数の遷移
を有するからである。受信の際、各遷移ごとにタイマ１
３で現在時刻をみてこれを記録する。そのキャラクタの
全体が受信されると、プロセッサ５は既知のアルゴリズ
ムを使ってボーレートおよびパリティ規約を有効に判定
することができる。
以上に考察したように、遷移が発生すると、１０本（受
信専用）の割り込み要求線のうちの１本に割り込みが発
生する。その割り込みがサービスされると、そのとき割
り込みを要求している優先順位最高のチャネルを識別す
る一意的なベクトル値が、前述の如くプロセッサ５に提
示される１割り込みサービス中、割り込みはポートの識
別番号によって分類され１時間が記録され、オフライン
処理のためにメモリに記憶される。次にその後の遷移の
検出に影響を与えないように１割り込みがリセットされ
る。所与のポートに対するすべての遷移を受は取ると、
プロセッサ５は、そのポートで使う有効なボーレートと
パリティ規約を決定する。こうしてチャネルが識別され
ると１通常のデータ・トラヒックに進むため、遷移検出
機能が減勢される。
第１３図において、有効は遷移の検出は、各チャネルに
対する受信データ遷移入力によって行われる。この検出
を行う遷移検出ネットワークは、遷移があったかどうか
を判断するため、単一受信データ入力の状態を監視する
。遷移とは、先に定義したように、受信データの状態が
論理１から論理Ｏにまたはその逆に変化することである
。かかる遷移が検出されると、「割り込みセット」信号
が瞬間パルスとして活動化される。割り込みステータス
・レジスタ８１と割り込みステータス保持レジスタ８３
は第１３図に示しである８割り込みステータス・レジス
タ８１は、遷移が発生するとき、すべてのチャネルから
遷移を集める。割り込みセット入力は、先に説明したよ
うにこのレジス夕内部の個別ビット位置を制約するのに
使用される。「割り込みセット」信号が活動化されると
。
あるビットがセットされる。次に各ビットはマスクの下
で個別的にリセットされ、または前述の如く一般的なシ
ステム・リセット中にリセットされる。マスク下でのリ
セットは上述のように所期の割り込みステータス・レジ
スタに対して割り当てられたアドレス空間を選択し、適
切な制御信号とデータを活動化することによって実施さ
れる。複数のチャネルが非同期的に働くので、残りのビ
ット位置に影響を与えずに個々のビット位置を選択しリ
セットする手段を設ける必要がある。これは、上記のよ
うに、マスク下でのリセットを使って。
残りのチャネルでの新しい遷移の発生を検出しながら、
同時に個々のチャネルをリセットできる能力によって実
現できる。
割り込みステータス・レジスタ８１は、メモリマツプ式
入出力読み取りサイクルまたは割り込み肯定応答サイク
ル以外の間に１割り込みステータス入力レジスタによっ
て絶えず更新される（これらのサイクル中では、プロセ
ッサ５への正確なデータ転送を確保するため、データが
レジスタ８１内部で安定なことが必要である）読み取り
サイクルまたは肯定応答サイクルが終了すると、割り込
みステータス・レジスタ８１は更新プロセスを再開する
。そのため残りのチャネルで非同期的に発生する割り込
みについての検出は、既に検出された割り込みに対する
読み取りサイクルまたは肯定応答サイクルの実行と同時
に行われる。割り込みステータス保持レジスタへの書き
込みは、機能テストのためメモリマツプ式入出力オペレ
ーションで行うことができる。
ポート・インターフェース制御装置１０のオペレーショ
ンの説明の際に詳しく述べたように、割り込みの提示は
、割り込みベクトル処理装置８２のベクトル生成機能お
よび割り込み制御機能によって制御される。チャネルが
付勢されると、割り込みステータス・レジスタ８１内部
で遷移がラッチされ、その結果レベル５の割り込み信号
の活動化によってプロセッサ５に提示される。この信号
が、遷移を検出しているすべてのチャネルの結果とＯＲ
される。割り込み信号の活動化によって。
現在存在する最高の優先順位をもつ要求を出しているポ
ートについて、先に説明したように一意的なベクトルが
生成される。割り込み肯定応答信号がプロセッサ５から
割り込み制御ネットワーク８２に提示されると、割り込
みベクトル処理装置ｌ！８２は、データ・バス上でプロ
セッサ５にベクトルを提示する。このベクトルはデータ
遷移を検出している優先順位が最高のチャネルを表す。
割り込み中のポートが識別されると、プロセッサ５はタ
イマ１３を読み取って、前の個々の遷移時間その他を確
定する。プロセッサ５は、次にマスク下リセット・コマ
ンドを出して、レジスタ８１中の各割り込みステータス
・ビットをリセットする。各チャネルで発生するその後
の割り込みについて。
このプロシージャ全体が繰り返され、それぞれのベクト
ル識別コードに応じて結果が別々に記憶される。最初の
既知のキャラクタの全望を知るに充分な完全な１組の遷
移を受は取ると、プロセッサ５はそのポートに関するパ
リティおよびボーレートの検出結果をアクセスすること
ができる。
以上、本発明をその良好な実施例にもとづいて説明して
きたが、当業者には自明の如く、本発明の精神と範囲か
ら外れることなく、マイクロプロセッサ、ＵＳＡＲＴ、
記憶モジュールなど各種のコンポーネント機能ブロック
について様々な逸脱や変更を加えることができる。
Ｅ０発明のの効果 以上説明したように本発明によれば、無走査式（ｓｃｎ
ｎｌｅｓｓ）の通信コントローラと、多重ポート通信ア
ダプタとの間に通信コントローラへのアクセスを管理し
これらを相互に接続するインターフェース手段を設けた
ことにより、従来に比べて融通性の高いポート拡張方式
を提供することができる。
【図面の簡単な説明】
第１図は第１Ａ図および第１Ｂ図のつながりを示す図、
第１Ａ図および第１Ｂ図は本発明の実施例の多重ポート
通信システムを示す図、第２図は多重ポート通信アダプ
タにおけるシステム制御論理回路の一部を示す図、第３
図はポートインターフェース制御装置１０およびＵＳＡ
ＲＴ２に関スる主要な信号線を示す図、第４図は第４Ａ
図および第４Ｂ図のつながりを示す図、第４Ａ図および
第４Ｂ図は多重ポート通信アダプタを示す図、第５図は
ＤＩＡＣ３，ポートインターフェース制御装置１０．お
よびＵＳＡＲＴ２の接続の様子を示す図、第６図は第６
Ａ図ないし第６Ｄ図のつながりを示す図、第６Ａ図ない
し第６Ｄ図はＤＩＡＣ３の構成を示す図、第７図は第７
Ａおよび第７Ｂ図のつながりを示す図、第７Ａ図、第７
Ｂ図は第６図中のＤＭＡ要求アービタ３０の主要な構成
を示す図、第８図は第６図中のＩＣＣ３３の構成を示す
図、第９図は第６図中の内部ＲＡＭ３１の構成を示す図
、第１０図は第６図中のＤＣＣ３４の構成を示す図、第
１１図は第６図中のＤＭＡ割込み制御論理３５の構成を
示す図、第１２図は第６図中の割込み要求アービタ３６
および割込み制御部３７の構成を示す図、第１３図は通
信速度およびプロトコルを判断するための機構を示す図
、第１４、図は第１図中のインターフェース制御論理１
５の主要な構成を示す図である。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 代理人　　弁理士　　頓　　宮　　孝　　−（外１名） 第１Ａ図 システム卸Ａ色論理回路の一部 に背ｎ　閘オ ＃：　−トインターフェースＭゴＬｈ・よひ゛ＵＳＡＲ
信号ｒ−泉第４Ａ図 多！Ｌボ斗逼倦アＶプク 第４図 第６Ｂ図 第６Ｃ図 ｊ１￥６Ｄ図 ＤＣＣ３４（７１蹟成 第１０図 第１１図

Claims (2)

    【特許請求の範囲】
  1. （１）（ａ）第１システムバスを有し、複数のポートを
    サービスする多重ポート通信装置と、 （ｂ）第２システムバス及び少なくとも１つのポートを
    有する通信コントローラと、 （ｃ）上記多重ポート通信装置と上記通信コントローラ
    とに接続され、上記多重ポート通信装置においてサービ
    スを必要とする任意のポートのため上記通信コントロー
    ラのポートへのアクセスを要求する相互接続制御手段と
    、を有し、該相互接続制御手段に、上記通信コントロー
    ラのポートへのアクセスが許可されたことに応答して信
    号を上記第１システムバスから第２システムバスに連絡
    する手段を設けたことを特徴とする多重ポート通信シス
    テム。
  2. （２）（ａ）複数の端末に接続することのできる複数の
    通信リンクと、 （ｂ）第１のプロセッサと、第１のシステムバスと、第
    １のメモリと、サービスを要求する上記複数の通信リン
    クの中から優先順位最高のものを選んで上記第１のプロ
    セッサによりその通信リンクをサービスさせる要求処理
    装置とを具備し、上記通信リンクの各々を介して上記複
    数の端末との間でデータの通信を行う多重ポート通信装
    置と、 （ｃ）第２のプロセッサと、第２のシステムバスと、入
    出力ポートとを具備する通信コントローラと、 （ｄ）上記通信コントローラのプロトコルに整合するよ
    うに変換されたプロトコルにより、上記第１のシステム
    バスを介して上記第１のメモリから上記第２のシステム
    バスへ情報を送る相互接続手段と、 より成ることを特徴とする多重ポート通信システム。
JP61136401A 1985-06-14 1986-06-13 多重ポ−ト通信システム Granted JPS61288246A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/744,850 US4837677A (en) 1985-06-14 1985-06-14 Multiple port service expansion adapter for a communications controller
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Publications (2)

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JPS61288246A true JPS61288246A (ja) 1986-12-18
JPH0435782B2 JPH0435782B2 (ja) 1992-06-12

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ID=24994210

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Application Number Title Priority Date Filing Date
JP61136401A Granted JPS61288246A (ja) 1985-06-14 1986-06-13 多重ポ−ト通信システム

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EP (1) EP0205007B1 (ja)
JP (1) JPS61288246A (ja)
BR (1) BR8602559A (ja)
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