JPS61278946A - 論理回路内の誤りのシミユレ−シヨン方法と回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、論理回路内の誤りのシミュレーションのため
の方法およびこの方法を実施するための回路装置に関す
る。

〔従来の技術〕

２つの論理レベルの選択的供給のためにスイ・ンチング
要素を設けられている少なくとも２つの入力回路を介し
て１つの回路節点（バス）に接続されている論理回路内
の誤りをシミュレーションするため、入力ビットパター
ンから誤りを含むシミュレーションモデルを介して出力
ビソトパターンが導き出され、出力ビットパターンが、
誤りのない場合に当てはまる正規ビットパターンと比較
される方法は既に提案されている。

〔発明が解決しようとする問題点〕

本発明の目的は、このような方法であって、論理回路の
シミュレーションモデルにより、特殊な誤りの確実な発
見に通ずる入力ビットパターンを見出すのに通した方法
を提供することである。それは、この誤りの存在時に入
力ビットパターンが、少なくとも１ビツトだけ正規ビッ
トパターンと異なる出力ビットパターンを生じさせる場
合である。

その際、見出すべき誤りは、論理回路内に含まれている
２つの回路要素が１つの共通の回路節点に同時に２つの
異なる論理レベルを供給する結果をもたらさなければな
らず、その際に共通の回路節点（バス）へのこの意味で
の完全に不定の論理レベルの印加はバスコンフリクトと
も呼ばれる。本発明は、バスコンフリクトに通ずるシミ
ュレートされた誤りをそれにより生ずるバス上の不定の
論理状態にもかかわらず確実に認識し得る入力ビットパ
ターン、すなわち一義的に少なくとも１ビ・７トだけ正
規ビットパターンと異なる出力ビットパターンを生じさ
せる入力ビットパターンを見出すようにするものである
。

〔問題点を解決するための手段〕

この目的は、本発明によれば、特許請求の範囲第１項に
記載の方法により達成される。

特許請求の範囲第２項ないし第５項には特許請求の範囲
第１項による方法の好ましい実施態様があげられており
、また特許請求の範囲第６項ないし第１８項は本方法を
実施するための好ましい回路装置に関するものである。

〔発明の効果〕

本発明の方法により得られる利点は特に、バスコンフリ
クトに通ずる誤りのシミュレーションの際にも確定の宣
言が入力ビットパターンによる認識可能性によってなさ
れ得ることである。

〔実施例〕

以下、図面に示されている実施例により本発明を一層詳
細に説明する。

本発明が適用される論理回路は第１図の等価回路により
記述され得る部分回路を含んでいる。この部分回路内に
は、最も簡単な場合にはそれぞれ１つのスイッチ５また
は６から成る２つまたはそれ以上の入力回路、たとえば
Ｉおよび■が設けられている。それらのうちスイッチ５
または６は１つの入力端１を介して、論理１の印加の際
に、入力端２に存在している論理レベルが共通の回路節
点またはバス７に通されるように駆動可能である。

類似の仕方でスイッチ６は入力端４を介して、論理１の
印加の際に、入力端３に存在して・いる論理レベルをバ
ス７へ通すように駆動される。入力端１および４におけ
る論理０により前記レベルはバス７から切り離される。

バス７は１つの出力端８を有する。入力＠ｌないし４の
前には一般に論理回路の他の部分が接続されており、出
力端８の後にはこのような他の部分が接続されている。

入力端１および２にそれぞれ論理１が与えられており、
他方入力端３および４はそれぞれ論理０を与えられてい
ると仮定して、バス７はレベル１にある。しかし、入力
端４にレベル１を有する１つの付着誤り　（スタック−
アット−１（ｓｔａｃｋ　−ａｔ−１））が存在し、そ
の結果として入力端４に常に論理１が存在すると、内容
１１００の代わりに入力端ｌないし４に誤りのある内容
１１０１が生ずる。その際にレベル０は、バス７が同時
にスイッチ５を介して論理１を与えられているにもかか
わらず、スイッチ６を介して入力端３からバス７へ伝達
される。バスコンフリクトが生ずる。出力端８に接続さ
れている受信回路９を介して、その結果としてのバスレ
ベルが取り出される。論理回路の実現の際にバス７にお
けるバスコンフリクトの場合には、入力端２および３と
接続されている両電圧源の開回路電圧および内部抵抗と
節点またはバス７における負荷抵抗とに関係するレベル
が生ずる。このレベルは次いで、応答しきいを設けられ
ている受信回路９により、このしきいを上回った際に論
理１として、またはこのしきいを下回った際に論理０と
して評価される。しかし、前記回路パラメータの正確な
知識なしには、バスコンフリクトの場合にバス７に生ず
るレベルは予測され得ず、不定として甘受されなければ
ならない。

前記のように入力端１ないし４における誤りのある入力
内容１１０１に通ずる入力端４におけるスタック−アッ
ト−１−誤りは、論理回路のシミュレーションの際にバ
スコンフリクトのゆえにバス７における不定のレベルが
受信回路９により出力端８における論理０に写像される
場合にしか発見され得ない。誤りのない出力信号は誤り
のない入力信号１１００に相応して論理１であったので
、誤りはこの場合には明らかである。他方、バス７にお
ける不定のレベルが受信回路９により出力端８における
論理１に写像されたならば、バスコンフリクトに通ずる
出力端８における誤りにもかかわらず正しい出力レベル
がシミュレートされたので、誤りは見出されないであろ
う。

それに対して、（入力端４におけるスタック−アット−
１−誤りによる）入力端１ないし４における誤りのある
入力内容１０１１の際には、同一のバスコンフリクトに
通ずる誤りは、バス７における不定のレベルがシミニレ
−ジョンの際に受（Ｎ回路９により出力端８における論
理１に写像された場合には発見され得るが、論理回路の
シミュレーションがこの場合に対して出力端８に論理Ｏ
を生じた場合には発見され得ないであろう。

すなわち、出力端８から取り出し得るどの論理レベルに
バスコンフリクトにより惹起さレタ不定のバスレベルが
シミュレーションモデルの物理的な実現の際に写像され
るかが初めから確定していなければ、見出すべき誤りが
誤りのある両入力内容１１０１または１０１１の一方の
生起の際もしくは他方の生起の際に発見可能であり得る
。従って、入力端２および３におけるシミュレーション
の際に両入力内容１．０および０、■が考慮されなけれ
ばならない。

本発明によれば、バスコンフリクトの場合に対して両入
力内容に対するバス７の挙動を記述する１つのバスモデ
ル２３が作成される。このバスモデルは第２図のブロッ
ク回路図のように２つの入力端２０および２１および１
つの出力端２２を有する。第３図にはバスモデル２３の
関数表が示されている。関数表の左の三分の−には、入
力端２０および２１に対してそれぞれ入力内容１．１；
０、■および１．０が考慮の対象となることが示されて
いる。入力端２０には、入力回路の少なくとも１つ、た
とえば■または■が論理１をバス７に通すならば、論理
１が供給される。そうでないならば、入力端２０には論
理０が供給される。入力端２１は、入力回路の少なくと
も１つ、たとえば■または■が論理Ｏをバス７に通すな
らば、論理１で占められる。そうでないならば、入力端
２１１は論理Ｏで占められる。それによって、第３図で
入力内容１．１を有する第１行はバスコンフリクトの場
合に該当し、他方入力内容０．１および１．０を有する
第２行および第３行は、一義的なデータがバス７に到達
する正規作動を示す。表の中央の三分の−の第１行ない
し第３行には出力信号Ｏ１０および１が示されており、
表の左の三分の−の第１行ないし第３行には出力信号１
．０および１が示されている。中央の三分の−に示され
ている出力信号は第１のバスモデルバージョン２３ａに
より得られ、左三分の−に示されている出力信号は第２
のハスモデルバージョン２３ｂにより得られる。

第４図には、高抵抗の回路技術、たとえばＭＯＳテクノ
ロジーに相当する第１のバスモデルバージョン２３ａの
第１の実施例が示されている。この実施例は第１のノア
ゲート２０１および第２のノアゲート２０２から成って
いる。ノアゲート２０１の第１の入力端はバスモデルバ
ージョン２３ａの入力端２０に相当し、ノアゲート２０
２の第１の入力端はハスモデルバージョン２３ａの入力
＃Ａ２１に相当し、その隔に両）了ゲートの第２の入力
端は他のゲートの出力端と接続されている。

ノアゲート２０２の出力端は同時にバスモデルバージョ
ン２３ａの出力端２２を成している。

高抵抗の回路技術に相当する第２のバスモデルバージョ
ン２３ｂの第１の実施例が第５図に示されている。この
場合、同じく２つのノアゲート２０３および２０４が設
けられており、それらの第１の入力端はそれぞれ入力端
２０および２１に相当する。これらのノアゲートの各々
の第２の入力端は同じくそれぞれ他のノアゲートの出力
端と接続されている。ノアゲート２０３の出力端は１つ
のインバータ２０５を介してバスモデルバージョン２３
ｂの出力端２２と接続されている。

高抵抗の回路技術、たとえばＭＯＳテクノロジーで第１
図による論理回路を実現する際、バスモデルバージョン
に対して、コンダクタンス１１の無視すべき大きさのゆ
えに、入力端２０．２１へのＯ，Ｏの印加の際に、すな
わち入力回路ｒおよび■内のすべての回路要素の開路の
際に、バス７上のレベルが不変に留まるべきであるとい
う追加的な条件が課せられる。第４図および第５図によ
るバスモデルバージョンの実施例はこの条件を、満足す
る。

第６図には、低抵抗の回路技術での第１図による論理部
分回路の実現に相当する第１のバスモデルバージョン２
３ａの第２の実施例が示されている。この場合には、第
１１３Ｊによるコンダクタンス１１はもはや無視すべき
でない。その際、バスモデルバージョン２３ａは、入力
端２０に相当する非反転入力端と入力端２１に相当する
反転入力端とを有する１つのアンドゲート２０６から成
っている。アンドゲート２０６の出力端は同時にバスモ
デルバージョン２３ａの出力端２２を形成する。

第７図には、低抵抗の回路技術によるバスモデルバージ
ョン２３ｂの第２の実施例が示されており、入力端２０
は出力端２２と直接に接続されており、他方入力端２１
は開回路で使用される。第６図および第７図に示されて
いる実施例で重要なことは、これらの実施例が第３図に
よる関数表の条件とならんで０．０の入力内容の場合に
対して１つの出力レベル０を生ずること（これは第１図
の場合に相当する）、端子１２が論理レベルＯにあるこ
と、またバス７がすべてのスイッチング要素の開路の際
にコンダクタンス１１を介してこのレベルに放電するこ
とである。

第８図には、低抵抗の回路技術での第１図による論理部
分回路の実現に相当する第１のバスモデルバージョン２
３ａの第３の実施例が示されており、第９図には、同じ
回路技術での第２のバスモデルバージョン２３ｂの第３
の実施例が示されている。その際、第８図中の第１のバ
スモデルバージョン２３ａは、入力端２１を出力端２２
と接続する１つのインバータ２０８から成っており、他
方入力端２０は開回路で使用される。第９図には、１つ
のナンドゲート２０９を含む第２のバスモデルバージョ
ン２３ｂが示されている。ナンドゲート２０９の反転入
力端は入力端２０を形成し、またその非反転入力端は入
力端２１を形成する。ナンドゲート２０９の出力端は出
力端２２を形成している。第８図および第９図によるバ
スモデルバージョンに対しては、０１０の入力内容の際
に、すなわち第１図中のすべてのスイッチング要素の開
路の際にバス７上に論理１に相当するレベルが生ずると
いうことが当てはまる。これは、回路が低抵抗の際に端
子１２に論理ｌが与えられており、バス７がコンダクタ
ンス１１を介してすべての入力信号のスイッチオフの際
に論理Ｉに充電する場合である。

第１０図には、バスモデル２３の前に接続され得る第１
図の入力回路ｌおよびＨの１つのモデルが示されている
。この図かられかるように、第１図のスイッチング要素
５に２つのアンドゲート５１および５２が相当する。第
１図の入力端２には前記のように、入力端１における１
つの論理信号により選択的にバス７に通され得る１つの
論理信号が与えられている。第１０図ではこれらの両輪
煙信号がアンドゲート５Ｉの入力端に供給される。

さらに、これらの両輪煙信号は、入力端２に与えられて
いる信号を１つのインバータ５３内で予め反転した後に
アンドゲート５２の入力端に与えられる。類似の仕方で
入力端３および４における信号は１つのアンドゲート６
１の入力端に直接に供給され、また入力端３の信号を１
つのインバータ６３内で予め反転した後にアンドゲート
６２の入力端に与えられる。アンドゲート５１および６
１の出力端は１つのオアゲート７０の入力端に接続され
ており、アンドゲート５２および６２の出力端は１つの
オアゲート７１の入力端に接続されている。最後にゲー
ト７０および７１の出力端８０および８１はバスモデル
２３の入力端２０および２１に接続されている。

任意の数の第１図中の入力回路に対して全く一般的に、
すべての入力信号、たとえば入力！Ｉ２および３におけ
る信号が付属の制御信号、たとえば入力端１および４に
おける制御信号とそれぞれ１つのアンドゲート、たとえ
ば５１および６１内で論理積演算されると言うことがで
きる。このアンドゲートのすべての出力端は１つのオア
ゲート７０内にまとめられる。その出力＄８０はバスモ
デル２３の入力端２０に信号を供給する。すべての入力
信号、たとえば入力端２および３における人力信号はさ
らにたとえばインバータ５３および６３内で反転され、
また付属の制御信号、たとえば入力端１および４におけ
る制御信号と各１つの別のアンドゲート、たとえば５２
および６２内で論理積演算される。このアンドゲートの
すべての出力端は別のオアゲート７１内にまとめられる
。その出力端８１はバスモデル２３の入力端２１に信号
を供給する。

これまでは、スイッチング要素、たとえば５および６が
論理レベル１により導通されるという前提から出発した
。それと反対にそれらが論理レベル０により導通される
ならば、第１０図中で制御入力端、たとえば１および４
と直列にそれぞれ１つのインバータ、たとえば５４およ
び６４を設ける必要がある。さらにこれまでは、スイッ
チング要素が入力端、たとえば２および３におけるレベ
ルを反転せずにバス７に通すという前提から出発した。

このような反転が生ずるならば、第１０図と異なり、イ
ンバータ５３および６３をアンドゲート５２および６２
に至る導線内ではなくアンドゲート５１および６１に至
る導線内に設ける必要がある。その際、その配置は入力
端２および３と直列に不変に留まる。

第１１図には、１つの入力端１１７に与えられている論
理信号を反転された形態でバス７に選択的に供給する役
割をする１つのＣＭＯ３特有の入力回路が示されている
。ＣＭＯ３−３状態インバータとも呼ばれるこの入力回
路は、それぞれ供給電圧および基準電圧と接続されてい
る２つの端子１１０および１１１の間に２つのＰチャネ
ル電界効果トランジスタ１１２および１１３および２つ
のＮチャネル電界効果トランジスタ１１４および１１５
の直列回路を有する。電界効果トランジスタ１１３およ
び１１４のゲートは入力端１１７と接続されており、そ
の際に電界効果トランジスタ１１３および１１４の接続
点はバス７と接続されている。その出力端は同じく参照
符号８を付されている。電界効果トランジスタ１１２の
ゲートは１つの入力端１１８と接続されており、電界効
果トランジスタ１１５のゲートは１つの入力端１１９と
接続されている。入力端１１９における論理１の生起の
際に論理１は入力端１１７から論理０としてバス７に与
えられる。他方、入力端１１７の論理０は入力端１１８
における論理０の生起の際に論理１としてバス７に与え
られる。

この入力回路のモデリングのために第１０図で説明した
規則を応用すると、第１２図による１つのモデルが得ら
れる。この場合、入力端１１８は１つのインバータ１２
０を介して１つのアンドゲート１２１の第１の入力端と
接続されている。入力端１１７は１つのインハーク１２
２を介してアンドゲート１２１の第２の入力端と接続さ
れている。他方、入力端１１７および１１９は１つのア
ンドゲート１２３の入力端に接続されている。アンドゲ
ート１２１の出力端は１つのオアゲート１２４の一方の
入力端に接続されており、その他方の入力端はたとえば
別の、たとえば同種の入力回路の相応のアンドゲートの
出力端と接続されている。オアゲート１２４の出力端８
０はバスモデル２３の入力端２０と接続されている。出
力端１２３は１つのオアゲート１２５の一方の入力端に
接続されており、その他方の入力端は別の、たとえば同
種の入力回路の相応のアンドゲートの出力端と接続され
ている。オフゲート１２５の出力端８１はバスモデル２
３の入力端２１と接続されている。

第１３図には、１つの入力端１２６に与えられているレ
ベルが１つのＮチャネル電界効果トランジスタ１２７を
介してバス７に供給される１つの入力回路が示されてい
る。スイッチングトランジスタ１２７は入力端１２８へ
の論理ｌの印加により導通状態にされる。この回路のモ
デリングは第１４図のように２つのアンドゲート１２９
および１３０により行われ、それらのうち第１のアンド
ゲートは直接に入力端１２６および１２８と接続されて
おり、他方第２のアンドゲートは入力端１２８とは直接
に接続されているが、入力端１２６とは１つのインバー
タ１３１を介して接続されている。アンドゲート１２９
および１３０の出力端はそれぞれ２つのオアゲート１３
１ａおよび１３２の１つの入力端に接続されており、そ
れらの出力端８０および８１は同じくバスモデル２３の
入力端２０および２１と接続されている。オアゲート１
３１ａおよび１３２の別の入力端は、アンドゲート１２
９および１３０に相応して別の、たとえば同種の入力回
路に対応付けられている別のアンドゲートの出力端と接
続されている。Ｐチャネル電界効果トランジスタ１２７
による入力回路の実現の際には、第１４ＵｙＪに示され
ているように、モデル内に入力端１２８と直列に１つの
インバータ１３３が挿入される。

第１５図には、入力端１３４に与えられている論理レベ
ルが入力端１３５における論理１の生起の際および（ま
たは）入力端１３６における論理Ｏの生起の際にバス７
に通される入力回路としての１つの０ＭＯ３伝送ゲート
が示されている。スイッチング要素としてそれぞれ１つ
のＮチャネル電界効果トランジスタ１３７および１つの
Ｐチャネル電界効果トランジスタ１３８が用いられてお
り、それらの電流通路がそれぞれ入力端１３４とバス７
との間に挿入されている。電界効果トランジスタ１３７
のゲートは入力端１３５と接続されており、また電界効
果トランジスタ１３８のゲートは入力端１３６と接続さ
れている。

この入力回路のモデル化は第１６図のように２つのアン
ドゲート１４２および１４３を有するゲート配置により
行われる。入力端１３４はアンドゲート１４２の第１の
入力端と直接に接続されており、またアンドゲート１４
３の第１の入力端と１つのインバータを介して接続され
ている。入力端１３５および１３６は１つのオアゲート
１４０の入力端と接続されており、入力端１３６と直列
にもう１つのインバータ１４１が挿入されている。

オアゲート１４０の出力端はそれぞれゲート１４２およ
び１４３の第２の入力端に接続されている。

ゲート１４２および１４３の出力端はそれぞれ２つのオ
アゲート１４４および１４５の１つの入力端に接続され
ており、それらの出力端８０および８１はバスモデル２
３の入力端２０．２１と接続されている。オアゲート１
４４および１４５の第１６図に示されている別の入力端
は、ゲート１４２および１４３に相応して別の、たとえ
ば同種の入力回路に対応付けられている別のアンドゲー
トの出力端と接続されている。

第１図中に配置されている形式の部分回路を含んでおり
また誤りシミュレーションを受けるべき論理回路が先ず
モデル化される。これは第１図による部分回路に対して
、バスへの論理レベルの供給を行う入力回路、たとえば
■および■が、第１０図、第１２図、第１４図または第
１６図の１つにより実現され得るゲート機能により模擬
されることにより行われる。バス、たとえば７は、特に
第４図ないし第６図または第９図の１つに相応して一連
のゲート機能により、または第７図または第８図に相応
して一層簡単な回路機能により実現され得る１つのバス
モデルにより模擬される。前記のモデル部分の接続は出
力端８０．８１と入力端２０．２１との間で行われる。

その他の回路部分のモデリングはそれ自体は公知の仕方
で行われる。

本発明による方法の進行について説明すると、第１の過
程で論理回路のＮ個の入力端に次々と一連のＮポジショ
ン入力ビットパターンが与えられ、その際にバスモデル
は先ず第１のバスモデルバージョン２３ａの実施例の１
つで存在する。、トれらの入力ビットパターンの各々は
、入力端１ないし４または別の入力回路の相応の入力端
の前に接続されている回路部分または回路機能を通過し
た後に、これらの入力端に供給される論理信号を生ずる
。

１つの入力回路内に存在する１つのスイッチング要素を
介してバスに供給されるべきこれらの信号の各々はその
際にこのスイッチング要素を制御する信号と論理積演算
される。入力回路内のすべてのスイッチング要素の論理
積演算された信号は、続いて第１のゲート、たとえば７
０内で論理和演算される。さらに入力回路内の各スイッ
チング要素、たとえば５．６に対して、これを介してス
イッチングされるべき信号が事前の反転の後に、当該の
スイッチング要素を制御する信号と一緒に論理積演算さ
れ、その際に入力回路のすべてのスイッチング要素のこ
れらの論理積演算された信号は第２のゲート、たとえば
７１内で論理和演算される。＠ｌおよび第２のゲート７
０および７１の出力信号は次いで、前記のように入力端
７０および７１に供給されたビットパターン列１１、Ｏ
ｌおよび１０を出力信号列０．０．１に写像する第１の
バスモデルバージョン２３ａの第１および第２の入力端
２０．２Ｉに供給される。

入力ビットパターン列の印加の際に論理回路の出力端に
一連の出力ビットパターンの列が現れる。

誤りなしにモデル化された論理回路では、出力ビットパ
ターンの各々は、特定の入力ビットパターンに対応付け
られている１つの正規ビットパターンを表す。いま入力
端１ないし４の前に接続されている回路部分に、バス７
にバスコンフリクトを惹起する１つの回路誤りが存在す
ると、またその際に得られた個々の出力ビットパターン
と相応の正規ビットパターンとの比較の際に、相応の正
規ビットパターンから少なくとも１ビツトだけ異なる１
つの出力ビットパターンがＷ認されると、それによって
、この誤りの存在時に異なる出カビ７トパターンを惹起
する付属の入力ビットパターンも確認される。この入力
ビットパターンを、モデル化された回路に相応して実現
されており誤りを検査されるべき１つの回路に供給し、
またこの回路においても異なる出力ビットパターンを得
ると、シミュレートされた誤りが検査されるべき回路内
にも存在している。

バスコンフリクトに通ずる誤りのシミュレーションの際
には、誤りが事情によっては第１の過程ではまだ認識可
能でない。この不確実さを排除するため、さもなければ
不変のモデルにおいて第２のバスモデルバージョン２３
ｂが第１のバスモデルバージョン２３ａの代わりに使用
される第２の過程が付加される。その際に同一の入力ビ
ットパターン列がＮ個の回路入力端に与えられることは
目的にかなっている。第１の過程で異なる出力ビットパ
ターンが得られなかった場合には（しかし非常にしばし
ば既に第１の過程で求められた異なる出力ビットパター
ンが存在する場合にも）、第２の過程で正規ビットパタ
ーンから少なくとも１ビツトだけ異なる１つの（または
別の１つの）出力ビットパターンが得られる。付属の入
力ビットパターンは、モデル化された回路に相応して実
現されており誤りを検査されるべき論理回路に供給され
る。この際に正規ビットパターンから異なる出力ビット
パターンを得れば、検査すべき回路内にもシミュレート
された誤りが存在している。

両過程で見出された、正規ビットパターンから異なる出
力ビットパターンに通ずる入力ビットパターンが検査す
べき論理回路に供給され、またその際に付属の異なる出
力ビットパターンが得られると、この異なる出力ビット
パターンに付属のシミュレートされた誤りが検査すべき
回路内に存在している。

前記の方法の進行は、入力回路、たとえば■、■内のス
イッチング要素、たとえば５．６を介してバスに供給す
べき信号がスイッチング要素への論理１の供給の際に通
される場合に当てはまる。

しかし、それらが論理レベルＯにより通されるならば、
スイッチング要素を制御する信号は論理積演算の前にそ
れぞれ反転される。さらに、方法の進行の前記の説明の
際には、スイッチング要素がそれぞれそれらを介してバ
スに供給すべき信号をその際に反転しないことが前提と
された。それに反して、このような反転がスイッチング
要素の１つにおいて行われるならば、当該の供給される
べき信号は前記のように第２のゲート７１の前に対応付
けられている論理積演算の前に反転されずに、第１のゲ
ート７０の前に対応付けられている論理積演算の前に反
転される。

本発明による方法はいくつかの特別な場合には簡単化さ
れ得る。たとえば１つの入力回路、たとえば！または■
のスタック−アット−１−誤りを有する１つのスイッチ
ング要素が常に、バスコンフリクトの結果として生ずる
不定のバスレベルが写像される出力端８における信号に
相当する供給すべき論理信号で占められているならば、
正規ビットパターンから異なっており誤りに関する宣言
を許す出力ピントパターンを得るために、両過程のうち
の１つで既に十分である。その際に誤りのあるスイッチ
ング要素に常に与えられている論理信号がＯであったな
らば、第１の過程が異なる出力ビットパターンを得るた
めに既に十分であり、またこの論理信号が１であったな
らば、第２の過程で十分である。

【図面の簡単な説明】

第１図は１つのバスおよび２つの入力回路を有する１つ
の論理回路の一部分の等種回路図、第２図は１つのバス
モデルのブロック回路図、第３図は第２図によるバスモ
デルに対する関数図表、第４図ないし第９図は論理ゲー
トにより構成されているバスモデルの実施例を示す図、
第１θ図は同じく論理ゲートにより構成されている第１
図による入力回路の１つのモデルを示す図、第１１図な
いし第１６図は別の入力回路およびそれらの論理ゲート
により構成されているバスモデルを示す図である。 Ｉ、■・・・入力回路、１〜４・・・入力端、５．６・
・・スイッチ、７・・・バス、８・・・出力端、９・・
・受信回路、１１・・・コンダクタンス、１２・・・端
子、２０．２１・・・入力端、２２・・・出力端、２３
・・・バスモデル、２３ａ、２３ｂ・・・バスモデルバ
ージョン、５１１５２・・・アンドゲート、５３・・・
インバータ、６１．６２・・・アンドゲート、６３・・
・インバータ、７０１７１・・・オアゲート、１１０．
１１１・・・端子、１１２．１１３・・・Ｐチャネル電
界効果トランジスタ、１１４．１１５・・・Ｎチャネル
電界効果トランジスタ、１１７〜１１９・・・入力端、
１２０・・・インバータ、１２１・・・アンドゲート、
１２２・・・インバータ、１２３・・・アンドゲート、
１２４．１２５・・・オアゲート、１２６・・・入力端
、１２７・・・Ｎチャネル電界効果トランジスタ、１２
８・・・入力端、１２９．１３０・・・アンドゲート、
１３１・・・インバータ、１３１ａ、、１３２・・・オ
アゲート、１３３・・・インバータ、１３４〜１３６・
・・入力端、１３７・・・Ｎチャネル電界効果トランジ
スタ、１３８・・・Ｐチャネル電界効果トランジスタ、
１４２．１４３・・・アンドゲート、１４４．１４５・
・・オアゲート、２０１〜２０４・・・ノアゲート、２
０６・・・アンドゲート、２０９・・・ナンドゲート。 ＦＩＧ　４　　　　　　　　　　ＦＩＧ　５ＦＩＧ　６
　　　　　　　　　　ＦＩｏ　７ＦＩＧ８　　　　　　
　　　　ＦＩＧ９Ｉ０１０

Claims (1)

1. 【特許請求の範囲】 １）２つの論理レベルの選択的供給のためにスイッチン
   グ要素（５、６）を設けられている少なくとも２つの入
   力回路（ I 、II）を介して１つの回路節点（バス）に
   接続されている論理回路内の誤りをシミュレーションす
   るため、入力ビットパターンから誤りを含むシミュレー
   ションモデルを介して出力ビットパターンが導き出され
   、出力ビットパターンが、誤りのない場合に当てはまる
   正規ビットパターンと比較される方法において、両論理
   レベルの誤りのある同時供給のシミュレーションのため
   に第１の過程で、生じた不定のバスレベルを第１の論理
   レベルに写像する第１のバスモデルバージョン（２３ａ
   ）を有する１つのシミュレーションモデルが使用され、
   また第２の過程で同一の、ただし第１のバスモデルバー
   ジョンの代わりに、生じた不定のバスレベルを第２の論
   理レベルに写像する第２のバスモデルバージョン（２３
   ｂ）を有する１つのシミュレーションモデルが使用され
   ることを特徴とする論理回路内の誤りのシミュレーショ
   ン方法。 ２）入力ビットパターンが第１の過程でシミュレーショ
   ンモデルにより、先ず各スイッチング要素（５、６）に
   対してこれを介してスイッチすべき信号が当該のスイッ
   チング要素を制御する信号と共に論理積演算され、すべ
   てのスイッチング要素の論理積演算された信号が第１の
   ゲート（７０）内で論理和演算され、さらに各スイッチ
   ング要素（５、６）に対してこれを介してスイッチすべ
   き信号が事前の反転の後に当該のスイッチング要素を制
   御する信号と共に論理積演算され、すべてのスイッチン
   グ要素の後者の論理積演算された信号が第２のゲート（
   ７１）内で論理和演算され、第１および第２のゲート（
   ７０、７１）の出力信号が第１のバスモデルバージョン
   （２３ａ）の第１および第２の入力端（２０、２１）に
   供給されるように処理され、その際に第１のバスモデル
   バージョン（２３ａ）は、その両入力端（２０、２１）
   に供給されるビットパターン列１１、０１および１０に
   対して出力信号列０、０、１を供給するように構成され
   ており、また第２の過程で使用される第２のバスモデル
   バージョン（２３ｂ）が２つの入力端（２０、２１）お
   よび１つの出力端（２２）を設けられており、また同一
   のビットパターン列の供給の際に出力信号列１、０、１
   を供給し、その際に入力ビットパターンの処理はその他
   の点では第１の過程に相当することを特徴とする特許請
   求の範囲第１項記載の方法。 ３）供給すべき信号を反転された形態でバス（７）に通
   す１つのスイッチング要素に対して、この供給すべき信
   号が第２のゲート（７１）の前で行われる論理積演算の
   前に反転されるのではなく第１のゲート（７０）の前で
   行われる論理積演算の前に反転されることを特徴とする
   特許請求の範囲第２項記載の方法。 ４）スイッチング要素を制御する信号が論理積演算の前
   にそれぞれ反転されることを特徴とする特許請求の範囲
   第２項または第３項記載の方法。 ５）１つの誤りのある供給を生じさせるスイッチング要
   素（６）が１つの論理レベルで常に占められる場合に両
   過程の代わりに、使用されるバスモデルバージョン（２
   ３ａ、２３ｂ）が１つの不定のバスレベルをこの論理レ
   ベルに写像する過程のみが利用されることを特徴とする
   特許請求の範囲第１項ないし第４項のいずれか１項に記
   載の方法。 ６）論理回路のシミュレーションモデルが、１つの論理
   信号を回路節点（バス）（７）に供給する各スイッチン
   グ要素に対して第１および第２のアンドゲート（５１、
   ５２）を含んでおり、それらの入力端がそれぞれ論理信
   号およびスイッチング要素を制御する信号で占められて
   おり、その際に第２のアンドゲート（５２）の論理信号
   で占められる入力端の前に第１のインバータが接続され
   ており、すべての第１のアンドゲート（５１）の出力端
   が第１のオアゲート（７０）の入力端と接続されており
   、すべての第２のアンドゲート（５２）の出力端が第２
   のオアゲート（７１）の入力端と接続されており、また
   第１のオアゲート（７０）の出力端（８０）が第１また
   は第２のバスモデルバージョン（２３ａ、２３ｂ）の第
   １の入力端（２０）と、また第２のオアゲート（７１）
   の出力端（８１）が第１または第２のバスモデルバージ
   ョン（２３ａ、２３ｂ）の第２の入力端（２１）と接続
   されていることを特徴とする論理回路内の誤りのシミュ
   レーション回路装置。 ７）論理レベル０を有する制御信号の供給の際に論理信
   号を回路節点（バス）に供給する各スイッチング要素に
   おいて、この制御信号が第１および第２のアンドゲート
   の前に接続されている第３のインバータを通過すること
   を特徴とする特許請求の範囲第６項記載の回路装置。 ８）それぞれ互いに反転されたスイッチング要素制御信
   号が供給される２つの分離された駆動線（１３５、１３
   ６）を有するスイッチング要素（１３７、１３８）にお
   いて、これらの制御信号が第５のオアゲート（１４０）
   の両入力端に供給され、その際にこれらの両入力端の前
   に第４のインバータ（１４１）が接続されており、また
   第５のオアゲート（１４０）の出力端がそれぞれ第１お
   よび第２のアンドゲート（１４２、１４３）の１つの入
   力端と接続されていることを特徴とする特許請求の範囲
   第６項または第７項記載の回路装置。 ９）論理回路のシミュレーションモデルが、１つの論理
   信号を反転された形態で回路節点（バス）（７）に供給
   する各スイッチング要素に対して第３および第４のアン
   ドゲートを含んでおり、それらの入力端がそれぞれ論理
   信号およびスイッチング要素を制御する信号で占められ
   ており、その際に第３のアンドゲートの論理信号で占め
   られる入力端の前に第２のインバータが接続されており
   、すべての第３のアンドゲートの出力端が第３のオアゲ
   ートの入力端と接続されており、すべての第４のアンド
   ゲートの出力端が第４のオアゲートの入力端と接続され
   ており、また第３のオアゲートの出力端が第１または第
   ２のバスモデルバージョン（２３ａ、２３ｂ）の第１の
   入力端（２０）と、また第４のオアゲートの出力端が第
   １または第２のバスモデルバージョン（２３ａ、２３ｂ
   ）の第２の入力端（２１）と接続されていることを特徴
   とする論理回路内の誤りのシミュレーション回路装置。 １０）論理レベル０を有する制御信号の供給の際に論理
   信号を回路節点（バス）に供給する各スイッチング要素
   において、この制御信号が第３および第４のアンドゲー
   トの前に接続されている第３のインバータを通過するこ
   とを特徴とする特許請求の範囲第９項記載の回路装置。 １１）それぞれ互いに反転されたスイッチング要素制御
   信号が供給される２つの分離された駆動線（１３５、１
   ３６）を有するスイッチング要素（１３７、１３８）に
   おいて、これらの制御信号が第５のオアゲート（１４０
   ）の両入力端に供給され、その際にこれらの両入力端の
   前に第４のインバータ（１４１）が接続されており、ま
   た第５のオアゲート（１４０）の出力端がそれぞれ第３
   および第４のアンドゲートの１つの入力端と接続されて
   いることを特徴とする特許請求の範囲第９項または第１
   ０項記載の回路装置。 １２）論理回路のシミュレーションモデルが、２つのＰ
   チャネル電界効果トランジスタ（１１２、１１３）およ
   び２つのＮチャネル電界効果トランジスタ（１１４、１
   １５）から成り、供給電圧に対する端子（１１０）と基
   準電圧に対する端子（１１１）との間に挿入されており
   、１つのＰチャネル電界効果トランジスタ（１１３）お
   よびこれと直接に接続されているＮチャネル電界効果ト
   ランジスタ（１１４）のゲートが１つの供給すべき論理
   信号を与えられている１つの共通端子（１１７）に接続
   されており、これらの両電界効果トランジスタ（１１３
   、１１４）の接続点が共通の回路節点（バス）（７）と
   接続されており、また他の両電界効果トランジスタ（１
   １２、１１５）のゲートがそれぞれ１つの制御入力端と
   接続されているスイッチング要素に対して、第５および
   第６のアンドゲート（１２１、１２３）が設けられてお
   り、それらの第１の入力端にそれぞれ供給すべき論理信
   号が供給され、第５のアンドゲート（１２１）の第１の
   入力端の前に１つのインバータが接続されており、第５
   および第６のアンドゲート（１２１、１２３）の第２の
   入力端がそれぞれ制御入力端の１つと接続されており、
   第５のアンドゲートの第２の入力端の前に第５のインバ
   ータが接続されており、第５のアンドゲート（１２１）
   の出力端が第６のオアゲート（１２４）の１つの入力端
   と接続されており、第６のアンドゲート（１２３）の出
   力端が第７のオアゲート（１２５）の１つの入力端と接
   続されており、また第６および第７のオアゲートの出力
   端がそれぞれ第１または第２のバスモデルバージョン（
   ２３ａ、２３ｂ）の入力端（２０、２１）と接続されて
   いるように構成されていることを特徴とする論理回路内
   の誤りのシミュレーション回路装置。 １３）第１のバスモデルバージョン（２３ａ）が２つの
   ノアゲートから成っており、それらの第１の入力端がバ
   スモデルバージョンの入力端を形成し、またそれらの第
   ２の入力端がそれぞれ他のノアゲートの出力端と接続さ
   れており、その際にバスモデルバージョンの第２の入力
   端と接続されているノアゲートの出力端がバスモデルバ
   ージョンの出力端を成していることを特徴とする論理回
   路内の誤りのシミュレーション回路装置。 １４）第１のバスモデルバージョン（２３ａ）が非反転
   入力端および反転入力端を有する第７のアンドゲート（
   ２０６）から成っており、その際に前者がバスモデルバ
   ージョンの第１の入力端を、また後者が第２の入力端を
   形成し、またこのアンドゲート（２０６）の出力端がバ
   スモデルバージョンの出力端を成していることを特徴と
   する論理回路内の誤りのシミュレーション回路装置。 １５）第１のバスモデルバージョン（２３ａ）が第６の
   インバータから成っており、その入力端がバスモデルバ
   ージョンの第２の入力端を、またその出力端がバスモデ
   ルバージョンの出力端を形成し、その際にバスモデルバ
   ージョンの第１の入力端は開回路で使用されることを特
   徴とする論理回路内の誤りのシミュレーション回路装置
   。 １６）第２のバスモデルバージョン（２３ｂ）が２つの
   ノアゲート（２０３、２０４）から成っており、その第
   １の入力端がバスモデルバージョンの入力端を形成し、
   またその第２の入力端がそれぞれ他のノアゲートの出力
   端と接続されており、その際にバスモデルバージョンの
   第１の入力端と接続されているノアゲートの出力端が第
   ７のインバータ（２０５）を介してバスモデルバージョ
   ンの出力端と接続されていることを特徴とする論理回路
   内の誤りのシミュレーション回路装置。 １７）第２のバスモデルバージョン（２３ｂ）が、その
   第１の入力端が直接にその出力端と接続されているよう
   に構成されており、その際にその第２の入力端は開回路
   で使用されることを特徴とする論理回路内の誤りのシミ
   ュレーション回路装置。 １８）第２のバスモデルバージョン（２３ｂ）が非反転
   入力端および反転入力端を有する１つのナンドゲート（
   ２０９）から成っており、その際に反転入力端がバスモ
   デルバージョンの第１の入力端を形成し、非反転入力端
   がバスモデルバージョンの第２の入力端を形成し、また
   ナンドゲートの出力端がバスモデルバージョンの出力端
   を形成することを特徴とする論理回路内の誤りのシミュ
   レーション回路装置。