JPS61278208A - カスコ−ド電流スイツチ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 本発明はデータ処理システム等に使用する３状態選択回
路の改良に関する。

Ｂ、開示の概要 本発明は、データ・システム等に使用するのに特に適し
た改良カスコード電流スイッチ回路を開示する。このス
イッチ回路は選択／解選択入１カの制御によって２進出
力もしくは禁止出力を受取る。

このスイッチ回路は相互に接続した上方及び下方電流ス
イッチ回路を含み、上方及び下方電流スイッチ回路を相
互接続する電力減少回路によって特徴付けられる。

Ｃ０従来技術 選択／解選択信号の制御によって差動出力状態もしくは
禁止状態を与えるための３状態電流スイツチ・エミッタ
・ホロワ（３状態ＣＳＥ’Ｆ、）ゲート回路は一般に知
られている。差動出力状態によってディレクトリ・メモ
リ・システムの様なデータ処理システム中の装置で差動
バスの使用が可能になる。車端バスに対する差動バスの
長所は従来技術の差動出力ゲート回路では電力及び遅延
が増大するので相殺されている。

本発明に従う３状態Ｃ３ＥＦゲ一ト回路は従来の差動出
力ゲート回路に固有な電力消費による損失を生ずる事な
く差動バスの利点を生かす事が出来る。

ディレクトリ・メモリ・システムで本発明のゲート回路
を使用すると、読取り０／読取り１のスキューのない又
追跡基準を発生する際に固有の問題のない差動データ信
号を与える。

上述の如く、本発明はキャッシュ・メモリを有するデー
タ処理システムで使用する際のディレクトリ・メモリ・
システム中、特に同時書込み／比較、読取り／比較、比
較／バイパス、書込み／バイパスもしくは書込み／比較
／バイパス動作を遂行出来るモノリシック集積回路中で
形成し得るディレクトリ・メモリ・システム中で使用す
る時に利用価値がある。

ディレクトリ・メモリ・システム、特に単一の集積チッ
プ中に製造したディレクトリ・メモリ・システムは高速
データ処理システム中での使用が近年増大している。デ
ィレクトリ・メモリ・システムの１例は米国特許第４２
１９８８３号に説明されている。この装置はデータ処理
システム内で多くの異なる機能を遂行するのに有利に使
用されている。一つの例は低速の主メモリと中央プロセ
ッサ間に機能的に位置付けられている小さな高速メモリ
であるキャッシュ・メモリ中での応用である。キャッシ
ュ・メモリはプロセッサを高速にアクセスするため、プ
ロセッサによって主メモリから取出した。最もひんばん
に使用するデータを記憶するメモリである。ディレクト
リの他の応用はプロセッサが最近使用した。一定量のデ
ータを記憶してデータ処理システム内の可能な故障を探
知するために検査する追跡システムである。勿論他の多
くの応用も考えられる。

ディレクトリ・メモリ・システムは一般に入力データを
一時的に記憶するために、メモリ・ブロックに書込み、
メモリ・ブロックからデータを読取って出力データ・バ
ス上に読出し、メモリ・ブロックに記憶したデータの指
定部分を基準データと比較して、成る条件の下に一致デ
ータを出力バス上にバイパスするものである。ディレク
トリ・メモリの能力はメモリ・ブロック配列体をさらに
２つもしくはそれ以上の小配列体に分割して、これ等の
小配列体を個々もしくは種々の組合せでアクセス可能に
する事によってさらに増強出来る６主メモリ及びキャッ
シュ・メモリに関連するアドレスを記憶して比較出来、
２つもしくはそれ以上の小配列体に分割したメモリを有
するディレクトリ・メモリは知られている。その代表的
なシステムは米国特許第３６８５０２０号、第３７２３
９７６号、第３７６１８８１号、第４０４４３３８号、
第４１３６３８５号及び第４３３２０１０号に開示され
ている。書込みもしくは読取り動作のために再構成可能
な２つもしくはそれ以上の小配列体を有するメモリ・シ
ステムは米国特許第３６８６６４０号、第３７８７８１
７号、第３８００２８９号、第３９５８２２２号、第４
０８７８５３号、第４２２２１１２号、第４２４１４２
５号に開示されている。小配列体を有するメモリは又、
１９７８年４月刊ＩＢＭテクニカル・ディスクロジャ・
プルティン（Ｔｅｃｈｎｉｃａｌ　Ｄｉｓｃｌｏｓｕｒ
ｅＢｕｌｌｅｔｉｎ　：　ＴＤＢ）第２０巻、第１１Ａ
号、第４４１２乃至第４４１４頁のジエイ・ペリス等（
Ｊ、Ｐｅｒｒｉｓ　ｅｔａｌ）の論文「読取り専用メモ
リのためのビット線定電流源スイッチＪ　　（”Ｂｉｔ
　ＬｉｎｅＣｏｎｓｔａｎｔ　Ｃｕｒｒｅｎｔ　５ｏｕ
ｒｃｅ　５ｗ１ｔｃｈ　Ｆｏｒ　ＡＲｅａｄ　−ｏｎｌ
ｙ　−５ｔｏｒｅ”）に説明がある。

同時動作を遂行する能力を有するメモリ・システムも開
示されている。例えばメモリ配列体にデータを書込み、
これと同時にこれからデータを読取るシステムは米国特
許第３４７１８３８号、第３７６１８９８号、第４０７
０６５７号、及び１９７４年８月刊ＩＢＭ　　ＴＤＢ第
１７巻、第３号、第９３３乃至９３４頁のティ・エイ・
ウィリアムス（Ｔ、　Ａ、　Ｗｉｌｌｉ、ａｍｓ）の論
文「同時読取り書込み動作が可能な高速ランダム・アク
セス・メモリ」（Ｈｉｇｈ　−５ｐｅｅｄ　Ｒａｎｄｏ
ｍ　−Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ　ＷｉｔｈＳｉｍｕ
ｌｔａｎｅｏｕｓ　Ｒｅａｄ／Ｗｒｉｔｅ　０ｐｅｒａ
ｔｉｏｎ）に開示されている。バイパス機能を遂行する
キャッシュ・メモリは米国特許第４０７５６８６号及び
第４２６８９０７号に開示されている。同時書込み−バ
イパス機能を含むディレクトリ・メモリ・システムにつ
いては本出願人に係る特開昭６０−１０３６４号公報に
、バスパス回路を有する論理回路については米国特許第
４２８６１７３号に開示がある。

いくつかの従来のディレクトリ・メモリ・システムは同
時動作を遂行出来るが、しかしながら、これ等は比較、
読取り／書込みもしくは書込み／バイパス動作に限定さ
れている。この様に機能が制限されている事は種々の動
作を完結するのに多くのメモリもしくは制御サイクルを
必要とする意味で望ましくない。データ処理システムの
全体的処理速度はさらに種々の動作の組合せを同時に遂
行すると著しく増大する。同時書込み／比較、読取り／
比較、比較／バイパス、書込み／バイパスもしくは書込
み／比較／バスパス動作を遂行し得るディレクトリ・メ
モリ・システムについては１９８４年１０月３０日出願
の米国特許出願第６６６５８０号に開示されている。メ
モリ配列体のための２重モード論理回路については１９
８４年５月１８日出願米国特許出願第６１１５６４号に
開示がある。

キャッシュ・メモリを有するデータ処理システムにおい
て、ディレクトリ・メモリ・システムのタイミング上よ
り重要なのはディレクトリ・アドレスからデータ出力迄
の遅延である。この経路にはディレクトリ・メモリ・シ
ステムの選択回路があるので選択回路の遅延を出来るだ
け減少する事が望ましい。さらに選択回路はディレクト
リ・チップ上に多く存在し、典型的な場合ではセル及び
比較回路に次いで３番目に多い回路である。従って回路
のレイアウトを出来るだけ小さくする事が望ましい。

車端出力を有する従来の回路はレイアウトは小さいが差
動選択回路に対称性のスイッチング特性がなく、追跡基
準を必要としている。望ましい特性は性能を向上し、共
通モードの雑音に不感にするために信号のスイングが小
さく、読取り０／読取り１の遅延スキューがない事であ
る。

従来の差動回路は複雑な装置を使用して負の禁止信号を
与えている。負の禁止信号を与えるために電流スイッチ
とエミッタ・ホロワ出力間に置かれた反転段が遅延、面
積及び電力を増大し、もしくは電流装置を必要とする。

カスコード構造でない３状態選択回路を組込んだ回路は
同時書込み／バイパス動作が出来ない。

又３レベル・スイッチング入力を与えるためにはカスコ
ード構造でない３状態回路を必要とする。

３レベル・スイッチング入力は大きな信号スイングを必
要とするので、遅延が増大し、信号の余裕が乏しくなる
。

多くの論理ゲート・スイッチング回路網、特にエミッタ
結合論理（もしくは電流スイッチ）を使用した非対称制
御回路を有する直列結合スイッチング回路網は、知られ
ている。

他の従来技術を開示したものには次のものがある。

米国特許第３５９０２７４号、第３９２５６９１号、第
３９５５０９９号、１９８１年６月刊よりＭ　　ＴＤＢ
第２４巻第１８号、第４８０−４８２頁のヴイーｖルセ
ロ等（Ｖ、　Ｍａｒｃｅｌｌｏ　ｅｔ　ａｌ）の論文「
３状態読取り／書込み制御回路Ｊ　（”Ｔｒｉ−５ｔａ
ｔｅ　Ｒｅａｄ／Ｗｒｉｔｅ　Ｃｏｎｔｒｏｌ　Ｃ１ｒ
ｃｕｉｔ）、１９８２年３月１０日刊ＩＢＭ　　ＴＤＢ
第２４巻第１０号、第５１６７−８頁のシー・ユウ・バ
スヵダリア等（Ｃ，υ、　Ｂｕｓｃａｇｌｉａ　ｅｔａ
ｌ）の論文「ショットキ結合セル配列体のためのビット
駆動兼選択回路」（“Ｂｉｔ　Ｄｒｉｖｅｒ　ａｎｄ　
５ｅｌｅｃｔ　Ｃ１ｒｃｕｉｔ　Ｆｏｒ　５ｃｈｏｔｔ
ｋｙＣｏｕｐｌｅｄ　Ｃｅ１ｌ　Ａｒｒａｙｓ”）。

Ｄ１発明が解決しようとする問題点 本発明の目的は電流スイッチ・エミッタ・ホロワ（Ｃ８
ＥＦ）論理回路のための改良カスコード構造選択回路を
与える事にある。

本発明に従えば相補２進入力端子及び相補２進出力端子
並びに選択／解選択制御入方端子を有し、これによって
選択／解選択信号の制御の下に、選択状態もしくは禁止
（解選択）状態を占める事が出来る電力の少い選択ゲー
トが与えられる。

Ｅ０問題点を解決するための手段 本発明は制御可能に２進入力を受取り、２進出力を与え
るカスコード電流スイッチ回路と要約出来る。このスイ
ッチ回路は相互接続した上方及び下方電流スイッチ回路
を含む。下方電流スイッチ回路はカスコード電流スイッ
チ回路を選択状態もしくは解選択状態にするための信号
を受取る制御入力を含んでいる。上記カスコード電流ス
イッチ回路は上記上方及び下方回路スイッチ回路を相互
接続する電力減少回路を含む事によって特徴付けられ、
これによって上記カスコード電流スイッチ回路の消費電
力が減少する。

本発明は又ディレクトリ・メモリ・システム等の如くデ
ータ処理システム中で使用するためのデータ・ビット選
択装置として要約出来る。データ・ビット選択装置は少
なく井筒１、第２及び第３のデータ・ビット選択回路よ
り成り、該データ・ビット選択回路の各々はデータ・ビ
ット（真数）入力端子及び、データ・ビット（補数）入
力端子、データ・ビット（真数）出力端子及びデータ・
ビット（補数）出力端子、及び解選択／選択制御端子、
上記データ・ビット選択回路の上記データ・ビット（真
数）の出力端子の各々に共通に接続した第１　（真数）
のバス、上記データ（補数）出力端子の各々に共通に接
続した第２（補数）のバスを有する。又データ・ビット
選択回路の各々は相互接続した少なく共上方及び下方電
流スイッチ回路を有するカスコード電流スイッチ回路よ
り成る。

データ・ビット選択回路の各々は上記下方電流スイッチ
回路を上記真数及び補数データ・ビット出力端子に接続
する電力減少回路によって特徴付けられる。

Ｆ、実施例 従来より、差動出力及び負の禁止入力を有する状態電流
スイッチ・エミッタ・ホロワ（ＣＳ　Ｅ　Ｆ）ゲートが
存在する（第２図、第３図参照、図でＴは真数データ・
イン、Ｃは補数データ・イン、ＤＢは差動バスもしくは
データ・バス、ＤＢはその補数を示す）。この従来技術
では車端バスに対する差動バスの利点は電力が増大する
事と回路の遅延のために相殺されている。第１図に示し
た本発明に従う選択回路は従来技術の回路の様に余分な
電力を必要とする事なく差動バスの長所を生かし、車端
ゲートよりも良好な性能を与える。本発明に従う回路を
メモリ・システムに使用する事によって、差動データ・
バスが有利に使用され、読取り０／読取り１のスキュー
がなくなり、追跡基準を発生する際の固有の問題がなく
なる。

〔回路の動作〕

第１図の本発明に従う選択回路を参照するに、電流工　
　は電流ミラーの様な標準の電流源によりＳ って与えられる。選択線の電圧が高い（解選択）時はト
ランジスタＴ５はオンになりＴ６はオフになる。ショッ
トキ・ダイオードＤ、及びＤ４が電流工　　を分は合っ
ていて、抵抗器Ｒ３及びＲ４の各Ｓ 々にはＩ　　　／２が流れ、従ってエミッタ・ホロＳ ワＴ３及びＴ４のベースは低電位にある。回路の状態は
ディスエイプル（解選択）である。

選択線が低い時はＴ６がオンで、Ｔ、がオフになり、入
力データに依存してＴ１もしくはＴ２のどちらかがオン
になる。仮にＴ２がオンでＴ工がオフだと、出力ＤＢが
高くなる。それは電流がＲ１及びＲ３を流れないからで
ある。電流■　　はＲ２及びＢ Ｒ４並びにショットキ・ダイオードＤ２を流れ、ＤＢが
高くなる。上述の事から次の関係式が成立つ事がわかる
。

ここでＶ　　　はショットキ・ダイオードＤ１ＤＩ の順方向電圧降下である。回路を解選択した時は、■　
　はダイオードＤ３及びＤ４に平等に分けられＳ る。従ってＩ　　　／２がＲ１及びＲ４を流れ、Ｔ３Ｓ 及びＴ４のベースは低電位にある。解選択状態の場合と
同様に選択状態でも、Ｔ３及びＴ４のベースに同じ低電
圧レベルを得るためには、工　　／Ｓ ２は選択した時に、入力データに依存してＤｌ及びＲ１
もしくはＤ２及びＲ４のいずれかを流れなければならな
い。

Ｖ　　　（Ｈ□にかかる電圧）＋Ｖ　　　　＝ＶＲ３Ｆ
ＤＩ　　　ＲＩ Ｉ　　　Ｒ３＋Ｖ　　　　＝Ｉ　　　ＲＩＲ３ＦＤＩ　
　　ＲＩ Ｉ　　　＝Ｉ　　　／２＝Ｉ　　　、従ってＲ３Ｃ３Ｒ
Ｉ Ｉ　　　Ｒ３／２＋Ｖ　　　　＝Ｉ　　　Ｒ１／２Ｃ８
ＦＤＩ　　　Ｃ３ Ｒ，＋２Ｖ　　　　　　／Ｉ　　　　＝Ｒ。

ＦＤｌ、　　　　　Ｃ３ 第２図の回路と異なって、■　　がすべての動Ｓ 作モードで全電力を規定する。第２図の回路の場合の様
に反転器もしくは解選択のための電力は必要としない。

さらに１状態の遅延（反転器）が除去される。

ディレクトリ・メモリ・チップの要件はデータを選択し
てデータ・バス上に与える事である。データ・バスは差
動データ・バスである事が好ましい。差動データ・バス
は車端バスと比較して性能及び対称スイッチングの点で
優れている（読取り０／読取り１のスキューがない）、
Ｃ３ＥＦ論理では、エミッタ・ホロワ・ドツト（ＥＦド
ツト）がデータ・バスの具体化に使用されているが、エ
ミッタ・ホロワ・ドツトは負の禁止信号を必要とする。

第１図に示した本発明の選択ゲートはＣ３ＥＦ論理で最
小の遅延及び電力によりこの問題を解決する。

第５図はディレクトリ配列体チップの一部を示している
。図面を簡単にするために、メモリの列の各々には唯一
つのメモリ・セルが示されているが、任意の個数のセル
を配列する事が出来る。セル１、セル２もしくはセルＮ
からの配列体データもしくは一致データ・ビットをデー
タ・アウトに与える配列体が望まれている。セル１、セ
ル２もしくはセルＮからの配列体データは同時に夫々の
比較回路（排他○Ｒ■動作を行う）の入力に現われて、
一致状態信号１．２及びＮを発生しなくてはならない。

データ出力にセル１データ、セル２データ、セルＮから
のデータを与えるか、もしくは一致データを与えるかの
選択は選択入力線１．２、ＮもしくはＢ（バイパス）に
よって行われる。

選択ゲートの機能はこれに対応しない他のセル・データ
・ビットもしくは一致データ・ビットがデータ出力に必
要とされている時に、対応するセル・データ・ビットが
データ・バスで干渉しない様にする事である。

選択ゲート１、選択ゲート２、選択ゲートＮ及びバイパ
ス・ゲートの構造は同じであり、各々は第１図に示され
た選択回路に対応している。第１図の選択ゲート回路に
ついては既に説明した。

第５図に示したディレクトリ・チップの部分から明らか
な様に各ビット線の対毎に選択ゲートが存在する。従っ
て各選択ゲート回路（第１図）は物理的設計上一つの配
列体セルのビット・ピッチ内に合致しなくてはならない
。本発明に従う選択回路はショットキ・ダイオードＤ、
及びＤ４をＴ５のコレクタと一体にするのでコンパクト
なレイアウトを与える。同じくショットキ・ダイオード
Ｄ１はＴ１と、ショットキ・ダイオードＤ２はＴ２と一
体にされる。

第６図で、ディレクトリ配列体は８個の小配列体で組織
されている。各小配列体は１０ビット幅及び３２ビツト
の高さを有する。読取り動作中には８つの１０ビツト・
バイトより成る一つの諸行を選択する。チップのアーキ
テクチュアによって配列体データは２つの経路を通る必
要がある。選択した語のすべてである８つのバイト（８
０ビツト）は比較動作のために比較論理装置の入力（図
示されず）に現われなくてはならない。又８つのバイト
の１つはチップ外で駆動するバイト解読回路からの入力
によって選択される。１バイトをデータ出力駆動回路に
送らなければならないので、チップには１０ビット幅の
データ・バスが要求される。

さらに、チップはバイパス機能を有する。この機能はオ
フ・チップから到来するビット（比較データ入力バイト
と呼ばれる）をデータ・バス上に指向し、配列体データ
の代りにデータ出力に出現させるものである（第６図参
照）。

９つの利用可能な１０ビツト・バイト（８つの配列体バ
イトと比較データ入力バイト）の一つを選択してデータ
・バス上に与える時は、他の８つのバイトは禁止されな
くてはならない。

バイト選択ゲート（バイト解読器）、バイパス・ゲート
及びデータ・バスのエミッタ・ホロワ（ＥＦ）ドツトが
この選択及び禁止機能を遂行する。

エミッタ・ホロワ・ドツトの論理及び固有の速度を生か
すために、バイト選択ゲート及びバイパス・ゲートは負
の禁止信号を与えなくてはならない。又データ・バスは
差動データ・バスである事が望ましい。差動データ・バ
スは車端バスよりもパホーマンス及び対称スイッチング
の点で優れている（読取り０／読取り１のスキューがな
い）。

本発明の差動選択回路は第４図に示した車端選択回路と
比較していくつかの利点がある。差動回路は信号のスイ
ングは小さくてすみ、従ってスイッチング時間が速くな
り、性能が優れる。

差動回路には共通ノード雑音がない。最も正の電力源で
発生した雑音は低レベルのバス線及び高レベルのバス線
の両方に伝搬し、受信回路でスイッチングの誤りは発生
しない。車端回路ではこの雑音はバスには伝搬するが、
回路から遠い基準回路には達しない。従って誤スイッチ
ングが生ずる。

車端回路と比較して、差動回路は入力データの状態が変
る時にチップ上で発生したデルタ１雑音を減少する。デ
ィレクトリ・チップでは代表的な場合、差動回路のうち
１０個がアクティブである。

差動回路にデータの変化があっても、相補出力の相殺効
果のために局所的に高電流を必要としない。

１０個の車端回路のすべてが状態をＯから１に変えると
、最も正の電力源に突然電流上の故障を生ずる。

エミッタ・ホロワの出力には立上りと立下りの遅延に差
があるので（能動的プルアップと受動的プルダウンの差
）、車端回路には１もしくはＯの選択間に遅延スキュー
がある。固定基準の上下のスイッチングでは、エミッタ
・ホロワはＯから基準電圧を通って１に向う間とのこの
逆の間には遅延の差がある。差動回路の対称性とスイッ
チング基準がいらない事でこのスキューがなくなる。

本発明の回路は負の禁止信号及び差動出力を与えるので
ディレクトリ・チップ上でバイト選択及びバイパス・ゲ
ート機能に有利に使用出来る。

第１図の選択回路及び第５図のディレクトリ・チップを
参照するに、バイト選択に応用する場合には第４図の回
路のカスコード構造の下の部分はバイト解読回路から選
択信号を受取り、上の部分は配列体感知増幅器からデー
タを受取る。バイパス・ゲートに応用する場合には、下
のカスコード部分はバイパス受信器から選択信号を受取
り、上の部分は比較データ入力受信器からデータを受取
る。

本発明の選択回路の入力電圧レベルの要件は互換可能な
配列体回路ファミリ及び電力源を有する事である。従っ
て感知増幅器及びバイト解読回路の出力レベルは本発明
の選択回路の入力レベルと一致する。

本出願人に係る特願昭６０−２０１９０３号の第１Ａ図
及び第１Ｂ図にそのまま対応する第７Ａ図及び第７Ｂ図
（両図の結合方法を第７図に示す）を参照すると、上述
の本発明の説明から、第１図の選択回路は第７図のブロ
ック図に示した型のディレクトリ・メモリ・システムに
使用する時に特に有利である事が理解出来よう。

Ｇ９発明の効果 本発明の選択回路はディレクトリ配列体のバイト選択及
びバイパス・ゲート機能を明確に増強し改良する。本発
明の選択回路により従来の回路に比し消費電力が少なく
、物理的寸法が小さくなり、差動データ・バスのパホー
マンス及び信頼性が向上する。

【図面の簡単な説明】

第１図は差動状態及び出力状態を有する本発明の３状態
の電流スイッチ・エミッタ・ホロワ・ゲートの概略図で
ある。第２図は差動出力状態及び出力禁止状態を有する
従来の３状態電流スイツチ・エミッタ・ホロワ・ゲート
の概略図である。第３図は差動出力状態及び出力禁止状
態を有する他の従来の３状態電流スイツチ・エミッタ・
ホロワ・ゲートの概略図である。第４図は従来の３状態
単端選択回路である。第５図は本発明に従う多くの選択
ゲート及びバイパス・ゲートを使用したディレクトリ配
列体チップを示したブロック図である。 第６図は本発明に従う多くの選択ゲート及びバイパス・
ゲートを使用した他のディレクトリ配列体チップのブロ
ック図である。第７図は第７Ａ図及び第７Ｂ図の結合方
法を示した図である。第７Ａ図及び第７Ｂ図は結合した
時にディレクトリ・システムを示すブロック図である。 Ｔ・・・・真数入力、Ｃ・・・・補数入力、ＤＢ・・・
・デ−タ・バス、■　　・・・・電流、Ｒ１、Ｒ２、Ｒ
３、Ｃ８ Ｒ４・・・・抵抗器、Ｄｌ、Ｄ２、Ｄ３、Ｄ４・・・・
ダイオード、Ｔ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６・・
・・トランジスタ、Ｂ・・・・バイパス入力、ＤＩＲ・
・・・ディレクトリ、Ｒ・・・・読取り、Ｗ・・・・書
込み、ＷＳ・・・・書込み選択回路、ＢＤ・・・・ビッ
ト駆動回路、ＳＵＢ・・・・小配列体、ＷＡ・・・・語
アドレス、ＢＳ・・・・ビット選択、ＷＡ・・・・語ア
ドレス、ＳＡ・・・・感知増幅器、ＲＡ・・・・読取リ
アドレス、ＣＩ・・・・比較データ・バイト入力、ＣＤ
Ｉ・・・・比較データ入力回路、ＣＬ・・・・比較論理
回路、ＤＩ・・・・データ入力、ＷＤ・・・・語駐動回
路、ＣＤＯ・・・・比較データ・アウト、１０・・・・
Ｗクロック、１２・・・・モード選択回路、１４・・・
・語アドレス解読器、１６・・・・アドレス受信器、１
８・・・・Ｒバイト解読器。 ２ｏ・・・・データ・バス、２２・・・・配列体もしく
はバイパス・データ・アウト。 髪択回路 第１図 →Ｉ源１　−動導２　　−政状亀Ｎ 第７八図 子イレクＰ）ソ又テム

Claims (1)

1. 【特許請求の範囲】 ２進入力を制御可能に受取り、２進出力を与えるカスコ
   ード電流スイッチ回路であつて、 （ａ）相互接続した上方及び下方電流スイッチ回路と、 （ｂ）上記カスコード電流スイッチ回路を選択状態もし
   くは解選択状態のいずれかにする信号を受取るため上記
   下方電流スイッチ回路に与えられた制御入力と、 （ｃ）上記上方及び下方電流スイッチ回路を相互接続す
   る電力減少回路を含む事を特徴とするカスコード電流ス
   イッチ回路。