JPS61276176A - デ−タの処理方法 - Google Patents
デ−タの処理方法Info
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- JPS61276176A JPS61276176A JP11818785A JP11818785A JPS61276176A JP S61276176 A JPS61276176 A JP S61276176A JP 11818785 A JP11818785 A JP 11818785A JP 11818785 A JP11818785 A JP 11818785A JP S61276176 A JPS61276176 A JP S61276176A
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- Japan
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- data
- signal
- recorded
- ram
- reproduction
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- Pending
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/12—Formatting, e.g. arrangement of data block or words on the record carriers
- G11B20/1217—Formatting, e.g. arrangement of data block or words on the record carriers on discs
Landscapes
- Engineering & Computer Science (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタルデータが記録されたディスクの再生
装置に用いられるデータ処理方法に関する。
装置に用いられるデータ処理方法に関する。
本発明は、データブロックの前後に夫々同期信号を有し
、且つ各データブロック間にギャップが形成された信号
が記録されたディスクを再生して、再生データの欠陥部
分を検出すると共に、上記データブロックの後部に設け
られた同期信号の位置を検出し、上記データブロックの
ビット長と上記後部の同期信号の位置との差を求め、上
記再生データの上記欠陥部分以降のデータの配列順序を
、上記差に応じた量だけずらせるようにしたデータの処
理方法である。これによってサイクルスリップエラーに
より多量のデータが失われることを軽減することができ
る。
、且つ各データブロック間にギャップが形成された信号
が記録されたディスクを再生して、再生データの欠陥部
分を検出すると共に、上記データブロックの後部に設け
られた同期信号の位置を検出し、上記データブロックの
ビット長と上記後部の同期信号の位置との差を求め、上
記再生データの上記欠陥部分以降のデータの配列順序を
、上記差に応じた量だけずらせるようにしたデータの処
理方法である。これによってサイクルスリップエラーに
より多量のデータが失われることを軽減することができ
る。
ディジタルデータが記録された光ディスクを用いる記録
再生装置においては、一般に再生時にデータの誤り訂正
を行う機能が設けられている。この誤り訂正機能により
一定期間内における信号のドロップアウトやノイズ等に
よる誤りを訂正することができる。
再生装置においては、一般に再生時にデータの誤り訂正
を行う機能が設けられている。この誤り訂正機能により
一定期間内における信号のドロップアウトやノイズ等に
よる誤りを訂正することができる。
コンピュータ等に用いられるディスクの場合は、■フレ
ームのデータブロックの頭の部分に同期信号が記録され
ると共に、データブロックの最後尾と次のデータブロッ
クの同期信号との間に、例えば3バイト分程度の比較的
長いギャップが形成されている。このギャップはディス
クの偏心等による回転変動を吸収するために設けられて
いる。
ームのデータブロックの頭の部分に同期信号が記録され
ると共に、データブロックの最後尾と次のデータブロッ
クの同期信号との間に、例えば3バイト分程度の比較的
長いギャップが形成されている。このギャップはディス
クの偏心等による回転変動を吸収するために設けられて
いる。
上述した誤り訂正機能は、比較的長い時間にわたって連
続するドロップアウトやノイズ等により発生するサイク
ルスリップエラーを訂正することは全く不可能である。
続するドロップアウトやノイズ等により発生するサイク
ルスリップエラーを訂正することは全く不可能である。
サイクルスリップエラーは、長時間にわたってドロップ
アウトやノイズ等が連続することにより、エフレーム期
間に抽出されるクロックの数が規定の数より変化するこ
とによって発生する。即ち、クロック数が変化すると、
再生データが書き込まれるRAMのアドレスが狂い、そ
のフレーム期間の欠陥が生じた部分以降のデータが全て
無効になる。
アウトやノイズ等が連続することにより、エフレーム期
間に抽出されるクロックの数が規定の数より変化するこ
とによって発生する。即ち、クロック数が変化すると、
再生データが書き込まれるRAMのアドレスが狂い、そ
のフレーム期間の欠陥が生じた部分以降のデータが全て
無効になる。
本発明においては、データブロックの両端部に夫々同期
信号が設けられ、且つ各データブロック間にギャップが
形成された信号が記録されたディスクを再生して、再生
データの欠陥部分を検出すると共に、上記データブロッ
クの後部に設けられた同期信号の位置を検出し、上記デ
ータブロックのビット長と上記後部の同期信号との差の
信号を求め、上記再生データの上記欠陥部分以降のデー
タの配列順序を、上記差の信号に応じた量だけずらせる
ようにしている。
信号が設けられ、且つ各データブロック間にギャップが
形成された信号が記録されたディスクを再生して、再生
データの欠陥部分を検出すると共に、上記データブロッ
クの後部に設けられた同期信号の位置を検出し、上記デ
ータブロックのビット長と上記後部の同期信号との差の
信号を求め、上記再生データの上記欠陥部分以降のデー
タの配列順序を、上記差の信号に応じた量だけずらせる
ようにしている。
再生データの欠陥部分以降のサイクルスリップエラーを
補正することができ、エラーにより失われるデータの量
を軽減することができる。
補正することができ、エラーにより失われるデータの量
を軽減することができる。
第2図は本発明に適用し得るディスクに記録されるデー
タフォーマットの実施例を示す。
タフォーマットの実施例を示す。
図において、lフレーム分のデータの頭の部分に所定の
ビットパターンを有するaビットの前同期信号PRDが
記録されると共に1、nビットのデータブロックの最後
尾に所定のビットパターンを有するbビットの後同期信
号PODが記録されている。即ち、1フレームのデータ
ブロックはその前と後を二つの同期信号PRD、POD
で挟んだ形で記録されている。従って、上記1フレ一ム
期間には再生時に所定数(n個)のクロックが抽出され
る。また後同期信号PODと次のデータブロックの前同
期信号PRDとの間には前述したギャップgが設けられ
ている。従って、このディスクはコンピュータ等のデー
タ処理装置に適しており、1フレームのデータの処理を
比較的長い時間をかけて行うことができる。
ビットパターンを有するaビットの前同期信号PRDが
記録されると共に1、nビットのデータブロックの最後
尾に所定のビットパターンを有するbビットの後同期信
号PODが記録されている。即ち、1フレームのデータ
ブロックはその前と後を二つの同期信号PRD、POD
で挟んだ形で記録されている。従って、上記1フレ一ム
期間には再生時に所定数(n個)のクロックが抽出され
る。また後同期信号PODと次のデータブロックの前同
期信号PRDとの間には前述したギャップgが設けられ
ている。従って、このディスクはコンピュータ等のデー
タ処理装置に適しており、1フレームのデータの処理を
比較的長い時間をかけて行うことができる。
第1図は上述したデータフォーマットを有するディスク
の再生装置における再生データ処理装置の実施例を示す
。
の再生装置における再生データ処理装置の実施例を示す
。
本実施例においては次の方法によって再生時のサイクル
スリップエラーを訂正するようにしている。
スリップエラーを訂正するようにしている。
(1)、再生信号が書き込まれるRAMのアドレスカウ
ンタを前同期信号PRDでスタートさせ、後同期信号P
ODが検出されたときのアドレスと、1フレ一ム期間に
おける所定のクロック数(例えばn個)との差を求めこ
れを記憶する。
ンタを前同期信号PRDでスタートさせ、後同期信号P
ODが検出されたときのアドレスと、1フレ一ム期間に
おける所定のクロック数(例えばn個)との差を求めこ
れを記憶する。
(2)、これと共に再生信号の欠陥が生じたおよその位
置(アドレス)を検出してこれを記憶して置く。
置(アドレス)を検出してこれを記憶して置く。
(3)、上記RAMの読み出し時に、上記(2)で得ら
れた欠陥が生じた位置までは普通に読み出しを行い、上
記位置以降は、上記(1)で得られた差により読み出し
アドレスを補正しながら読み出しを行う。
れた欠陥が生じた位置までは普通に読み出しを行い、上
記位置以降は、上記(1)で得られた差により読み出し
アドレスを補正しながら読み出しを行う。
以上によれば、データの1フレームを所定のビット長(
クロックtll)と成し、且つRAMの各アドレスに対
して正しいデータを配分することができ、サイクルスリ
ップエラーを補正することができる。
クロックtll)と成し、且つRAMの各アドレスに対
して正しいデータを配分することができ、サイクルスリ
ップエラーを補正することができる。
次に上記の方法の実施例を第1図と共に説明する。
第1図において、入力端子1にはピックアップ(図示せ
ず)からの再生信号RFが供給される。
ず)からの再生信号RFが供給される。
この信号RFは波形整形回路2で波形整形された後、R
AM3に書き込まれると共に、bビットシフトレジスタ
4、aビットシフトレジスタ5に夫々供給される。さら
に信号RFはコンパレータ6及び微分整流回路7に供給
される。上記RAM3は書き込みアドレスカウンタ8に
より書き込みが行われる。
AM3に書き込まれると共に、bビットシフトレジスタ
4、aビットシフトレジスタ5に夫々供給される。さら
に信号RFはコンパレータ6及び微分整流回路7に供給
される。上記RAM3は書き込みアドレスカウンタ8に
より書き込みが行われる。
第3図において、同図Aに示す信号RFに長さlの欠陥
部分がある場合は、コンパレータ6より同図Cに示す出
力信号が得られる。この信号は上記欠陥部分のおよその
位置を検出した信号となる。
部分がある場合は、コンパレータ6より同図Cに示す出
力信号が得られる。この信号は上記欠陥部分のおよその
位置を検出した信号となる。
また微分整流回路7の出力は位相比較回路9、ローパス
フィルタ10及びVCOIIから成るPLL回路12に
供給される。これによって上記VCoilより信号RF
と同期されたクロックGKが得られ、このクロックCK
は上記書きこみアドレスカウンタ8を駆動する。
フィルタ10及びVCOIIから成るPLL回路12に
供給される。これによって上記VCoilより信号RF
と同期されたクロックGKが得られ、このクロックCK
は上記書きこみアドレスカウンタ8を駆動する。
信号RFに欠陥がある場合はローパスフィルタ10より
第2図Bに示す出力信号が得られる。この信号をウィン
ドコンパレータ13に加えることにより、このコンパレ
ータ13より、欠陥部分のおよその位置を検出した信号
が得られる。
第2図Bに示す出力信号が得られる。この信号をウィン
ドコンパレータ13に加えることにより、このコンパレ
ータ13より、欠陥部分のおよその位置を検出した信号
が得られる。
上記コンパレータ6.13から得られる欠陥部分の検出
信号はオアゲート14に加えられる。尚、欠陥部分の検
出はコンパレータ6のみ又はコンパレータ13のみで行
ってもよいが、本実施例では検出を確実に行うため両方
で行っている。
信号はオアゲート14に加えられる。尚、欠陥部分の検
出はコンパレータ6のみ又はコンパレータ13のみで行
ってもよいが、本実施例では検出を確実に行うため両方
で行っている。
次に上記aビットシフトレジスタ5の出力は一致回路1
5に加えられて、前同期信号PRDのパターンと比較さ
れる。両者が一致したとき得られる一致信号は保護内挿
回路16に加えられて充分に保護内挿された後、上記ア
ドレスカウンタ8.をクリアする。これによってこのカ
ウンタ8はOからカウンタを開始し、RAM3が信号R
Fを書き込む。
5に加えられて、前同期信号PRDのパターンと比較さ
れる。両者が一致したとき得られる一致信号は保護内挿
回路16に加えられて充分に保護内挿された後、上記ア
ドレスカウンタ8.をクリアする。これによってこのカ
ウンタ8はOからカウンタを開始し、RAM3が信号R
Fを書き込む。
また上記bピントシフトレジスタ4の出力は一致回路1
7に加えられて、後同期信号PODのパターンと比較さ
れる。両者が一致したとき得られる一敗信号は保護回路
18に加えられる。
7に加えられて、後同期信号PODのパターンと比較さ
れる。両者が一致したとき得られる一敗信号は保護回路
18に加えられる。
上記カウンタ8のカウンタ値はRAM3に与えられると
共に、ウィンド発生回路19、欠陥位置検出回路20及
び後同期信号位置検出回路21等に加えられている。
共に、ウィンド発生回路19、欠陥位置検出回路20及
び後同期信号位置検出回路21等に加えられている。
上記ウィンド発生回路19は後同期信号PODの正規の
位置を中心とする所定巾のウィンド信号を発生して、上
記保護回路18に加えるもので、ROM等により構成さ
れている。上記欠陥位置検出回路20は上記オアゲート
14から得られる欠陥部分の検出信号に基いて欠陥の生
じたおよその位置のアドレスを検出するもので、レジス
タにより構成、されている。後同期信号位置検出回路2
1は上記保護回路18から、得られる一致信号に基いて
信号PODの位置のアドレスを検出するもので、レジス
タにより構成されている。
位置を中心とする所定巾のウィンド信号を発生して、上
記保護回路18に加えるもので、ROM等により構成さ
れている。上記欠陥位置検出回路20は上記オアゲート
14から得られる欠陥部分の検出信号に基いて欠陥の生
じたおよその位置のアドレスを検出するもので、レジス
タにより構成、されている。後同期信号位置検出回路2
1は上記保護回路18から、得られる一致信号に基いて
信号PODの位置のアドレスを検出するもので、レジス
タにより構成されている。
上記保護回路18は一致回路17から得られる一致信号
を保護すると共に、上記ウィンド信号により検出された
上記一致信号を上記位置検出回路21に送る。これによ
ってこの位置検出回路21は信号PODの位置のアドレ
スを検出する。
を保護すると共に、上記ウィンド信号により検出された
上記一致信号を上記位置検出回路21に送る。これによ
ってこの位置検出回路21は信号PODの位置のアドレ
スを検出する。
第3図において、−数回路15で検出された信号PRD
に対して、−数回路17で検出された信号PODの位置
が正規の位置にあれば、信号PRDとPODとは同図り
に示す関係となる。これに対して信号の欠陥によって、
例えばドロップアウトによりカウンタ8のカウント値が
1フレームの所定値nより少なくなった場合は同図已に
示すように信号PODは正規の位置に対して一αだけず
れる。またノイズによってカウント値が所定値nより増
えた場合は、同図Fに示すように信号PODは+αだけ
ずれる。
に対して、−数回路17で検出された信号PODの位置
が正規の位置にあれば、信号PRDとPODとは同図り
に示す関係となる。これに対して信号の欠陥によって、
例えばドロップアウトによりカウンタ8のカウント値が
1フレームの所定値nより少なくなった場合は同図已に
示すように信号PODは正規の位置に対して一αだけず
れる。またノイズによってカウント値が所定値nより増
えた場合は、同図Fに示すように信号PODは+αだけ
ずれる。
上記位置検出回路21は第3図り、 E、 Fに示す
ような信号PODの位置を検出しそのときのカウンタ8
のカウント値mを引き算器22に送って、所定値nとの
差+α又は−αを求める。
ような信号PODの位置を検出しそのときのカウンタ8
のカウント値mを引き算器22に送って、所定値nとの
差+α又は−αを求める。
また上記位置検出回路20はオアゲー1−14からの検
出信号に基いて欠陥部分の位置を検出してそのアドレス
を求める。
出信号に基いて欠陥部分の位置を検出してそのアドレス
を求める。
以上によりRAM3にはlフレーム分の信号RFが書き
込まれる。このときサイクルスリップエラー等が生じて
いれば、信号RFはエラーが生じたままの形で書き込ま
れている。そしてこのとき位置検出回路20には欠陥部
分の位置が記憶され、引き算器22には信号PODのず
れ量±αが夫々記憶されている。
込まれる。このときサイクルスリップエラー等が生じて
いれば、信号RFはエラーが生じたままの形で書き込ま
れている。そしてこのとき位置検出回路20には欠陥部
分の位置が記憶され、引き算器22には信号PODのず
れ量±αが夫々記憶されている。
上述のようにしてRAM3の書き込みが終了すると、次
に読み出しが開始される。この読み出しはシステムコン
トローラ23の制御に従って行われ、且つ誤り訂正デコ
ーダ24によって通常の誤り訂正が行われる。この誤り
訂正と共に本実施例においてはサイクルスリップエラー
も訂正するようにしている。
に読み出しが開始される。この読み出しはシステムコン
トローラ23の制御に従って行われ、且つ誤り訂正デコ
ーダ24によって通常の誤り訂正が行われる。この誤り
訂正と共に本実施例においてはサイクルスリップエラー
も訂正するようにしている。
nビットの読み出しアドレスカウンタ25はコントロー
ラ23の指示に基いてカウントスタートする。クロック
発振器26は上記カウンタ25及びコントローラ23に
クロックを供給する。カウンタ25のカウント値は3ス
テートバフフア27に加えられると共に、引き算器28
を通じて3ステートバツフア29に加えられ、さらに引
き算器30にも加えられる。上記バッファ27.29は
セレクタスイッチ31を構成するもので、負入力アンド
ゲート32及びオアゲー十33の出力に基いて、何れか
一方のバッファ27又は29が選択的にONとなって、
カウンタ出力を通過させるように成されている。
ラ23の指示に基いてカウントスタートする。クロック
発振器26は上記カウンタ25及びコントローラ23に
クロックを供給する。カウンタ25のカウント値は3ス
テートバフフア27に加えられると共に、引き算器28
を通じて3ステートバツフア29に加えられ、さらに引
き算器30にも加えられる。上記バッファ27.29は
セレクタスイッチ31を構成するもので、負入力アンド
ゲート32及びオアゲー十33の出力に基いて、何れか
一方のバッファ27又は29が選択的にONとなって、
カウンタ出力を通過させるように成されている。
前記引き算器22で求められた+α又は−αはゼロ検出
器34に加えられると共に、上記引き算器28に加えら
れて、カウンタ25のカウント値に対してαの補正を行
う。即ち、+αときはカウント値からαを減じ、−αと
きはカウント値にαを加える補正を行う。ゼロ検出器3
4はαの各ビットとオールゼロとを比較し、α=0のと
き「1」の出力を上記アンドゲート32及びオアゲート
33に加える。
器34に加えられると共に、上記引き算器28に加えら
れて、カウンタ25のカウント値に対してαの補正を行
う。即ち、+αときはカウント値からαを減じ、−αと
きはカウント値にαを加える補正を行う。ゼロ検出器3
4はαの各ビットとオールゼロとを比較し、α=0のと
き「1」の出力を上記アンドゲート32及びオアゲート
33に加える。
また前記位置検出回路20に記憶された欠陥部分の位置
のアドレスは引き算器30に加えられて、カウント値と
比較され、カウント値が上記欠陥位置となったとき、即
ち、RAM3に書き込まれた信号RFの欠陥部分が読み
出され始めたときに極性判定回路35から信号が出力さ
れて、アンドゲート32及びオアゲート33に加えられ
る。
のアドレスは引き算器30に加えられて、カウント値と
比較され、カウント値が上記欠陥位置となったとき、即
ち、RAM3に書き込まれた信号RFの欠陥部分が読み
出され始めたときに極性判定回路35から信号が出力さ
れて、アンドゲート32及びオアゲート33に加えられ
る。
上記構成によれば、カウンタ25の読み出しが開始され
ると、先ずバッファ27がONとなって、カウント値は
そのままバッファ27を通じてRAM3を読み出す。次
に読み出しが信号RFの欠陥部分のアドレスに達すると
上記バッファ27がOFFとなり、バッファ29がON
となる。これによって、RAM3はカウンタ25のカウ
ント値を+α又は−αで補正した値のアドレスが読み出
される。
ると、先ずバッファ27がONとなって、カウント値は
そのままバッファ27を通じてRAM3を読み出す。次
に読み出しが信号RFの欠陥部分のアドレスに達すると
上記バッファ27がOFFとなり、バッファ29がON
となる。これによって、RAM3はカウンタ25のカウ
ント値を+α又は−αで補正した値のアドレスが読み出
される。
従って、読み出されたlフレームの信号は所定のnビッ
トに成され且つ正しい順序に配列されたデータが得られ
る。尚、上記補正されたカウント値に従って別のRAM
の正しいアドレスに対応するデータを配列し直すように
してもよい。
トに成され且つ正しい順序に配列されたデータが得られ
る。尚、上記補正されたカウント値に従って別のRAM
の正しいアドレスに対応するデータを配列し直すように
してもよい。
以上によれば、サイクルスリップエラーによって一度に
多量のデータが失われることを防止することができる。
多量のデータが失われることを防止することができる。
また1フレームのデータブロックの前と後に信号PRD
、PODを設けているので、エラーによるクロック数の
変化±αの値を精度よく求めることができる。本実施例
においては、位置検出回路20による信号の欠陥部分の
検出を書き込み時に行っているが、読み出し時における
誤り訂正の際に、信号の欠陥部分において、積符号のC
Iフラッグが連続して現れるので、これを利用して欠陥
部分の検出を行うようにしてもよい。
、PODを設けているので、エラーによるクロック数の
変化±αの値を精度よく求めることができる。本実施例
においては、位置検出回路20による信号の欠陥部分の
検出を書き込み時に行っているが、読み出し時における
誤り訂正の際に、信号の欠陥部分において、積符号のC
Iフラッグが連続して現れるので、これを利用して欠陥
部分の検出を行うようにしてもよい。
再往信号の欠陥部分以降に生じたサイクルスリツブエラ
ーによるデータを正規の位置に配列し直すことができ、
これによって一度に多量のデータを失うことを防止する
ことができる。
ーによるデータを正規の位置に配列し直すことができ、
これによって一度に多量のデータを失うことを防止する
ことができる。
第1図は本発明の実施例を示すブロック図、第2図はデ
ータフォーマットの実施例を示す図、第3図は第1図の
タイミングチャートである。 なお図面に用いた符号において、 3−・−−−−−・・−・・−RAM 8・・−・・−−−一一一・・−・−書き込みアドレス
カウンタ20−へ−−−m−〜−−−−−・欠陥位置検
出回路21−・−・・・〜−−−−−・後同期信号位置
検出回路22・−・−−−−−・−−−−一引き算器2
5・−・・−・・−一−−−−−読み出しアドレスカウ
ンタ2 B−−−−−−−一・−−一−−−引き算器3
1・−・−−−−m−−・−・−・セレクトスイッチで
ある。
ータフォーマットの実施例を示す図、第3図は第1図の
タイミングチャートである。 なお図面に用いた符号において、 3−・−−−−−・・−・・−RAM 8・・−・・−−−一一一・・−・−書き込みアドレス
カウンタ20−へ−−−m−〜−−−−−・欠陥位置検
出回路21−・−・・・〜−−−−−・後同期信号位置
検出回路22・−・−−−−−・−−−−一引き算器2
5・−・・−・・−一−−−−−読み出しアドレスカウ
ンタ2 B−−−−−−−一・−−一−−−引き算器3
1・−・−−−−m−−・−・−・セレクトスイッチで
ある。
Claims (1)
- 【特許請求の範囲】 所定のビット長を有するデータブロックの前部と後部と
に夫々同期信号が設けられ、且つ各データブロック間に
ギャップが形成された信号が記録されたディスクより再
生されたデータを処理する場合において、 上記再生データの欠陥部分を検出して第1の検出信号を
得、 上記データブロックの後部に設けられた同期信号の位置
を検出して第2の検出信号を得、 上記データプロラグのビット長と上記第2の検出信号と
の差の信号を得、 上記再生データの上記欠陥部分以降のデータの配列順序
を、上記差の信号に応じた量だけずらせるようにしたデ
ータの処理方法。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11818785A JPS61276176A (ja) | 1985-05-31 | 1985-05-31 | デ−タの処理方法 |
PCT/JP1986/000260 WO1986007181A1 (en) | 1985-05-31 | 1986-05-22 | Method and apparatus for processing data |
AU59082/86A AU5908286A (en) | 1985-05-31 | 1986-05-22 | Method and apparatus for processing data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP11818785A JPS61276176A (ja) | 1985-05-31 | 1985-05-31 | デ−タの処理方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61276176A true JPS61276176A (ja) | 1986-12-06 |
Family
ID=14730304
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP11818785A Pending JPS61276176A (ja) | 1985-05-31 | 1985-05-31 | デ−タの処理方法 |
Country Status (3)
Country | Link |
---|---|
JP (1) | JPS61276176A (ja) |
AU (1) | AU5908286A (ja) |
WO (1) | WO1986007181A1 (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652004B1 (ko) * | 1999-03-03 | 2006-11-30 | 엘지전자 주식회사 | 오디오 데이터의 에러 정정 장치 및 방법 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US7667912B2 (en) | 2007-07-03 | 2010-02-23 | Seagate Technology Llc | Retry and re-read for write synchronization |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS57196629A (en) * | 1981-05-29 | 1982-12-02 | Nippon Hoso Kyokai <Nhk> | Replacing system for error signal |
-
1985
- 1985-05-31 JP JP11818785A patent/JPS61276176A/ja active Pending
-
1986
- 1986-05-22 AU AU59082/86A patent/AU5908286A/en not_active Abandoned
- 1986-05-22 WO PCT/JP1986/000260 patent/WO1986007181A1/ja unknown
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100652004B1 (ko) * | 1999-03-03 | 2006-11-30 | 엘지전자 주식회사 | 오디오 데이터의 에러 정정 장치 및 방법 |
Also Published As
Publication number | Publication date |
---|---|
AU5908286A (en) | 1986-12-24 |
WO1986007181A1 (en) | 1986-12-04 |
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