JPS61270921A - デコ−ダ回路 - Google Patents
デコ−ダ回路Info
- Publication number
- JPS61270921A JPS61270921A JP60112817A JP11281785A JPS61270921A JP S61270921 A JPS61270921 A JP S61270921A JP 60112817 A JP60112817 A JP 60112817A JP 11281785 A JP11281785 A JP 11281785A JP S61270921 A JPS61270921 A JP S61270921A
- Authority
- JP
- Japan
- Prior art keywords
- voltage
- circuit
- terminal
- output
- supplied
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/001—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used
- H03M7/005—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits characterised by the elements used using semiconductor devices
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0008—Arrangements for reducing power consumption
- H03K19/0013—Arrangements for reducing power consumption in field effect transistor circuits
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Read Only Memory (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
この発明はデータの消去が可能なイレーザブルプログラ
マブル 読み出し専用半導体記憶装置のデコーダ回路に
関する。
マブル 読み出し専用半導体記憶装置のデコーダ回路に
関する。
［発明の技術的背９１
データの消去が可能なイレーザブル プログラマブル
読み出し専用半導体記憶装置（以下、ＥＰＲＯＭと称す
る）では、データのプログラム時に２０Ｖ程度の高電圧
Ｖｐを使用することが知られている。つまり、この高電
圧Ｖｐをメモリセルに印加することでプログラムが行わ
れる。他方、メモリセルからデータを読み出す場合には
通常の５Ｖの電圧Ｖｃが使用される。従って、データの
プログラムや読み出しを複数のメモリセル゛に対して選
択的に行なうためには、メモリセルの選択を行なうデコ
ーダに電源電圧として上記高電圧Ｖｐもしくは通常の電
圧Ｖｃを切り替えて供給する必要がある。
読み出し専用半導体記憶装置（以下、ＥＰＲＯＭと称す
る）では、データのプログラム時に２０Ｖ程度の高電圧
Ｖｐを使用することが知られている。つまり、この高電
圧Ｖｐをメモリセルに印加することでプログラムが行わ
れる。他方、メモリセルからデータを読み出す場合には
通常の５Ｖの電圧Ｖｃが使用される。従って、データの
プログラムや読み出しを複数のメモリセル゛に対して選
択的に行なうためには、メモリセルの選択を行なうデコ
ーダに電源電圧として上記高電圧Ｖｐもしくは通常の電
圧Ｖｃを切り替えて供給する必要がある。
第３図は上記両電圧を切替出力する従来の電圧切替回路
１０の回路図である。第３図における端子１１はデータ
プログラムを行なう際に上記高電圧Ｖｐが供給される電
圧端子であり、端子１２はデータの読み出しを行なう際
に上記電圧Ｖｃが供給される電圧端子である。上記電圧
端子１１にはエンハンスメント型のＭｏ８ トランジス
タ１３のソース、ドレイン間の一端およびゲートが接続
されており、ソース、ドレイン間の他端は電圧出力端子
１４に接続されている。上記電圧端子１２にはデプレッ
ション型のＭＯＳトランジスタ１５のソース、ドレイン
間の一端が接続され、ソース、ドレイン間の他端は上記
電圧出力端子１４に接続されており、このＭｏＳトラン
ジスタのゲートにはデータ読み出し時は“１′に、プロ
グラム時は０″にそれぞれ設定される制御信号Ｒ／Ｐが
供給される。なお、上記百ＭｏＳトランジスタ１３．１
５は共にＮチャネルのものである。
１０の回路図である。第３図における端子１１はデータ
プログラムを行なう際に上記高電圧Ｖｐが供給される電
圧端子であり、端子１２はデータの読み出しを行なう際
に上記電圧Ｖｃが供給される電圧端子である。上記電圧
端子１１にはエンハンスメント型のＭｏ８ トランジス
タ１３のソース、ドレイン間の一端およびゲートが接続
されており、ソース、ドレイン間の他端は電圧出力端子
１４に接続されている。上記電圧端子１２にはデプレッ
ション型のＭＯＳトランジスタ１５のソース、ドレイン
間の一端が接続され、ソース、ドレイン間の他端は上記
電圧出力端子１４に接続されており、このＭｏＳトラン
ジスタのゲートにはデータ読み出し時は“１′に、プロ
グラム時は０″にそれぞれ設定される制御信号Ｒ／Ｐが
供給される。なお、上記百ＭｏＳトランジスタ１３．１
５は共にＮチャネルのものである。
この電圧切替回路１０において、プログラム時は制御信
号Ｒ／Ｐが°“Ｏ１１にされ、トランジスタ１５がオフ
状態にされて、電圧端予相に供給される高電圧Ｖｐがト
ランジスタ１３を介して電圧出力端子１４から出力され
る。他方、データの読み出し時は制御信号Ｒ／Ｐが“１
″にされ、トランジスタ１５がオン状態にされて、電圧
端子１２に供給される電圧Ｖｃがトランジスタ１３を介
して電圧出力端子１４から出力される。
号Ｒ／Ｐが°“Ｏ１１にされ、トランジスタ１５がオフ
状態にされて、電圧端予相に供給される高電圧Ｖｐがト
ランジスタ１３を介して電圧出力端子１４から出力され
る。他方、データの読み出し時は制御信号Ｒ／Ｐが“１
″にされ、トランジスタ１５がオン状態にされて、電圧
端子１２に供給される電圧Ｖｃがトランジスタ１３を介
して電圧出力端子１４から出力される。
第４図は上記電圧切替回路１０から切替出力される電圧
を使用して、データのプログラムもしくは読み出しを行
なうメモリセルを選択する従来のアドレスデコード回路
である。図中、２０はアドレスデコード部であり、３０
はこのアドレスデコード部２０の出力信号をバッファ増
幅するバッファ回路である。
を使用して、データのプログラムもしくは読み出しを行
なうメモリセルを選択する従来のアドレスデコード回路
である。図中、２０はアドレスデコード部であり、３０
はこのアドレスデコード部２０の出力信号をバッファ増
幅するバッファ回路である。
アドレスデコードｆ！Ａ２０は上記電圧切替回路１０の
電圧出力端子１４から出力される電圧ＶｐもしくはＶｃ
が供給される電圧端子２１と出力端子２２との間に負荷
用のＰチャネルＭｏＳトランジスタ２３を挿入し、かつ
出力端子２２とアースとの間に複数のデコード用のＮチ
ャネルＭＯＳトランジスタ２４を直列に挿入して構成さ
れている。そして負荷用のＭｏ８ トランジスタ２３の
ゲートはアースに接続され、複数のデコード用のＮチャ
ネルＭＯＳトランジスタ２４の各ゲートにはアドレス信
号が入力される。
電圧出力端子１４から出力される電圧ＶｐもしくはＶｃ
が供給される電圧端子２１と出力端子２２との間に負荷
用のＰチャネルＭｏＳトランジスタ２３を挿入し、かつ
出力端子２２とアースとの間に複数のデコード用のＮチ
ャネルＭＯＳトランジスタ２４を直列に挿入して構成さ
れている。そして負荷用のＭｏ８ トランジスタ２３の
ゲートはアースに接続され、複数のデコード用のＮチャ
ネルＭＯＳトランジスタ２４の各ゲートにはアドレス信
号が入力される。
バッファ回路３０は上記電圧切替回路１０の電圧出力端
子１４から出力される電圧ＶｐもしくはＶｃが供給され
る電圧端子３１と出力端子３２との間にＰチャネルＭＯ
Ｓトランジスタ３３を挿入し、かつ出力端子３２とアー
スとの間にＮチャネルＭＯＳトランジスタ３４を挿入し
て構成されている。そして上記ＰチャネルおよびＮチャ
ネルＭｏＳトランジスタ３３．３４のゲートには上記ア
ドレスデコード部２０の出力端子２２の信号が入力され
る。
子１４から出力される電圧ＶｐもしくはＶｃが供給され
る電圧端子３１と出力端子３２との間にＰチャネルＭＯ
Ｓトランジスタ３３を挿入し、かつ出力端子３２とアー
スとの間にＮチャネルＭＯＳトランジスタ３４を挿入し
て構成されている。そして上記ＰチャネルおよびＮチャ
ネルＭｏＳトランジスタ３３．３４のゲートには上記ア
ドレスデコード部２０の出力端子２２の信号が入力され
る。
このアドレスデコード回路では、データのプログラムを
行なう場合、入力アドレスに応じて選択されたバッファ
回路３０の出力端子３２のみから′＆電圧Ｖｐが出力さ
れ、この電圧が対応するメモリセルの行線に供給される
。同様に、データの読み出しを行なう場合、入力アドレ
スに応じて選択されたバッフ？回路３０の出力端子３２
のみから読み出し用の電圧Ｖｃが出力され、この電圧が
対応するメモリセルの行線に供給される。
行なう場合、入力アドレスに応じて選択されたバッファ
回路３０の出力端子３２のみから′＆電圧Ｖｐが出力さ
れ、この電圧が対応するメモリセルの行線に供給される
。同様に、データの読み出しを行なう場合、入力アドレ
スに応じて選択されたバッフ？回路３０の出力端子３２
のみから読み出し用の電圧Ｖｃが出力され、この電圧が
対応するメモリセルの行線に供給される。
［背景技術の問題点〕
こようなデコーダ回路にあっては、アドレスデコード部
２０内の負荷ＭＯＳトランジスタ２３のゲートがアース
電圧、つまりＯ■に固定されているため、データのプロ
グラム時にこのＭＯＳトランジスタ２３のソース、つま
り電圧端子２１側とゲートとの間に高電圧Ｖｐが印加さ
れる。従って、このときこのＭＯＳトランジスタ２３の
アース、ドレイン間には大きな電流が流れ、高電圧Ｖｐ
の消費電流が大きなものになってしまう。さらに、この
ような高電圧Ｖｐを外部Ｎ源を用いずに通常の電圧Ｖｃ
を昇圧する等の手段によって形成しているものでは、電
流容量が少なく、電流が大きくなることは問題である。
２０内の負荷ＭＯＳトランジスタ２３のゲートがアース
電圧、つまりＯ■に固定されているため、データのプロ
グラム時にこのＭＯＳトランジスタ２３のソース、つま
り電圧端子２１側とゲートとの間に高電圧Ｖｐが印加さ
れる。従って、このときこのＭＯＳトランジスタ２３の
アース、ドレイン間には大きな電流が流れ、高電圧Ｖｐ
の消費電流が大きなものになってしまう。さらに、この
ような高電圧Ｖｐを外部Ｎ源を用いずに通常の電圧Ｖｃ
を昇圧する等の手段によって形成しているものでは、電
流容量が少なく、電流が大きくなることは問題である。
そこでこの電流を少なくするには、ＭＯＳトランジスタ
２３のチャネル長を長くしなければならない。すると、
トランジスタ２３の素子サイズが大型化し、集積回路化
した場合にアドレスデコード部２０の占有面積が増加し
てしまう。
２３のチャネル長を長くしなければならない。すると、
トランジスタ２３の素子サイズが大型化し、集積回路化
した場合にアドレスデコード部２０の占有面積が増加し
てしまう。
また、ＭＯＳトランジスタ２３のチャネル長を長くして
電流を流しにくくすれば、出力端子２２を充電する際の
充電速度が遅くなり、バッファ回路３０内のＰチャネル
およびＮチャネルの両ＭＯＳトランジスタ３３．３４が
共にオン状態となる期間が増加する。このとき、バッフ
ァ回路３０には電源電圧としてＶｐが供給されているの
で、このバラフッ回路３０には過大電流゛が流れ、０Ｍ
ＯＳ構成特有のラッチアップ現象の原因になり、好まし
くない。
電流を流しにくくすれば、出力端子２２を充電する際の
充電速度が遅くなり、バッファ回路３０内のＰチャネル
およびＮチャネルの両ＭＯＳトランジスタ３３．３４が
共にオン状態となる期間が増加する。このとき、バッフ
ァ回路３０には電源電圧としてＶｐが供給されているの
で、このバラフッ回路３０には過大電流゛が流れ、０Ｍ
ＯＳ構成特有のラッチアップ現象の原因になり、好まし
くない。
さらに、ＭＯＳトランジスタ２３のチャネル長を長くし
て電流を流しにくくすると、データの読み出し時にも出
力端子２３を充電する際の速度が遅くなり、データの読
み出し速度が遅くなるという欠点がある。
て電流を流しにくくすると、データの読み出し時にも出
力端子２３を充電する際の速度が遅くなり、データの読
み出し速度が遅くなるという欠点がある。
［発明の目的１
この発明は上記のような事情を考慮してなされたもので
ありその目的は、データのプログラム時では電流の消費
を少なくでき、データの読み出し時では読み出し速度を
落とすことがないデコーダ回路を提供することにある。
ありその目的は、データのプログラム時では電流の消費
を少なくでき、データの読み出し時では読み出し速度を
落とすことがないデコーダ回路を提供することにある。
［発明の概要］
上記目的を達成するためこの発明にあっては、データプ
ログラムを行なう際に使用されるプログラム用電圧を電
圧切替回路から切替出力する際に、その電圧の立ち上が
りを遅らせることによってこのプログラム用電圧を電源
として使用するアドレスデコード回路の出力端子の電圧
とプログラム用電圧との間の電位差を小さくし、これに
よりバッファ回路に過大電流を流さないようにしている
。
ログラムを行なう際に使用されるプログラム用電圧を電
圧切替回路から切替出力する際に、その電圧の立ち上が
りを遅らせることによってこのプログラム用電圧を電源
として使用するアドレスデコード回路の出力端子の電圧
とプログラム用電圧との間の電位差を小さくし、これに
よりバッファ回路に過大電流を流さないようにしている
。
また、電圧切替回路から通常の電圧を切替出力する際に
は遅れがないので、データの読み出し速度の低下は防止
される。
は遅れがないので、データの読み出し速度の低下は防止
される。
［発明の実施例］
以下、図面を参照してこの発明の一実施例を説明する。
第１図および第２図はこの発明に係るデコーダ回路の構
成を示す回路図であり、第１図はそのうちの電圧切替回
路１０を、第２図はこの電圧切替回路１０の出力電圧が
電源として供給されるアドレスデコード回路をそれぞれ
示す。
成を示す回路図であり、第１図はそのうちの電圧切替回
路１０を、第２図はこの電圧切替回路１０の出力電圧が
電源として供給されるアドレスデコード回路をそれぞれ
示す。
第１図の電圧切替回路１０が前記第３図に示す従来のも
のと異なっているところは、ＭＯＳトランジスタ１３の
ゲートを電圧端子１１に接続するのでは″ なく、イン
バータ４０の出力端子４１に接続するようにした点であ
る。上記インバータ４０は高電圧Ｖｐが供給される電圧
端子４２と出力端子４１との間に挿入された負荷用のデ
プレッション型のＭｏＳトランジスタ４３と、出力端子
４１とアースとの間に挿入された駆動用のエンハンスメ
ント型のＭｏ３ トランジスタ４４とから構成され、Ｍ
ＯＳトランジスタ４４のゲートには前記制御信号Ｒ／Ｐ
が供給される。
のと異なっているところは、ＭＯＳトランジスタ１３の
ゲートを電圧端子１１に接続するのでは″ なく、イン
バータ４０の出力端子４１に接続するようにした点であ
る。上記インバータ４０は高電圧Ｖｐが供給される電圧
端子４２と出力端子４１との間に挿入された負荷用のデ
プレッション型のＭｏＳトランジスタ４３と、出力端子
４１とアースとの間に挿入された駆動用のエンハンスメ
ント型のＭｏ３ トランジスタ４４とから構成され、Ｍ
ＯＳトランジスタ４４のゲートには前記制御信号Ｒ／Ｐ
が供給される。
さらに上記インバータ４０の出力端子４１とアースとの
間には容１４５が挿入されている。
間には容１４５が挿入されている。
第２図のアドレスデコード回路が前記第４図に示す従来
のものと異なっているところは、アドレスデコード部２
０の出力端子２２と通常の電圧Ｖｃが供給される電圧端
子１６との間に新たに負荷回路５０を挿入した点である
。この負荷回路５０は上記電圧端子１６とアドレスデコ
ード部２０の出力端子２２と間に直列に挿入されたエン
ハンスメント型でＰチャネルのＭｏ３ トランジスタ５
１およびデプレッション型のＮチャネルＭＯＳトランジ
スタ５２で構成されている。そしてトランジスタ５１の
ゲートにはデータ読み出し時は” ｏ ”に、プログラ
ム時は１”にそれぞれ設定される制御信号Ｒ／Ｐが供給
され、トランジスタ５２のゲートには前記制御信号Ｒ／
Ｐが供給される。
のものと異なっているところは、アドレスデコード部２
０の出力端子２２と通常の電圧Ｖｃが供給される電圧端
子１６との間に新たに負荷回路５０を挿入した点である
。この負荷回路５０は上記電圧端子１６とアドレスデコ
ード部２０の出力端子２２と間に直列に挿入されたエン
ハンスメント型でＰチャネルのＭｏ３ トランジスタ５
１およびデプレッション型のＮチャネルＭＯＳトランジ
スタ５２で構成されている。そしてトランジスタ５１の
ゲートにはデータ読み出し時は” ｏ ”に、プログラ
ム時は１”にそれぞれ設定される制御信号Ｒ／Ｐが供給
され、トランジスタ５２のゲートには前記制御信号Ｒ／
Ｐが供給される。
このような構成において、データのプログラム時に制御
信号Ｒ／Ｐが“Ｏ゛°にされる。これにより、第１図回
路のインバータ４０内のＭＯＳトランジスタ４４がオフ
状態にされる。トランジスタ４４がオフ状態になると、
その出力端子４１は負荷ＭＯＳトランジスタ４３のイン
ピーダンスと容量４５の値に応じた時定数で充電される
。このため、上記出力端子４１の電圧で制御されるＭＯ
Ｓトランジスタ１３は従来のように急激にオン状態にな
るのではなく、順次オフ状態からオン状態に移行する。
信号Ｒ／Ｐが“Ｏ゛°にされる。これにより、第１図回
路のインバータ４０内のＭＯＳトランジスタ４４がオフ
状態にされる。トランジスタ４４がオフ状態になると、
その出力端子４１は負荷ＭＯＳトランジスタ４３のイン
ピーダンスと容量４５の値に応じた時定数で充電される
。このため、上記出力端子４１の電圧で制御されるＭＯ
Ｓトランジスタ１３は従来のように急激にオン状態にな
るのではなく、順次オフ状態からオン状態に移行する。
従って、電圧出力端子１４から出力される高電圧Ｖｐの
立ち上がりはなだらかなものにされる。この電圧出力端
子１４の電圧Ｖｐが電源として供給される第２図回路の
アドレスデコード部２０では、出力端子２２の電圧の上
昇速度が遅くなるため、ＭＯＳトランジスタ２３のチャ
ネル幅が小さくされ、電流供給能力が小さくされていて
も、このＭＯＳトランジスタ２３による端子２２の充電
は端子２１の電圧上昇に十分追随できる。このとき、バ
ッファ回路３０の端子３１に供給されている電源電圧は
端子２２の電圧上昇と同様であり、端子２２と端子３１
との間の電位差はほぼ一定の状態で変化する。このため
、バッファ回路３０には従来のような過大電流は流れず
、負荷ＭＯＳトランジスタ２３のチャネル幅を小さくで
きることとあいまって消費電流の大幅な削減が達成され
る。かつまた、バッファ回路３０におけるラッチアップ
現象発生の防止も達成される。
立ち上がりはなだらかなものにされる。この電圧出力端
子１４の電圧Ｖｐが電源として供給される第２図回路の
アドレスデコード部２０では、出力端子２２の電圧の上
昇速度が遅くなるため、ＭＯＳトランジスタ２３のチャ
ネル幅が小さくされ、電流供給能力が小さくされていて
も、このＭＯＳトランジスタ２３による端子２２の充電
は端子２１の電圧上昇に十分追随できる。このとき、バ
ッファ回路３０の端子３１に供給されている電源電圧は
端子２２の電圧上昇と同様であり、端子２２と端子３１
との間の電位差はほぼ一定の状態で変化する。このため
、バッファ回路３０には従来のような過大電流は流れず
、負荷ＭＯＳトランジスタ２３のチャネル幅を小さくで
きることとあいまって消費電流の大幅な削減が達成され
る。かつまた、バッファ回路３０におけるラッチアップ
現象発生の防止も達成される。
なお、このとき、負荷回路５０内のＭｏＳトランジスタ
５１は“１″にされている制御信号Ｒ／Ｐによってオフ
状態にされており、デプレッション型のＭｏＳトランジ
スタ５２のゲートにはＯ゛′にされている制御信号Ｒ／
Ｐが供給されている。従って、アドレスデコード部２０
の出力端子２２がＶｐにされていても、ＭＯＳトランジ
スタ５１と５２の直列接続点の電位はＭｏ８ トランジ
スタ５２のしきい値電圧の絶対値にされ、この値は高々
３■程度であり５ＶのＶｃよりも低いので、ＭｏＳトラ
ンジスタ５１を介して高電圧ＶｐからＶｃに電流が流れ
ることが防止される。
５１は“１″にされている制御信号Ｒ／Ｐによってオフ
状態にされており、デプレッション型のＭｏＳトランジ
スタ５２のゲートにはＯ゛′にされている制御信号Ｒ／
Ｐが供給されている。従って、アドレスデコード部２０
の出力端子２２がＶｐにされていても、ＭＯＳトランジ
スタ５１と５２の直列接続点の電位はＭｏ８ トランジ
スタ５２のしきい値電圧の絶対値にされ、この値は高々
３■程度であり５ＶのＶｃよりも低いので、ＭｏＳトラ
ンジスタ５１を介して高電圧ＶｐからＶｃに電流が流れ
ることが防止される。
他方、データの読み出し時には制御信号Ｒ／Ｐはパ１″
、Ｒ／Ｐは“０パとなり、負荷回路５０内のＭｏＳトラ
ンジスタ５１はオン状態になり、トランジスタ５１．５
２を介して端子２２が電圧Ｖｃに充電される。このため
、ＭＯＳトランジスタ２３単独の場合よりも端子２２の
充電速度を早くでき、これによりバッファ回路３０の出
力端子３２に接続されているメモリセルの選択動作の高
速化を達成することができる。
、Ｒ／Ｐは“０パとなり、負荷回路５０内のＭｏＳトラ
ンジスタ５１はオン状態になり、トランジスタ５１．５
２を介して端子２２が電圧Ｖｃに充電される。このため
、ＭＯＳトランジスタ２３単独の場合よりも端子２２の
充電速度を早くでき、これによりバッファ回路３０の出
力端子３２に接続されているメモリセルの選択動作の高
速化を達成することができる。
［発明の効果］
以上説明したようにこの発明によれば、データのプログ
ラム時では電流の消費を少なくでき、データの読み出し
時では読み出し速度を落とすことがないデコーダ回路を
提供することができる。
ラム時では電流の消費を少なくでき、データの読み出し
時では読み出し速度を落とすことがないデコーダ回路を
提供することができる。
第１図および第２図はそれぞれこの発明の一実施例の構
成を回路図、第３図および第４図はそれぞれ従来回路の
回路図である。 １０・・・電圧切替回路、１１．１２・・・電圧端子、
１４・・・電圧出力端子、２０・・・アドレスデコード
部、３０・・・バッファ回路、４０・・・インバータ、
４５・・・容量、５０・・・負荷回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 １Ｕ 第４図
成を回路図、第３図および第４図はそれぞれ従来回路の
回路図である。 １０・・・電圧切替回路、１１．１２・・・電圧端子、
１４・・・電圧出力端子、２０・・・アドレスデコード
部、３０・・・バッファ回路、４０・・・インバータ、
４５・・・容量、５０・・・負荷回路。 出願人代理人 弁理士 鈴江武彦 第１図 第２図 第３図 １Ｕ 第４図
Claims (2)
- （１）不揮発性のメモリセルを備えた不揮発性半導体記
憶装置において、上記メモリセルのデータプログラムを
行なう際に使用される第１の電圧が供給される第１の電
圧端子と、上記メモリセルからデータを読み出す際に使
用される第２の電圧が供給される第２の電圧端子と、上
記第１の端子、第２の電圧端子に印加される電圧を制御
信号に基づいて切替出力し、第１の電圧を出力する際に
はその電圧の立ち上がりを遅らせる電圧切替回路と、負
荷ＭＯＳトランジスタおよびアドレス信号が入力される
複数のデコード用ＭＯＳトランジスタからなり、上記電
圧切替回路からの出力電圧が電源電圧として供給される
アドレスデコード回路と、上記電圧切替回路からの出力
電圧が電源電圧として供給され、上記アドレスデコード
回路の出力信号を増幅して上記メモリセルの選択を行な
う信号として出力するバッファ回路とを具備したことを
特徴するデコーダ回路。 - （２）前記アドレスデコード回路の出力端と前記電圧切
替回路の出力端との間には、前記各メモリセルからデー
タを読み出す際に導通制御される負荷回路が挿入されて
いる特許請求の範囲第１項に記載のデコーダ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112817A JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60112817A JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Related Child Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21122791A Division JP2509023B2 (ja) | 1991-08-23 | 1991-08-23 | デコ―ダ回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61270921A true JPS61270921A (ja) | 1986-12-01 |
| JPH0245278B2 JPH0245278B2 (ja) | 1990-10-08 |
Family
ID=14596276
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60112817A Granted JPS61270921A (ja) | 1985-05-25 | 1985-05-25 | デコ−ダ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61270921A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187996A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
| JPH04251497A (ja) * | 1991-01-08 | 1992-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPWO2005062311A1 (ja) * | 2003-12-18 | 2007-12-13 | ローム株式会社 | 半導体装置 |
-
1985
- 1985-05-25 JP JP60112817A patent/JPS61270921A/ja active Granted
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02187996A (ja) * | 1989-01-13 | 1990-07-24 | Toshiba Corp | 半導体記憶装置 |
| JPH04251497A (ja) * | 1991-01-08 | 1992-09-07 | Mitsubishi Electric Corp | 半導体集積回路 |
| JPWO2005062311A1 (ja) * | 2003-12-18 | 2007-12-13 | ローム株式会社 | 半導体装置 |
| JP4627497B2 (ja) * | 2003-12-18 | 2011-02-09 | ローム株式会社 | 半導体装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0245278B2 (ja) | 1990-10-08 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3658280B2 (ja) | 電圧レベルシフタ回路およびそれを用いた不揮発性半導体記憶装置 | |
| JPS5990292A (ja) | 電圧変換回路 | |
| JPS631778B2 (ja) | ||
| US4565932A (en) | High voltage circuit for use in programming memory circuits (EEPROMs) | |
| JPS5951072B2 (ja) | 半導体メモリ装置 | |
| JPH0450770B2 (ja) | ||
| US6646918B2 (en) | Semiconductor level shifter circuit | |
| JPH0814993B2 (ja) | 半導体記憶装置 | |
| US4549102A (en) | Driver circuit having a bootstrap buffer circuit | |
| JPS6240697A (ja) | 半導体記憶装置 | |
| EP0377840A2 (en) | Nonvolatile semiconductor memory device having reference potential generating circuit | |
| JPS61270921A (ja) | デコ−ダ回路 | |
| JPH0766675B2 (ja) | プログラマブルｒｏｍ | |
| KR930008413B1 (ko) | 반도체기억장치 | |
| JPH01294297A (ja) | 不揮発性半導体記憶装置 | |
| US4531202A (en) | Semiconductor nonvolatile read only memory device | |
| JP2509023B2 (ja) | デコ―ダ回路 | |
| US6728160B1 (en) | Path gate driver circuit | |
| US5699301A (en) | Semiconductor memory device | |
| JPS59117788A (ja) | Ｅｐｒｏｍ装置 | |
| JPH0253880B2 (ja) | ||
| JP2590574B2 (ja) | 高電圧スイッチング回路 | |
| JP2553290B2 (ja) | 半導体集積回路 | |
| JPH0438798A (ja) | 不揮発性半導体記憶装置の書込み回路 | |
| JP2001160294A (ja) | 半導体記憶装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |