JPS61268000A - 半導体記憶回路装置 - Google Patents
半導体記憶回路装置Info
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- JPS61268000A JPS61268000A JP60295116A JP29511685A JPS61268000A JP S61268000 A JPS61268000 A JP S61268000A JP 60295116 A JP60295116 A JP 60295116A JP 29511685 A JP29511685 A JP 29511685A JP S61268000 A JPS61268000 A JP S61268000A
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- Japan
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- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
- G11C29/70—Masking faults in memories by using spares or by reconfiguring
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- G11C29/832—Masking faults in memories by using spares or by reconfiguring using programmable devices with reduced power consumption with disconnection of faulty elements
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- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Static Random-Access Memory (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
- Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体記憶回路装置に関し、特に不良の行又は
列のメモリセル群を、あらかじめ余剰に設けられたメモ
リセル行又は列（冗長行又は列）と取換えて、良品記憶
回路装置を作成するというリダンダンシイ機構を含むス
タティックメモリ回路散の半導体記憶回路装置に関する
ものである。
列のメモリセル群を、あらかじめ余剰に設けられたメモ
リセル行又は列（冗長行又は列）と取換えて、良品記憶
回路装置を作成するというリダンダンシイ機構を含むス
タティックメモリ回路散の半導体記憶回路装置に関する
ものである。
（従来の技術）
近年、記憶回路装置のメモリ容量の高密度化の要求は極
めて強く、ＩＣメモリチ、プ面積は増大の一途会たどっ
ている。この為大面積のＩＣメそリチップでも良品チッ
プをよシ多く１枚のシリコン基板から得ようという考え
が出現し、これが冗長回路設計（リダンダンシイ設計）
となっている。
めて強く、ＩＣメモリチ、プ面積は増大の一途会たどっ
ている。この為大面積のＩＣメそリチップでも良品チッ
プをよシ多く１枚のシリコン基板から得ようという考え
が出現し、これが冗長回路設計（リダンダンシイ設計）
となっている。
しかしながら、ＣＭＯ８！メモリに於いては、不良メモ
リセル行又は列を良品の行又は列（冗長又は列）で取換
えても全体として良品とならない問題が発生して来た。
リセル行又は列を良品の行又は列（冗長又は列）で取換
えても全体として良品とならない問題が発生して来た。
第３図は従来技術のりダンダンシイ設計を行ったＣＭＯ
Ｓメモリの構成例を示したプロ、り図である。図に於い
て、従来のりダンダンシイ機構を含むスタティックメモ
リ回路型の半導体記憶回路装置は、メモリセル群部１、
冗長メモリセル柱部２、デコーダ部３、冗長デコーダ部
４、アドレス変換部５、アドレス人力６、冗長アドレス
指示人カフよシ成り、不良メモリセル８を発見すると、
このセルの属する行（又は列）９を冗長設計部の列のメ
モリセル行（又は列）１ｏで変換するものである。
Ｓメモリの構成例を示したプロ、り図である。図に於い
て、従来のりダンダンシイ機構を含むスタティックメモ
リ回路型の半導体記憶回路装置は、メモリセル群部１、
冗長メモリセル柱部２、デコーダ部３、冗長デコーダ部
４、アドレス変換部５、アドレス人力６、冗長アドレス
指示人カフよシ成り、不良メモリセル８を発見すると、
このセルの属する行（又は列）９を冗長設計部の列のメ
モリセル行（又は列）１ｏで変換するものである。
この変換は、通常第４図に示すようなアドレス線２２を
アドレス変換部５で変換することによって行われる。こ
の第４図は第３図の不良メモリセルを説明する回路図で
ある。このスタティックメモリセルは、通常Ｖｃｃ電源
ライン２１、アドレス線２２、グランド電源ライン２３
、ディジ、ト線２４、メモリセル負荷抵抗２５−１．２
５−２、ドライバートランジスタ２６−１．２６−２、
ゲートトランジスタ２７−１．２７−２から構成されて
いる。メモリセルが不良と判定される場合は、例えばア
ドレス線の予期しない切断Ａ又はＢ、）ランジスタの拡
散層の接合不良Ｃ，Ｄ、Ｅなどがろる。
アドレス変換部５で変換することによって行われる。こ
の第４図は第３図の不良メモリセルを説明する回路図で
ある。このスタティックメモリセルは、通常Ｖｃｃ電源
ライン２１、アドレス線２２、グランド電源ライン２３
、ディジ、ト線２４、メモリセル負荷抵抗２５−１．２
５−２、ドライバートランジスタ２６−１．２６−２、
ゲートトランジスタ２７−１．２７−２から構成されて
いる。メモリセルが不良と判定される場合は、例えばア
ドレス線の予期しない切断Ａ又はＢ、）ランジスタの拡
散層の接合不良Ｃ，Ｄ、Ｅなどがろる。
このような不良メモリセルを冗長メモリセルに変換して
良品チップを得ることが出来るのは、不良Ａ１不良Ｂの
場合であり、拡散層の接合不良Ｃ〜Ｅの場合には変換し
ても接合不良に伴う基板へのリーク電流が残り良品チッ
プへの変換が不可の場合がほとんどでわシ、リーク電流
の規格の特に紙しい０ＭＯ８型メモリの場合は良品チッ
プへの変換は極めて困難でめった。
良品チップを得ることが出来るのは、不良Ａ１不良Ｂの
場合であり、拡散層の接合不良Ｃ〜Ｅの場合には変換し
ても接合不良に伴う基板へのリーク電流が残り良品チッ
プへの変換が不可の場合がほとんどでわシ、リーク電流
の規格の特に紙しい０ＭＯ８型メモリの場合は良品チッ
プへの変換は極めて困難でめった。
（発明の目的）
本発明の目的は、このような問題を解決し、拡散接合不
良等のリーク電流不良の場合でもメモリセルの変換が可
能で、効率的な冗長（リダンダンシイ）機構を備えた半
導体記憶回路装置を提供することにある。
良等のリーク電流不良の場合でもメモリセルの変換が可
能で、効率的な冗長（リダンダンシイ）機構を備えた半
導体記憶回路装置を提供することにある。
（発明の構成）
本発明の構成は、不良メモリセルを含む行又は列のメモ
リセル群をららかじめ余！Ｉ！ｔｌＫ設けられた冗長行
又は列のメモリセル群と交換して良品の記憶回路装置を
形成するスタテイ、クメそり型の半導体記憶回路装置に
おいて、前記各行又は列のメモリセル群に電源電位を提
供する電源ライン部の電源ラインとの接続部に電源接続
フィン切断部を儂え、前記不良メモリセルを含むメモリ
セル群の前記電源接続ライン切断部を切離すことにより
、前記不良メモリセルを分離して良品の回路管形成する
ことを特徴とする。
リセル群をららかじめ余！Ｉ！ｔｌＫ設けられた冗長行
又は列のメモリセル群と交換して良品の記憶回路装置を
形成するスタテイ、クメそり型の半導体記憶回路装置に
おいて、前記各行又は列のメモリセル群に電源電位を提
供する電源ライン部の電源ラインとの接続部に電源接続
フィン切断部を儂え、前記不良メモリセルを含むメモリ
セル群の前記電源接続ライン切断部を切離すことにより
、前記不良メモリセルを分離して良品の回路管形成する
ことを特徴とする。
（実施例）
次に図面により本発明の詳細な説明する。
第１図、第２図は本発明の一実施例の構成を示したプａ
２り図および第１図の不良メモリ部の回路図である。本
実施例は、メモリセル群部１、冗長メモリセル柱部２、
デコーダ部３、冗長デコーダ部４、アドレス変換部５、
アドレス人力６、冗長アドレス指示人カフ、メモリセル
電源接続ライン切断部１１．冗長メモリセル電源供給部
１３よりｗ成される。リダンダンシイ機能としては、不
良メモリセルビット８が発見されるとその属するメモリ
セル行（又は列）９を、冗長アドレス指示人カフとアド
レス変換部５によって冗長メモリセル群部内の冗長メモ
リセル行（又は列）１０と交替させると共に、メモリセ
ル電源接続ライン切断部１１の所要の電源供給ライン部
１２を切断するものである。
２り図および第１図の不良メモリ部の回路図である。本
実施例は、メモリセル群部１、冗長メモリセル柱部２、
デコーダ部３、冗長デコーダ部４、アドレス変換部５、
アドレス人力６、冗長アドレス指示人カフ、メモリセル
電源接続ライン切断部１１．冗長メモリセル電源供給部
１３よりｗ成される。リダンダンシイ機能としては、不
良メモリセルビット８が発見されるとその属するメモリ
セル行（又は列）９を、冗長アドレス指示人カフとアド
レス変換部５によって冗長メモリセル群部内の冗長メモ
リセル行（又は列）１０と交替させると共に、メモリセ
ル電源接続ライン切断部１１の所要の電源供給ライン部
１２を切断するものである。
第２図は第１図の不良メモリセル８がメモリセル群部の
端にあシ、メモリセル電源接続ライン切断部１１に近接
した場合の拡大回路である。図に於いて、スタティック
メモリセルは、Ｖｃｃ電源２イン２１、アドレス線２２
、グランド電源ライン２３、ディジ、）線２４、メモリ
セル負荷抵抗２５−１．２５−２、ドライバートランジ
スタ２６−１゜２６−２、ゲートトランジスタ２７−１
．２７−２から構成され、不良部分はドライバートラン
ジスタの接合リークＣと想定しである。更に、この不良
メモリセルにも最初は電源供給ライン部３３で外部から
のＶｃｃ電源ライン２１．グランド電源ライン２２に接
続されている。メモリセルへの電源の供給は、Ｖｃｃ
１１Ｌ源切断部３１、グランド電源切断部３２から行わ
れ、必要に応じて切断される。この様に不良メモリセル
行の交替と同時に不良メモリセル行への１を源供給を切
断を切断すれば、例え接合不良系のメモリセル不良モー
ドの場合でも良品デ、グへの変換が可能となる。
端にあシ、メモリセル電源接続ライン切断部１１に近接
した場合の拡大回路である。図に於いて、スタティック
メモリセルは、Ｖｃｃ電源２イン２１、アドレス線２２
、グランド電源ライン２３、ディジ、）線２４、メモリ
セル負荷抵抗２５−１．２５−２、ドライバートランジ
スタ２６−１゜２６−２、ゲートトランジスタ２７−１
．２７−２から構成され、不良部分はドライバートラン
ジスタの接合リークＣと想定しである。更に、この不良
メモリセルにも最初は電源供給ライン部３３で外部から
のＶｃｃ電源ライン２１．グランド電源ライン２２に接
続されている。メモリセルへの電源の供給は、Ｖｃｃ
１１Ｌ源切断部３１、グランド電源切断部３２から行わ
れ、必要に応じて切断される。この様に不良メモリセル
行の交替と同時に不良メモリセル行への１を源供給を切
断を切断すれば、例え接合不良系のメモリセル不良モー
ドの場合でも良品デ、グへの変換が可能となる。
なお、この電源切断部（３１，３２）としては、共通を
源ラインから各行又は列へ供給される電源ライン（例え
ばポリシリコンからなる）の根元の分岐端を、多層構造
の表面に引出しておく構造からなり、この引出し部分の
配線層をレーザ加工機などによって焼切ることによシ切
断が行われる。
源ラインから各行又は列へ供給される電源ライン（例え
ばポリシリコンからなる）の根元の分岐端を、多層構造
の表面に引出しておく構造からなり、この引出し部分の
配線層をレーザ加工機などによって焼切ることによシ切
断が行われる。
次に第５図および第６図を参照して本発明の他の実施例
について説明する。
について説明する。
本実施例ではワード線側の置き換えではなく、デジ、ト
線側で不良セルデジ、トを冗長の良品メモリセルデジッ
トと置き換えるようにしたものでおる。
線側で不良セルデジ、トを冗長の良品メモリセルデジッ
トと置き換えるようにしたものでおる。
すなわち、メモリセル群５１はワード線５９、デジット
７１Ｍ６２のマトリクス形によって構成され、ワード線
を選択するための行アドレス５６は行デコーダ５３に入
力される。メモリセル群５１１Ｃ隣汲して設けられた冗
長メモリセル群５２は少くとも１つの冗長デジ、ト線６
０を有する。デジットを選択するクリデコーダ５７およ
び冗長デジ、ト選択のためのデコーダ５８は列アドレス
５５．５６を受けるアドレス変換部５４からの出力によ
って制御される。メモリ群５１．冗長メモリセル群５２
に対し各ディジット毎にｔ！＃線が設けられ、それぞれ
切断部６１．６３で切断できるようにされている。次に
第６図を参照してセル群５１（又は５２）と電源切断部
６１（又６３）に関わる部分６２の詳細について説明す
る。
７１Ｍ６２のマトリクス形によって構成され、ワード線
を選択するための行アドレス５６は行デコーダ５３に入
力される。メモリセル群５１１Ｃ隣汲して設けられた冗
長メモリセル群５２は少くとも１つの冗長デジ、ト線６
０を有する。デジットを選択するクリデコーダ５７およ
び冗長デジ、ト選択のためのデコーダ５８は列アドレス
５５．５６を受けるアドレス変換部５４からの出力によ
って制御される。メモリ群５１．冗長メモリセル群５２
に対し各ディジット毎にｔ！＃線が設けられ、それぞれ
切断部６１．６３で切断できるようにされている。次に
第６図を参照してセル群５１（又は５２）と電源切断部
６１（又６３）に関わる部分６２の詳細について説明す
る。
本例では接地配線７２がアルミで、電源ＶＤＤ配線が多
結晶シリコン７１で形成されている場合について示す。
結晶シリコン７１で形成されている場合について示す。
なお図中第２図おけるトランジスタ２５〜２７のチャン
ネル領域および負荷抵抗２５−１゜２５−２ｔ−同一の
参照符号によって示しである。ワード線２２は多結晶シ
リコンによって形成され、トランジスタ２７−１．２７
−２のゲートをも構成している。アルミのデジｙ トに
２４−１．２４−２はコンタクト８４．８３を介してト
ランジスタ２７−１ 。
ネル領域および負荷抵抗２５−１゜２５−２ｔ−同一の
参照符号によって示しである。ワード線２２は多結晶シ
リコンによって形成され、トランジスタ２７−１．２７
−２のゲートをも構成している。アルミのデジｙ トに
２４−１．２４−２はコンタクト８４．８３を介してト
ランジスタ２７−１ 。
２７−２のンース又はドレイン７７．７８に接続してい
る。多結晶シリコン７６．７５はそれぞれトランジスタ
２６−１．２６−２のゲート配線を構成し、それぞれコ
ンタクト８７．８６を介してトランジスタ２６−１．２
６−２のドレイ／としての不純物領域７９．８０に接続
される。この領域７９．８０にコンタクト８８．８７を
介して多結晶シリコンによる抵抗２５−１．２５−２が
接続されている。
る。多結晶シリコン７６．７５はそれぞれトランジスタ
２６−１．２６−２のゲート配線を構成し、それぞれコ
ンタクト８７．８６を介してトランジスタ２６−１．２
６−２のドレイ／としての不純物領域７９．８０に接続
される。この領域７９．８０にコンタクト８８．８７を
介して多結晶シリコンによる抵抗２５−１．２５−２が
接続されている。
ここでアルミのＧＮＤ配線７２は各デジット毎に分岐し
ておシ、この分岐部に切断領域６１１設け、このデジッ
トに不良があった場合、この領域６１でアルミの分岐部
７２′を切断する。
ておシ、この分岐部に切断領域６１１設け、このデジッ
トに不良があった場合、この領域６１でアルミの分岐部
７２′を切断する。
（発明の効果）
以上詳細に説明したように、本発明によれば、メモリセ
ル部で拡散接合不良系の不良が発生した場合にも、リダ
ンダンシイのある回路と交換することにより良品チップ
への転換が可能となシ、その効果は大きい。
ル部で拡散接合不良系の不良が発生した場合にも、リダ
ンダンシイのある回路と交換することにより良品チップ
への転換が可能となシ、その効果は大きい。
尚、以上の説明に於いて電源供給の切断をｔａ線の切断
として説明したが、トランジスタ等の素子を使っての回
路的切断も当然考えられる〇
として説明したが、トランジスタ等の素子を使っての回
路的切断も当然考えられる〇
第１図は本発明の一実施例の構成を示すプロ。
り図、第２１ｉ￥Ｊは第１図のメモリセル部分の回路図
、第３図は従来のりダンダンシイ設計の構成例を示した
プロ、り図、第４図は第３図の不良メモリセルを説明す
る回路図である。第５図は本発明の他の実施例を示す図
でろり、第６図はその部分平面図である。因において、 １・・・・・・メモリセル柱部、２・・・・・・冗長メ
モリセル群部、３・・・・・・デコーダ部、４・・・・
・・冗長デコーダ部、５・・・・・・アドレス変換部、
６・・・・・・アドレス入力、７・・・・・・冗長アド
レス指示入力、８・・・・・・不良メモリセル、９・・
・・・・不良メモリセル行、１０・・・・・・冗長メモ
リセル部メモリセル行、１１・・・・・・電源ライン切
断部、１２・・・・・・電源供給ライン部、１３・・・
・・・冗長メモリ七ル電源供給部、２１・−・・・・Ｖ
ｃｃ電源ライン、２２・・・・・・アドレス線、２３・
・・・・・グランド電源ライン、２４・・・・−ディジ
ット線、２５・・・・・・メモリ負荷抵抗、２６−・・
・・・ドライバートランジスタ、２７・・・・・・ゲー
トトランジスタ、３１・・・・−・Ｖｃｃ電源切断部、
３２・・・−・・グランド電源切断部、３３・・・・・
・電源供給ライン部でおる。 （−二二 躬 ｌ 図 Ｍど図 第 ３ 図 第 ４ 図 箔８図
、第３図は従来のりダンダンシイ設計の構成例を示した
プロ、り図、第４図は第３図の不良メモリセルを説明す
る回路図である。第５図は本発明の他の実施例を示す図
でろり、第６図はその部分平面図である。因において、 １・・・・・・メモリセル柱部、２・・・・・・冗長メ
モリセル群部、３・・・・・・デコーダ部、４・・・・
・・冗長デコーダ部、５・・・・・・アドレス変換部、
６・・・・・・アドレス入力、７・・・・・・冗長アド
レス指示入力、８・・・・・・不良メモリセル、９・・
・・・・不良メモリセル行、１０・・・・・・冗長メモ
リセル部メモリセル行、１１・・・・・・電源ライン切
断部、１２・・・・・・電源供給ライン部、１３・・・
・・・冗長メモリ七ル電源供給部、２１・−・・・・Ｖ
ｃｃ電源ライン、２２・・・・・・アドレス線、２３・
・・・・・グランド電源ライン、２４・・・・−ディジ
ット線、２５・・・・・・メモリ負荷抵抗、２６−・・
・・・ドライバートランジスタ、２７・・・・・・ゲー
トトランジスタ、３１・・・・−・Ｖｃｃ電源切断部、
３２・・・−・・グランド電源切断部、３３・・・・・
・電源供給ライン部でおる。 （−二二 躬 ｌ 図 Ｍど図 第 ３ 図 第 ４ 図 箔８図
Claims (1)
- 不良メモリセルを含む行又は列のメモリセル群をあら
かじめ余剰に設けられた冗長行又は列のメモリセル群と
交換して良品の記憶回路装置を形成するスタティックメ
モリ型の半導体記憶回路装置において、前記各行又は列
のメモリセル群に電源電位を供給する電源ライン部の電
源ラインとの接続部に電源接続ライン切断部を備え、前
記不良メモリセルを含むメモリセル群の前記電源接続ラ
イン切断部を切離すことにより、前記不良メモリセルを
分離して良品の回路を形成することを特徴とする半導体
記憶回路装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27241684 | 1984-12-24 | ||
| JP59-272416 | 1984-12-24 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61268000A true JPS61268000A (ja) | 1986-11-27 |
Family
ID=17513600
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60295116A Pending JPS61268000A (ja) | 1984-12-24 | 1985-12-24 | 半導体記憶回路装置 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4780851A (ja) |
| EP (1) | EP0186175A3 (ja) |
| JP (1) | JPS61268000A (ja) |
Cited By (1)
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-
1985
- 1985-12-23 EP EP85116470A patent/EP0186175A3/en not_active Withdrawn
- 1985-12-24 JP JP60295116A patent/JPS61268000A/ja active Pending
- 1985-12-24 US US06/813,216 patent/US4780851A/en not_active Expired - Fee Related
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| JPS59201298A (ja) * | 1983-04-27 | 1984-11-14 | Mitsubishi Electric Corp | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5796664A (en) * | 1995-02-21 | 1998-08-18 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory device having divided word line |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0186175A3 (en) | 1989-02-08 |
| EP0186175A2 (en) | 1986-07-02 |
| US4780851A (en) | 1988-10-25 |
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