JPS61266180A - ア−ク溶接装置 - Google Patents
ア−ク溶接装置Info
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- JPS61266180A JPS61266180A JP10729385A JP10729385A JPS61266180A JP S61266180 A JPS61266180 A JP S61266180A JP 10729385 A JP10729385 A JP 10729385A JP 10729385 A JP10729385 A JP 10729385A JP S61266180 A JPS61266180 A JP S61266180A
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- welding
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はアーク溶接装置、とくに浴接時に発生するス
パッタ蓋を低減できる溶接*流波形の制御に関するもの
である。
パッタ蓋を低減できる溶接*流波形の制御に関するもの
である。
第6図は従来の消耗電極式アーク溶接装置の一例を示す
ブロック構成図でアク、図において、(1)は溶接ワイ
ヤで消耗電極、(21は溶接ワイヤ(1)を収納したリ
ール、(3)は被溶接物(以下母材と記す。)(4)は
ワイヤ(11を送給するためのモータ、(5)Uアー−
ク、(6)は溶接トーチ、(7)はパワー素子で構成さ
扛た溶接電流供給部、(8)は電圧検出器、 f91F
i電流検出器、 Qlは目標電圧設定部、00はローパ
スフィルター、0のはパルス幅設定回路、01はパルス
周期設定回路、α養は積分回路、崗は比較器、 01は
信号反転素子、 onはベース電流設定回路、0梯はパ
ルス電流設定回路、 (191) 、 (192Bア
ナログスイツチング累子、(至)はパワー素子駆動回路
、(21は浴接電流)波形コントロールユニットである
。次に動作について説明する。第7図は従来のアーク溶
接装置の各部における電圧及び電流の時間変化を示す波
形図であり、第8図(A)(B)(0)は各々第1図の
A点。
ブロック構成図でアク、図において、(1)は溶接ワイ
ヤで消耗電極、(21は溶接ワイヤ(1)を収納したリ
ール、(3)は被溶接物(以下母材と記す。)(4)は
ワイヤ(11を送給するためのモータ、(5)Uアー−
ク、(6)は溶接トーチ、(7)はパワー素子で構成さ
扛た溶接電流供給部、(8)は電圧検出器、 f91F
i電流検出器、 Qlは目標電圧設定部、00はローパ
スフィルター、0のはパルス幅設定回路、01はパルス
周期設定回路、α養は積分回路、崗は比較器、 01は
信号反転素子、 onはベース電流設定回路、0梯はパ
ルス電流設定回路、 (191) 、 (192Bア
ナログスイツチング累子、(至)はパワー素子駆動回路
、(21は浴接電流)波形コントロールユニットである
。次に動作について説明する。第7図は従来のアーク溶
接装置の各部における電圧及び電流の時間変化を示す波
形図であり、第8図(A)(B)(0)は各々第1図の
A点。
B点及び0点における溶滴移行状態を示す説明図である
。まず、パルス周期設定部−でパルス周期(T)毎にH
信号からL信号になるパルス信号VTを積分回路Iに出
力する。積分回路04ではVTがH信号の時積分した信
号なVSとして比較器a9に出力し、また、 VTが
L信号の時積分している信号を零にリーヒットする信号
をvBとして比較器α9に出力する。一方、電圧検出器
(8)で検出した溶接ワイヤ(1)と母材(3)間の電
圧Vをローパスフィルター〇〇で平均化した電圧■と、
目標電圧設定部Onで設定した電圧VQとをパルス幅設
定回路0′IJに入力することにより、パルス幅設定回
路はパルス幅(τP)設定電圧■τPを比較器0□□□
に出力する。
。まず、パルス周期設定部−でパルス周期(T)毎にH
信号からL信号になるパルス信号VTを積分回路Iに出
力する。積分回路04ではVTがH信号の時積分した信
号なVSとして比較器a9に出力し、また、 VTが
L信号の時積分している信号を零にリーヒットする信号
をvBとして比較器α9に出力する。一方、電圧検出器
(8)で検出した溶接ワイヤ(1)と母材(3)間の電
圧Vをローパスフィルター〇〇で平均化した電圧■と、
目標電圧設定部Onで設定した電圧VQとをパルス幅設
定回路0′IJに入力することにより、パルス幅設定回
路はパルス幅(τP)設定電圧■τPを比較器0□□□
に出力する。
上記積分した電圧VSと、パルス幅設定電圧VτPを比
較器α[有]で比較することでパルス期間・ベース期間
判定信号v□を出力する。このパルス期間・ベース期間
判定信号v□はアナログスイッチング系子(192)の
ゲートと信号反転素子αeに入力さ扛る。
較器α[有]で比較することでパルス期間・ベース期間
判定信号v□を出力する。このパルス期間・ベース期間
判定信号v□はアナログスイッチング系子(192)の
ゲートと信号反転素子αeに入力さ扛る。
信号反転素子0[9の出力■Jはアナログスイッチング
素子(191)のゲートに入力さ扛る。″)ま9゜VD
がH信号ならばアナログスイッチング素子(192)が
ONとなL (191)がOFFとなり、パルス電流
設定回路Q81からパルス電流Ipを出力する。
素子(191)のゲートに入力さ扛る。″)ま9゜VD
がH信号ならばアナログスイッチング素子(192)が
ONとなL (191)がOFFとなり、パルス電流
設定回路Q81からパルス電流Ipを出力する。
また、VDがL信号ならばアナログスイッチング素子(
191)がONとなり、 (192)がOF’Fとな
9ベ一ス′醒流設定回路αηからベース′亀流よりを出
力する。このパルス電流IP、及びベース電流IBが合
成さ扛、目標溶接電流波形IQとしてパワー素子駆動回
路翰に入力さnる。このパワー素子駆動回路(至)で目
標溶接電流波形IOと電流検出器(9)から検出さnた
電流1との比較が行なわれる。この比較によって6パワ
一素子駆動回路(イ)から溶接電流供給部(7)に0N
−OFF信号を与える。溶接電流供給部(7)でパワー
素子を0N−OFF信号に従った駆動することで目標電
流波形IOに沿った電流1(破線)をワイヤ(1)に供
給することによってアーク(5)が維持し、母材(3)
が溶接される。
191)がONとなり、 (192)がOF’Fとな
9ベ一ス′醒流設定回路αηからベース′亀流よりを出
力する。このパルス電流IP、及びベース電流IBが合
成さ扛、目標溶接電流波形IQとしてパワー素子駆動回
路翰に入力さnる。このパワー素子駆動回路(至)で目
標溶接電流波形IOと電流検出器(9)から検出さnた
電流1との比較が行なわれる。この比較によって6パワ
一素子駆動回路(イ)から溶接電流供給部(7)に0N
−OFF信号を与える。溶接電流供給部(7)でパワー
素子を0N−OFF信号に従った駆動することで目標電
流波形IOに沿った電流1(破線)をワイヤ(1)に供
給することによってアーク(5)が維持し、母材(3)
が溶接される。
従来のアーク溶接装置は以上のように構成さnているの
で、ワイヤ(1)と母材(3)との距離、即ちアーク長
が短かい時、第8図(A)(B)に示すようにワイヤ(
11が母材(3)と短絡し、短絡時間が長く続いた時次
のパルス電流Ipで溶滴(101)を強制的に焼き切っ
てアーク再生をするため第8図(C)に示すように、ア
ーク再生部で多くの金属蒸気(103)が発生し、その
金属蒸気の蒸気圧によって溶融源及びワイヤ部に残った
溶滴がみださn、多くのスパッタ(102)が発生する
等の問題点があった。
で、ワイヤ(1)と母材(3)との距離、即ちアーク長
が短かい時、第8図(A)(B)に示すようにワイヤ(
11が母材(3)と短絡し、短絡時間が長く続いた時次
のパルス電流Ipで溶滴(101)を強制的に焼き切っ
てアーク再生をするため第8図(C)に示すように、ア
ーク再生部で多くの金属蒸気(103)が発生し、その
金属蒸気の蒸気圧によって溶融源及びワイヤ部に残った
溶滴がみださn、多くのスパッタ(102)が発生する
等の問題点があった。
この発明は上記のような問題点を解消するためになさ扛
たもので1例えばアーク長を短かく保持して短絡が生じ
てもアーク再生時に生じるスパッタを低減できる装置を
得ることを目的とする。
たもので1例えばアーク長を短かく保持して短絡が生じ
てもアーク再生時に生じるスパッタを低減できる装置を
得ることを目的とする。
〔問題点を解決するための手段〕
この発明に係るアーク溶接装置は溶接ワイヤが被溶接物
と短絡していることを検出し、この短絡期間に溶接電流
をなすパルス電流より小さくかつ溶接電流をなす第1ベ
ース電流より大きい第2ベース電流を流し、短絡解除時
に、この第2ベース電流を切9.もとのパルス電流又は
第1ベース電流に戻すようにしたものである。
と短絡していることを検出し、この短絡期間に溶接電流
をなすパルス電流より小さくかつ溶接電流をなす第1ベ
ース電流より大きい第2ベース電流を流し、短絡解除時
に、この第2ベース電流を切9.もとのパルス電流又は
第1ベース電流に戻すようにしたものである。
この発明におけるアーク溶接装置は、短絡時に第2ベー
ス電流を流すことにより短絡時間を短かくシ、アーク再
生時刻を早めら扛、またアーク再生時の電流値がパルス
電流値IPより低く、かつアーク再生とともに第2ベー
ス電流からもとのベース電流もしくはパルス電流に戻す
ことにより。
ス電流を流すことにより短絡時間を短かくシ、アーク再
生時刻を早めら扛、またアーク再生時の電流値がパルス
電流値IPより低く、かつアーク再生とともに第2ベー
ス電流からもとのベース電流もしくはパルス電流に戻す
ことにより。
アーク再生時のスパッタを低減させる。
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例によるアーク溶接装置を示
すブロック構成図、第2図はその動作を示す波形図でる
る。また、第3図はこの発明の一実施例に保る周ル」積
分指令回路を示すブロック図である。
すブロック構成図、第2図はその動作を示す波形図でる
る。また、第3図はこの発明の一実施例に保る周ル」積
分指令回路を示すブロック図である。
図において、 (141)は積分回路、 (151
)(152)は比較器、 (161)は信号反転素子
、 (193)はアナログスイッチング素子、Q4は
アーク維持電圧設定部、Eは遅延時間設定部、QaはA
ND回路素子。
)(152)は比較器、 (161)は信号反転素子
、 (193)はアナログスイッチング素子、Q4は
アーク維持電圧設定部、Eは遅延時間設定部、QaはA
ND回路素子。
(ハ)は第2ベース′屯流設定回路、(至)は周期積分
指令回路、(2)、t1!81はスイッチである。また
、 (261)。
指令回路、(2)、t1!81はスイッチである。また
、 (261)。
(267) 、 (268)は信号反転素子、 (
262)はアナログスイッチング素子、 (263)
[Tフリップ・フロップ、 (264) (270
)はAND回路素子、 (265)は微分回路、
(266)はバアファー、 (269)はRSフリッ
プΦフロップである。
262)はアナログスイッチング素子、 (263)
[Tフリップ・フロップ、 (264) (270
)はAND回路素子、 (265)は微分回路、
(266)はバアファー、 (269)はRSフリッ
プΦフロップである。
溶接中に第2図のV波形で示すように短絡が生じると、
溶接電圧検出器(8)で検出さnた溶接電圧■はアーク
維持電圧Va (例えば10■)より低い短絡電圧とな
る。そのため、この実施例では溶接電圧■をアーク維持
電圧VCと比較して短絡期間を検出し、その短絡時間に
応じて、第2ベース電流を流し、従来のベース電流期間
及びパルス周期を補正するようにしたものである。
溶接電圧検出器(8)で検出さnた溶接電圧■はアーク
維持電圧Va (例えば10■)より低い短絡電圧とな
る。そのため、この実施例では溶接電圧■をアーク維持
電圧VCと比較して短絡期間を検出し、その短絡時間に
応じて、第2ベース電流を流し、従来のベース電流期間
及びパルス周期を補正するようにしたものである。
以下、この実施例の動作を第2図に従って説明する。
電圧検出器(8)から検出した浴接電圧■を比較器(1
51)に入力する。一方、アーク維持′亀圧設定部c!
4からアーク維持電圧■cを比較器(151) K入力
する。比較器(151)で、溶接電圧Vとアーク維持電
圧VQとを比較する。比較器(151)の出力信号Vg
Fi溶接電圧Vがアーク維持電圧vcより低いときH信
号を出力する。比較器(151)の出力信号VBは積分
回路(141)に入力さ扛る。比較器(151)の出力
信号VKがH信号の期間中、積分回%(141)の出力
佃゛号(VF)は積分さjL、 VBがL信号ならば
VFは零にリセットさ扛る。この出力信号VFは、比較
器(152)に入力される。また、遅延時間(τ0)設
定m(ハ)からの出力信号VQも比較器(152)に入
力さ扛る。比較器(152)の出力信号vHは短絡期間
中でかつ積分回路(141)の出力信号VFが出力信号
VQ、よpも大きい場合にH信号を出力する。比較器(
152)の出力信号vHはアナログスイッチング素子(
193)のゲートに、また、信号反転素子(161)お
よび周期積分指令回路(ハ)に入力さ扛る。周期積分指
令回路(ホ)は積分指令信号および積分した信号を零に
リセットする指令信号として出力信号■工を積分回路α
aに出力するとともに、パルス周期設定回路峙をリセッ
ト仕置す機能をもった回路である。つまり1周期積分指
令回路の出力信号VlがH信号の間、積分回路α→の出
力信号VSは積分され、VlがL信号になると積分さr
′L7’c VBは零にリセットさ扛、■工がL信号に
よって、パルス同期設定回路α階はリセット仕置さnる
。周期積分指令回路の出力信号Vlは、短絡が生じない
場合、もしくはベース期間中で短絡が解除(アーり再生
)するならば、パルス周期設定回路α謙からのVT倍信
号同じ信号を出力し、パルス期間までアーク再生が行な
われない場合は、vH倍信号立ち下シ時点でL信号を出
力した後、VT倍信号同じ信号を出力する。即ち、第4
図はこの発明の一実施例に係る周期積分指令回路の動作
を示す波形図であJ)I O* TI QI F
、Q2U各点における波形を示す第3図及び第4図より
この周期積分指令回路の動作を説明すると、アナログス
イッチング素子(2S2)はVTがL信号のときのみO
NさlrL。
51)に入力する。一方、アーク維持′亀圧設定部c!
4からアーク維持電圧■cを比較器(151) K入力
する。比較器(151)で、溶接電圧Vとアーク維持電
圧VQとを比較する。比較器(151)の出力信号Vg
Fi溶接電圧Vがアーク維持電圧vcより低いときH信
号を出力する。比較器(151)の出力信号VBは積分
回路(141)に入力さ扛る。比較器(151)の出力
信号VKがH信号の期間中、積分回%(141)の出力
佃゛号(VF)は積分さjL、 VBがL信号ならば
VFは零にリセットさ扛る。この出力信号VFは、比較
器(152)に入力される。また、遅延時間(τ0)設
定m(ハ)からの出力信号VQも比較器(152)に入
力さ扛る。比較器(152)の出力信号vHは短絡期間
中でかつ積分回路(141)の出力信号VFが出力信号
VQ、よpも大きい場合にH信号を出力する。比較器(
152)の出力信号vHはアナログスイッチング素子(
193)のゲートに、また、信号反転素子(161)お
よび周期積分指令回路(ハ)に入力さ扛る。周期積分指
令回路(ホ)は積分指令信号および積分した信号を零に
リセットする指令信号として出力信号■工を積分回路α
aに出力するとともに、パルス周期設定回路峙をリセッ
ト仕置す機能をもった回路である。つまり1周期積分指
令回路の出力信号VlがH信号の間、積分回路α→の出
力信号VSは積分され、VlがL信号になると積分さr
′L7’c VBは零にリセットさ扛、■工がL信号に
よって、パルス同期設定回路α階はリセット仕置さnる
。周期積分指令回路の出力信号Vlは、短絡が生じない
場合、もしくはベース期間中で短絡が解除(アーり再生
)するならば、パルス周期設定回路α謙からのVT倍信
号同じ信号を出力し、パルス期間までアーク再生が行な
われない場合は、vH倍信号立ち下シ時点でL信号を出
力した後、VT倍信号同じ信号を出力する。即ち、第4
図はこの発明の一実施例に係る周期積分指令回路の動作
を示す波形図であJ)I O* TI QI F
、Q2U各点における波形を示す第3図及び第4図より
この周期積分指令回路の動作を説明すると、アナログス
イッチング素子(2S2)はVTがL信号のときのみO
NさlrL。
vHをTフリップ書フロップ(265)にと9こむ。
このときTフリップ−フロッグ(265)のQ、端子は
H信号になり、AND回路素子(26りでvHとAND
をとるとvHがL信号に下がったとき、AND回路素子
(264)はL信号におちる。このとき微分回路(26
5)は第4図に示すような信号を出しバアファー(26
6)を通してAND回路素子(270)へ入力さ扛ると
共にTフリップ啼フロック(265)へ入力さ扛る。一
方、Tフリラグフロップ(265)からの出力毎号Q1
は信号反転素子(268)を介しく10) てR−8フリツプ・フロップ(269)のR端子に入力
さ扛る。R−Sフリップ・フロップ(269)の出力端
子Q2はR端子がH信号のときVT倍信号。
H信号になり、AND回路素子(26りでvHとAND
をとるとvHがL信号に下がったとき、AND回路素子
(264)はL信号におちる。このとき微分回路(26
5)は第4図に示すような信号を出しバアファー(26
6)を通してAND回路素子(270)へ入力さ扛ると
共にTフリップ啼フロック(265)へ入力さ扛る。一
方、Tフリラグフロップ(265)からの出力毎号Q1
は信号反転素子(268)を介しく10) てR−8フリツプ・フロップ(269)のR端子に入力
さ扛る。R−Sフリップ・フロップ(269)の出力端
子Q2はR端子がH信号のときVT倍信号。
R端子がL信号の時は前の状態を保つため、第4図のよ
うな波形を示す。このよりなR−8フリツプ・フロップ
(269)からの出力信号は前記バアファ−(266)
からの出力信号と共にA N D回路に入力され、■工
として周期積分指令回路(1)より出てくる。■Iは積
分回路Iに入力さ扛、積分回路0尋の出力信号VSとパ
ルス幅設定電圧VτPを比較器αGで比較することでパ
ルス期間・ベース期間判定信号VPを出力する。このV
Dはアナログスイッチング素子(192)のゲートと信
号反転素子Oeに入力さする。信号反転素子住0の出力
信号VJとvHの反転信号とをAND回路累子Q4に入
力してANDしfc傷信号vBとしてアナログスイッチ
ング素子(191)のゲートに入力している。アナログ
スイッチング素子(193)にはvHが入力さnる。
うな波形を示す。このよりなR−8フリツプ・フロップ
(269)からの出力信号は前記バアファ−(266)
からの出力信号と共にA N D回路に入力され、■工
として周期積分指令回路(1)より出てくる。■Iは積
分回路Iに入力さ扛、積分回路0尋の出力信号VSとパ
ルス幅設定電圧VτPを比較器αGで比較することでパ
ルス期間・ベース期間判定信号VPを出力する。このV
Dはアナログスイッチング素子(192)のゲートと信
号反転素子Oeに入力さする。信号反転素子住0の出力
信号VJとvHの反転信号とをAND回路累子Q4に入
力してANDしfc傷信号vBとしてアナログスイッチ
ング素子(191)のゲートに入力している。アナログ
スイッチング素子(193)にはvHが入力さnる。
このように、アナログスイッチング素子(191)。
(192)、 (193)のゲートにそ扛ぞ扛VB信
号、VD信号およびvH倍信号入力することによ見所定
期間以上短絡している場合vH他信号H信号とな凱アナ
ログスイッチング素子(195)がONとなって第2ベ
ース電流設定回路Q[有]からパワー素子駆動回路に第
2ペース電流IB2指金を行う。また。
号、VD信号およびvH倍信号入力することによ見所定
期間以上短絡している場合vH他信号H信号とな凱アナ
ログスイッチング素子(195)がONとなって第2ベ
ース電流設定回路Q[有]からパワー素子駆動回路に第
2ペース電流IB2指金を行う。また。
VD信号によってパルス期間の指令をアナログスイッチ
ング素子(192)に送り、アナログスイッチング素子
(192)をONにしてパルス電流設定回路αaからパ
ルス電流IP指令をパワー素子駆動回路(至)に送る。
ング素子(192)に送り、アナログスイッチング素子
(192)をONにしてパルス電流設定回路αaからパ
ルス電流IP指令をパワー素子駆動回路(至)に送る。
さらにvB倍信号よってベース期間中でかつ所定期間以
上短絡していないとき、アナログスイッチング素子(1
91)をONにして、第1ベース電流設定回路(L7)
から第1ペース電流IB1指令をパワー素子HA動回路
−に送る。
上短絡していないとき、アナログスイッチング素子(1
91)をONにして、第1ベース電流設定回路(L7)
から第1ペース電流IB1指令をパワー素子HA動回路
−に送る。
なお、第2ベース電流の大きさはワイヤ送給速度の増大
とともに大きくシ、シールドガスのco2ガス混合比が
大きくなるに従って大きくなるように切り換えスイッチ
(5)で切り換える。さらに使用するワイヤ径の大きい
程、より2を大きくするように切り換えスイッチ(ハ)
で切り換える。
とともに大きくシ、シールドガスのco2ガス混合比が
大きくなるに従って大きくなるように切り換えスイッチ
(5)で切り換える。さらに使用するワイヤ径の大きい
程、より2を大きくするように切り換えスイッチ(ハ)
で切り換える。
なお1上記実施例では短絡期間の検出を溶接電圧■とア
ーク維持電圧■cとの比較によって行ったが、第5図に
示すようにアーク光検出器(2)でアーク光を検出し、
この信号を基準値と比較する短絡判定回路(至)に入力
することで短絡もしくはアーク期間を検出するようにし
ても同様の効果を奏する。
ーク維持電圧■cとの比較によって行ったが、第5図に
示すようにアーク光検出器(2)でアーク光を検出し、
この信号を基準値と比較する短絡判定回路(至)に入力
することで短絡もしくはアーク期間を検出するようにし
ても同様の効果を奏する。
以上のように、この発明によnばワイヤと母材とが短絡
している期間、パルス電流より低く、第1ベース電流よ
り島い第2ベース電流を流し、短絡解除時に第2ベース
電流を切り、パルス電流もしくは第1ペース電流にもど
すようにしたので。
している期間、パルス電流より低く、第1ベース電流よ
り島い第2ベース電流を流し、短絡解除時に第2ベース
電流を切り、パルス電流もしくは第1ペース電流にもど
すようにしたので。
短絡が生じてもアーク再生が早くなシ、アーク再生時の
電流が低いため、アーク時に発生する金属蒸気の圧力に
よって生じるスパッタが少なくなり例えば高速f6接も
可能となる効果がある。
電流が低いため、アーク時に発生する金属蒸気の圧力に
よって生じるスパッタが少なくなり例えば高速f6接も
可能となる効果がある。
第1図はこの発明の一実施例によるアーク溶接装置を示
すブロック構成図、第2図はその動作を示す波形図、第
3図はこの発明の一実施例に係る周期積分指令回路を示
すブロック図、第4図はその動作を示す波形図、第5図
はこの発明の他の実施例によるアーク溶接装置の一部分
を示す構成図。 第6図は従来のアーク溶接装置を示すブロック構成図、
第1図はその動作を示す波形図、及び第8図は従来のア
ーク溶接装置における溶滴移行状態を示す説明図である
。 図において、(1)は溶接ワイヤ、(3)は被溶接物。 (5)はアーク、(7)は溶接電流供給部、(8)は電
圧検出器、 (11は目標電圧設定部、(lυはローパ
スフィルター、α3はパルス幅設定回路、α騰はパルス
周期設定回路、0荀は積分回路、α!9は比較器、αη
は第1ベース電流設定回路、Uはパルス電流設定回路、
−はパワー素子駆動回路、0擾はアーク維持電圧設定部
。 (ハ)は遅延時間設定部、(ハ)は第2ベース電流設定
回路、cAは周期積分指令回路、及び(至)は光検出器
である。 なお9図中同一行号は同−又は相当部分を示す。
すブロック構成図、第2図はその動作を示す波形図、第
3図はこの発明の一実施例に係る周期積分指令回路を示
すブロック図、第4図はその動作を示す波形図、第5図
はこの発明の他の実施例によるアーク溶接装置の一部分
を示す構成図。 第6図は従来のアーク溶接装置を示すブロック構成図、
第1図はその動作を示す波形図、及び第8図は従来のア
ーク溶接装置における溶滴移行状態を示す説明図である
。 図において、(1)は溶接ワイヤ、(3)は被溶接物。 (5)はアーク、(7)は溶接電流供給部、(8)は電
圧検出器、 (11は目標電圧設定部、(lυはローパ
スフィルター、α3はパルス幅設定回路、α騰はパルス
周期設定回路、0荀は積分回路、α!9は比較器、αη
は第1ベース電流設定回路、Uはパルス電流設定回路、
−はパワー素子駆動回路、0擾はアーク維持電圧設定部
。 (ハ)は遅延時間設定部、(ハ)は第2ベース電流設定
回路、cAは周期積分指令回路、及び(至)は光検出器
である。 なお9図中同一行号は同−又は相当部分を示す。
Claims (5)
- (1)被溶接物と溶接ワイヤとの間にパルス電流及び第
1ベース電流を有する溶接電流を流してアークを発生さ
せ溶接を行うものにおいて、上記溶接ワイヤが上記被溶
接物に短絡している期間、上記パルス電流より低く、上
記第1ベース電流より高い電流値の第2ベース電流を流
し、短絡解除時に上記第2ベース電流を切り、上記パル
ス電流もしくは上記第1ベース電流に戻すようにしたこ
とを特徴とするアーク溶接装置。 - (2)第2ベース電流は、溶接ワイヤが被溶接物に短絡
した時点から所定時間後に通電し始めるようにしたこと
を特徴とする特許請求の範囲第1項記載のアーク溶接装
置。 - (3)溶接ワイヤと被溶接物間の電圧を検出し、この検
出電圧がアーク維持電圧値以下の期間を短絡期間とした
特許請求の範囲第1項又は第2項記のアーク溶接装置。 - (4)溶接ワイヤと被溶接物間に生じるアーク光を検出
する光検出器を設け、上記光検出器が上記アーク光を検
出していない期間を短絡期間とした特許請求の範囲第1
項又は第2項記載のアーク溶接装置。 - (5)第2ベース電流値はシールドガス、ワイヤ径、ワ
イヤ送給速度及び平均溶接電圧によつて変えたことを特
徴とする特許請求の範囲第1項ないし第4項記載のアー
ク溶接装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107293A JPH0613147B2 (ja) | 1985-05-20 | 1985-05-20 | ア−ク溶接装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60107293A JPH0613147B2 (ja) | 1985-05-20 | 1985-05-20 | ア−ク溶接装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS61266180A true JPS61266180A (ja) | 1986-11-25 |
JPH0613147B2 JPH0613147B2 (ja) | 1994-02-23 |
Family
ID=14455428
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60107293A Expired - Lifetime JPH0613147B2 (ja) | 1985-05-20 | 1985-05-20 | ア−ク溶接装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0613147B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO1990009856A1 (en) * | 1989-02-28 | 1990-09-07 | Mitsubishi Denki Kabushiki Kaisha | Pulse welding apparatus |
WO1990009858A1 (en) * | 1989-02-27 | 1990-09-07 | Mitsubishi Denki Kabushiki Kaisha | Pulse welding apparatus |
WO1990009857A1 (en) * | 1989-02-28 | 1990-09-07 | Mitsubishi Denki Kabushiki Kaisha | Pulse welding apparatus |
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JPS5868474A (ja) * | 1981-10-20 | 1983-04-23 | Daihen Corp | パルスア−ク溶接用電源 |
-
1985
- 1985-05-20 JP JP60107293A patent/JPH0613147B2/ja not_active Expired - Lifetime
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GB2250357A (en) * | 1989-02-28 | 1992-06-03 | Mitsubishi Electric Corp | Pulse welding apparatus |
US5406052A (en) * | 1989-02-28 | 1995-04-11 | Mitsubishi Denki Kabushiki Kaisha | Pulsed arc welding equipment |
Also Published As
Publication number | Publication date |
---|---|
JPH0613147B2 (ja) | 1994-02-23 |
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