JPS6126377A - Conversion and control system of gradation data - Google Patents

Abstract

PURPOSE:To execute a high speed conversion by an additional simple hardware by using data series of ''1'' and ''0'' obtained by down-count at the prescribed number of gradations of a counter as recording/non-recording gradation data of a thermal printer. CONSTITUTION:When a print command is inputted to a microprocessor 4, a sampling command is issued to an A/D converter 1, which converts data into digital data of basic bits in correspondence to the gradation number of input video signals. Said data is written to a video memory 2. When the writing of one screen is terminated, the microprocessor 4 reads out the data from the memory 2 and inputs it to a converter circuit 3. When down-count is executed after the digital data is preset to a counter, the digital data is converted into gradation data, which is transferred to a line memory 5. When the gradation data of one line is accumulated in the line memory 5, it is transferred to a thermal printer 6, and the gradation recording is executed.

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、サーマルプリンタによってビデオ信号の階調
記録を行う方式に於いて、そのビデオ信号を所定の階調
数に対応した階調データに高速変換する階調データ変換
制御方式に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is a method for recording gradations of a video signal using a thermal printer, in which the video signal is converted into gradation data corresponding to a predetermined number of gradations. This invention relates to a gradation data conversion control method that performs high-speed conversion.

〔従来の技術〕[Conventional technology]

所望のテレビ画面を指定してハードコピーを出力する記
録方式が提案されている。例えば、１画面分のビデオ信
号をディジクル信号に変換してメモリに蓄積し、このメ
モリから所定の長さのディジタル信号を読出して、所望
の階調数の階調データに変換し、この階調データをプリ
ンタに加えて階調記録するものである。プリンタとして
は、比較的構成が簡単なサーマルプリンタが用いられ、
階調記録方式としては、面積階調方式や多重記録方式等
があり、それらの階調記録方式に対応した階調データが
用いられる。A recording method has been proposed in which a desired television screen is specified and a hard copy is output. For example, a video signal for one screen is converted into a digital signal and stored in a memory, a digital signal of a predetermined length is read out from this memory, converted to gradation data with a desired number of gradations, and this gradation signal is converted into a digital signal. The data is added to the printer and recorded in gradations. The printer used is a thermal printer, which has a relatively simple configuration.
As the gradation recording method, there are an area gradation method, a multiple recording method, etc., and gradation data corresponding to these gradation recording methods is used.

〔発明が解決しようとする問題点〕[Problem that the invention seeks to solve]

ビデオ信号から階調記録する為の階調データに変換する
方式は、マイクロプロセッサ等を用いて、ソフトウェア
による変換する方式が採用されており、変換処理演算や
メモリに対する書込み続出しの繰り返しが多くなるから
、ハードウェアは少なくて済むとしても、変換に要する
ステップ数が多く、変換処理時間が長くなって、高速記
録ができない欠点があった。The method of converting a video signal into gradation data for gradation recording uses a software conversion method using a microprocessor, etc., which requires many repetitions of conversion processing calculations and writing to memory. Therefore, even though less hardware is required, the number of steps required for conversion is large, the conversion processing time is long, and high-speed recording is not possible.

本発明は、簡単なハードウェアの追加で、階調データの
高速変換を可能とすることを目的とするものである。An object of the present invention is to enable high-speed conversion of gradation data by adding simple hardware.

〔問題点を解決するための手段〕[Means for solving problems]

本発明の階調データ変換制御方式は、ビデオ信号を階調
数に対応したビット構成のディジクルデータに変換する
ＡＤ変換器と、このＡＤ変換器により変換されたディジ
タルデータを蓄積するビデオメモリと、このビデオメモ
リに蓄積されたディジタルデータを読出してプリセット
するカウンタとを備え、カウンタの所定の階調数のダウ
ンカウントにより得られる“１”、“０”のデータ列を
サーマルプリンタの記録（又は非起ｔ＆、）　、非記録
（又は記録）の階調データとするものである。The gradation data conversion control method of the present invention includes an AD converter that converts a video signal into digital data with a bit configuration corresponding to the number of gradations, and a video memory that stores the digital data converted by the AD converter. , and a counter that reads and presets the digital data stored in this video memory, and records the data string of "1" and "0" obtained by down-counting the predetermined number of gradations of the counter on a thermal printer (or t&, ), non-recording (or recording) gradation data.

〔作用〕 階調数に対応するビット構成のディジタルデータをカウ
ンタにプリセットし、階調数のダウンカウントを行うこ
とにより、ディジクルデータに対応したダウンカウント
数の時にボロー信号が出力され、そのボロー信号が出力
される前のカウントクロック信号に対応したデータ列を
非記録、ボロー信号が出力された後のカウントクロック
信号に対応したデータ列を記録のそれぞれ階調データと
するものである。[Operation] By presetting digital data with a bit configuration corresponding to the number of gradations in a counter and down-counting the number of gradations, a borrow signal is output when the number of down counts corresponding to the digital data is reached, and the borrow signal is output when the number of down counts corresponds to the digital data. The data string corresponding to the count clock signal before the signal is output is not recorded, and the data string corresponding to the count clock signal after the borrow signal is output is used as gradation data.

〔実施例〕〔Example〕

以下図面を参照して、本発明の実施例について詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.

第１図は、本発明の実施例の要部ブロック図であり、１
はビデオ信号を所望の階調数に対応したビット構成のデ
ィ、ジタルデータに変換するＡＤ変換器（Ａ／Ｄ＞　、
２はディジクルデータを蓄積するビデオメモリ　（ＶＤ
Ｍ）　、３はディジタルデータを階調データに変換する
変換回路（ＣＶ）　、４は各部を制御するマイクロプロ
セッサ（ＭＰＵ）、５ば１ライン分の階調データを蓄積
するラインメモリ　（ＬＭ）　、６はサーマルプリンタ
（ＴＨ）である。FIG. 1 is a block diagram of main parts of an embodiment of the present invention.
is an AD converter (A/D>,
2 is a video memory (VD) that stores digital data.
M), 3 is a conversion circuit (CV) that converts digital data into gradation data, 4 is a microprocessor (MPU) that controls each part, 5 is a line memory (LM) that stores gradation data for one line, 6 is a thermal printer (TH).

プリント命令がマイクロプロセッサ４に入力されると、
マイクロプロセッサ４からＡＤ変換器１に対してサンプ
リング命令を出す。このサンプリング命令により、ＡＤ
変換器１は、入力ビデオ信号を階調数に対応したピント
構成のディジクルデータに変換する。例えば、１６階調
の場合は、４ビツト構成のディジタルデータに変換し、
３２階調の場合は、５ビット構成のディジクルデータに
変換することになる。このディジタルデータは、マイク
ロプロセッサ４の制御によりビデオメモリ２に書込まれ
、１画面分の書込みが終了すると、ヤイクロブロセソサ
４は、ビデオメモリ２からディジタルデータの読出しを
行って変換回路３に入力し、カウンタにディジタルデー
タをプリセットした後ダウンカウントすることによって
、階調データに変換し、この階調データをラインメモリ
５に転送し、１ライン分の階調データがラインメモリ５
に蓄積されると、サーマルプリンタ６にこの階調データ
が転送されて階調記録が行われる。これを所定のライン
数分繰り返すものである。When a print command is input to the microprocessor 4,
A sampling command is issued from the microprocessor 4 to the AD converter 1. With this sampling instruction, AD
A converter 1 converts an input video signal into digital data having a focus configuration corresponding to the number of gradations. For example, in the case of 16 gradations, convert to 4-bit digital data,
In the case of 32 gradations, it is converted to digital data with a 5-bit configuration. This digital data is written into the video memory 2 under the control of the microprocessor 4, and when the writing for one screen is completed, the digital processor 4 reads the digital data from the video memory 2 and transfers it to the conversion circuit 3. , preset the digital data in the counter, and then count down to convert it into gradation data. This gradation data is transferred to the line memory 5, and the gradation data for one line is stored in the line memory 5.
Once accumulated, this gradation data is transferred to the thermal printer 6 and gradation recording is performed. This is repeated for a predetermined number of lines.

マイクロプロセッサ４を８ビツト処理の構成とし、ビデ
オメモリ２を１ワード８ビット構成とすると、１６階調
の場合、ディジタルデータは前述のように４ビツト構成
であるから、第２図に示すように、００００〜ｎｎｎｎ
をビデオメモリ２の番地とした時、最初に変換された４
ヒントのディジクルデータＤ１をラッチしておき、次に
変換された４ビツトのディジクルデータＤ２と共に、８
ビ・７ト１ワードとして００００番地に書込み、次に変
換されたディジクルデータＤ３とその次に変換されたデ
ィジクルデータＤ４とを０００１番地に書込み、以下同
様にして、ｎｎｎｎ番地にディジタルデータＤｍ　（ｍ
−１）、Ｄｍｍを書込むことになる。Assuming that the microprocessor 4 has an 8-bit processing configuration and the video memory 2 has a 1-word 8-bit configuration, in the case of 16 gradations, the digital data has a 4-bit configuration as described above, so as shown in FIG. ,0000～nnnn
When 4 is the address of video memory 2, the first converted 4
The hint digitle data D1 is latched, and then the 8 bits are latched together with the converted 4-bit digitle data D2.
Write the converted digital data D3 and the next converted digital data D4 to address 0001 as one word of bit 7, and write digital data Dm to address nnnn in the same manner. (m
-1), Dmm will be written.

変換回路３は、ディジクルデータをプリセットしてダウ
ンカウントを行うカウンタ等から構成されて、所望の階
調数のデータ列からなる階調データに変換するものであ
り、例えば、１６階調の場合は、１画素を１６個の１”
、“０”からなる階調データとし、又３２階調の場合は
、３２個の“′１”、“０”からなる階調データとする
ものである。The conversion circuit 3 is composed of a counter that presets digital data and counts down, etc., and converts it into gradation data consisting of a data string of a desired number of gradations. For example, in the case of 16 gradations, is one pixel divided into 16 1”
, "0", and in the case of 32 gradations, the gradation data consists of 32 "'1" and "0".

第３図は、１６階調の場合の変換された階調データの一
例を示すものであり、ＤＩｌＩ〜Ｄβ８はそれぞれｎド
ツト目からｆｉ＋７ドツト目に対応し、０番地から１５
番地までは１回分の印字データに対応するものである。FIG. 3 shows an example of converted gradation data in the case of 16 gradations, where DIlI to Dβ8 correspond to the nth dot to fi+7th dot, respectively, and from address 0 to 15
The data up to the address corresponds to one print data.

第４図は、ラインメモリ５の内容の一例を示し、サーマ
ルプリンタのサーマルヘッドが４８０ドツト構成の場合
についてのものである。即ち、第３図に於けるＤβ１〜
ＤＩＶ、８の０番地に対応する内容が、第４図のライン
メモリ５のＤｈＯの０〜７番地に書込まれ、Ｄｉ〜Ｄβ
８の１番地に対応する内容が、ラインメモリ５のＤｈｌ
の０〜７番地に書込まれる。同様にして、Ｄ　Ａ’　１
〜Ｄβ８の１５番地に対応する内容が、ラインメモリ５
のＤｈｌ５の０〜７番地に書込まれる。次には、変換さ
れた階調データのＤβ１〜ＤＩ２８の０番地に対応する
内容が、ラインメモリ５のＤｈＯの８〜１５番地に書込
まれることになる。そして、Ｄｈｌ５の４７９番地まで
書込まれると、１ライン分の印字データがラインメモリ
５に格納されたことになる。FIG. 4 shows an example of the contents of the line memory 5 in the case where the thermal head of the thermal printer has a 480-dot configuration. That is, Dβ1~ in FIG.
The contents corresponding to address 0 of DIV, 8 are written to addresses 0 to 7 of DhO of line memory 5 in FIG.
The contents corresponding to address 1 of 8 are DHL of line memory 5.
is written to addresses 0 to 7. Similarly, D A' 1
~The contents corresponding to address 15 of Dβ8 are stored in line memory 5.
is written to addresses 0 to 7 of Dhl5. Next, the contents corresponding to addresses 0 of Dβ1 to DI28 of the converted gradation data are written to addresses 8 to 15 of DhO of the line memory 5. When the data is written to address 479 of Dhl5, one line of print data is stored in the line memory 5.

そして、ラインメモリ５のＤｈＯの０〜４７９番地のデ
ータを４８０ドツトのサーマルヘッドの駆動信号として
転送して、１ラインの最初の印字を行い、次にＤｈｌの
０〜４７９番地のデータをサーマルヘッドの駆動信号と
して転送し、２回目の印字を行い、以下同様にして、Ｄ
ｈｌ５のＯ〜４７９番地のデータをサーマルヘッドの駆
動信号として転送し、１６階調の印字を行わせるもので
ある。なお、第４図に於いて、１”は白く非記録）、“
０”は黒（記録）に対応するので、０ドツト目は“０″
が８個であるから８の濃度となり、１ドツト目は“０”
が７個であるから７の濃度となる。又７ドツト目は“０
”が１４個であるから１４の濃度となる。Then, the data at addresses 0 to 479 of DhO in the line memory 5 is transferred as a drive signal for the 480-dot thermal head to perform the first printing of one line, and then the data at addresses 0 to 479 of Dhl is transferred to the thermal head. Transfer it as a drive signal for D
The data at addresses 0 to 479 of hl5 is transferred as a drive signal for the thermal head to perform printing in 16 gradations. In addition, in Figure 4, 1" is white and unrecorded), "
0” corresponds to black (recording), so the 0th dot is “0”
Since there are 8 dots, the density is 8, and the first dot is “0”.
Since there are 7 pieces, the density is 7. Also, the 7th dot is “0”
” is 14, so the density is 14.

第５図は、１６階調の場合の変換回路３の構成の一例を
示し、第６図ば、第５図の各部に於ける信号の一例を示
すものである。第５図に於いて、７．８はフリップフロ
ップ、９，１０は８ビツトのデータをランチするランチ
回路、１１〜１５は１６進カウンク、１６〜２０はフリ
ップフロップ、２１．２２はファースト・イン・ファス
ト・アウト（Ｆ　Ｉ　Ｆ○）のバッファメモリ、２３は
モノマルチハイブレーク、２４〜２６，３０，３１゜３
４はインハーク、２７，２８．２９はアンド回路、３２
．３３は否定入力のナンド回路であり、各部の信号８１
〜Ｓ２３は第６図の８１〜Ｓ２３に対応するものである
。又ＢＵＳはマイクロプロセッサ４のハスに接続される
ことを示し、ＱＡ。FIG. 5 shows an example of the configuration of the conversion circuit 3 in the case of 16 gradations, and FIG. 6 shows an example of signals in each part of FIG. In Figure 5, 7.8 is a flip-flop, 9 and 10 are launch circuits that launch 8-bit data, 11 to 15 are hexadecimal counters, 16 to 20 are flip-flops, and 21.22 is a first input circuit.・Fast out (FI F○) buffer memory, 23 is mono multi high break, 24 ~ 26, 30, 31°3
4 is inharc, 27, 28.29 is AND circuit, 32
．． 33 is a NAND circuit with negative input, and the signals 81 of each part are
-S23 correspond to steps 81-S23 in FIG. BUS also indicates that it is connected to the lotus of the microprocessor 4, and QA.

Ｅはシステムクロック信号、ＡＯ，ＡＩはヒデオメモリ
２の読出アドレスの０ビツト及び１ビツト、Ｃ８はビデ
オメモリ２のチップセレクト信号、ＣＬＫはクロック信
号、ＢＣ３はバッファメモリのチップセレクト信号であ
る。E is a system clock signal, AO and AI are 0 and 1 bits of the read address of the video memory 2, C8 is a chip select signal of the video memory 2, CLK is a clock signal, and BC3 is a chip select signal of the buffer memory.

マイクロプロセッサ４からビデオメモリ２をアクセスす
ると、システムクロック信号５ｌ（Ｅ）とチップセレク
ト信号Ｓ５が“′１”、アドレス信号３３’（ＡＯ）と
システムクロック信号５２（ＱＡ）が“０”のタイミン
グＴ１に於いて、“１”のランチ信号Ｓ７がアンド回路
２７から出力される。このランチ信号Ｓ７ばラッチ回路
９とフリ・ノブフロンプ２０とのクロック端子ＣＫに加
えられ、ランチ信号Ｓ７の立上りでマイクロプロセッサ
４のデータバス上にビデオメモリ２から読出されたデー
タＳ６がランチ回路９にラッチされる。When the video memory 2 is accessed from the microprocessor 4, the system clock signal 5l (E) and the chip select signal S5 are "'1", and the address signal 33' (AO) and the system clock signal 52 (QA) are "0". At T1, a launch signal S7 of "1" is output from the AND circuit 27. This launch signal S7 is applied to the clock terminal CK of the latch circuit 9 and the free-knob front panel 20, and at the rising edge of the launch signal S7, the data S6 read from the video memory 2 onto the data bus of the microprocessor 4 is applied to the launch circuit 9. Latched.

又アドレス信号３４（Ａｌ）が°“０”であるから、ラ
ンチ信号Ｓ７によりフリップフロップ２０のＱ端子が“
０”、ｄ端子が“１”となり、このＱ端子の出力信号３
１０がバッファメモリ２２のインブｙ　ｔ・レディエネ
ーブル端子ＩＲＥに、又ｄ端子の出力信号Ｓ９がバッフ
ァメモリ２１のインプットレディエネーブル端子ＩＲＥ
にそれぞれ入力され、この場合は、信号Ｓ９が′１”で
あるから、バッファメモリ２１のみが書込可能状態とな
る。Also, since the address signal 34 (Al) is "0", the Q terminal of the flip-flop 20 is set to "0" by the launch signal S7.
0”, the d terminal becomes “1”, and the output signal 3 of this Q terminal
10 is input to the input ready enable terminal IRE of the buffer memory 22, and the output signal S9 of the d terminal is input to the input ready enable terminal IRE of the buffer memory 21.
In this case, since the signal S9 is '1', only the buffer memory 21 is in a writable state.

次にビデオメモリ２の続出アドレスを＋１してアクセス
し、システムクロック信号３１（Ｅ）。Next, the next address of the video memory 2 is +1 and accessed, and the system clock signal 31 (E) is generated.

チップセレクト信号Ｓ５．及びアドレス信号５３（ＡＯ
）が１”、システムクロック信号５２（ＱＡ）が０”と
なるタイミングＴ２に於いてアンド回路２８から′ｌ”
のランチ信号Ｓ８が出力され、ランチ回路１０とフリッ
プフロップ１６／−１９のクロック端子ＣＫ及びモノマ
ルチハイブレーク２３のトリガ端子Ａに入力され、ラン
チ信号Ｓ８の立上りでビデオメモリ２から読出されたデ
ータＳ６がランチ回路１０にラッチされる。これによっ
て、う・／子回路９，１０にはビデオメモリ２から２回
に分けて読出された合計１６ビ・ノド即ち４ビツトのデ
ィジタルデータが４ビツト分ランチされたことになる。Chip select signal S5. and address signal 53 (AO
) becomes 1'' and the system clock signal 52 (QA) becomes 0'', the AND circuit 28 outputs 'l''.
The launch signal S8 is outputted and input to the launch circuit 10, the clock terminal CK of the flip-flop 16/-19, and the trigger terminal A of the mono multi-high break 23, and the data read out from the video memory 2 at the rising edge of the launch signal S8. S6 is latched into the launch circuit 10. As a result, a total of 16 bits of digital data read out twice from the video memory 2, that is, 4 bits of digital data, has been loaded into the video memory circuits 9 and 10 for 4 bits.

又フリップフロップ１６〜１９のＱ端子出力信号３１５
〜３１８は、データ端子りに“１″が加えれているので
、ラッチ信号Ｓ８により１”となり、又信号Ｓ８が“１
°”、信号Ｓ１０が”　ｏ　”であることにより、ナン
ド回路３２の出力信号Ｓ１３が“０”となって、バッフ
ァメモリ２１のクリア端子ＣＬに加えられ、バッファメ
モリ２１のクリアが行われる。Also, the Q terminal output signal 315 of the flip-flops 16 to 19
Since "1" is added to the data terminal of ~318, it becomes "1" by the latch signal S8, and the signal S8 becomes "1".
Since the signal S10 is "o", the output signal S13 of the NAND circuit 32 becomes "0" and is applied to the clear terminal CL of the buffer memory 21, so that the buffer memory 21 is cleared.

又モノマルチバイブレーク２３がトリガされてタイミン
グＴ３に０端子出力信号３１１が“０゛となり、フリッ
プフロップ７のクロック端子ＣＫとカウンタ１１〜１５
のロード端子ＬＤに加えられ、ランチ回路９の出力端子
Ｐ１〜Ｐ４はカウンタ１２の入力端子ｄ１〜ｄ４に、ラ
ンチ回路９の出力端子Ｐ５〜Ｐ８はカウンタ１３の入力
端子ｄ１〜ｄ４にそれぞれ接続され、ランチ回路１０の
出力端子Ｐ１〜Ｐ４はカウンタ１４の入力端子ｄ１〜ｄ
４に、ラッチ回路１０の出力端子Ｐ５〜Ｐ８はカウンタ
１５の入力端子ｄ１〜ｄ４にそれぞれ接続されているの
で、ラッチ回路９，１０にランチされたデータがカウン
タ１２〜１５に分配されてプリセントされる。又カウン
タ１１の入力端子ｄ１〜ｄ４には“１°゛が加えられる
ので、このカウンタ１１には、階調数を示す「１６」が
プリセットされることになる。Also, the mono multi-by-break 23 is triggered and the 0 terminal output signal 311 becomes "0" at timing T3, and the clock terminal CK of the flip-flop 7 and the counters 11 to 15
The output terminals P1 to P4 of the launch circuit 9 are connected to the input terminals d1 to d4 of the counter 12, and the output terminals P5 to P8 of the launch circuit 9 are connected to the input terminals d1 to d4 of the counter 13, respectively. , output terminals P1 to P4 of the launch circuit 10 are input terminals d1 to d of the counter 14.
4, since the output terminals P5 to P8 of the latch circuit 10 are connected to the input terminals d1 to d4 of the counter 15, respectively, the data launched to the latch circuits 9 and 10 is distributed to the counters 12 to 15 and presented. Ru. Furthermore, since "1°" is added to the input terminals d1 to d4 of the counter 11, the counter 11 is preset to "16" indicating the number of gradations.

又信号Ｓｌｌによりフリッププロップ７がセットされて
Ｑ端子出力が“１”となると、フリップフロップ８はク
ロック信号ＣＬＫのタイミングでセットされ、アンド回
路２９を介してクロック信号ＣＬ　Ｋが出力されること
になる。従って、タイミングＴ４で、アンド回路２９の
出力信号をインバータ３０で反転したクロック信号Ｓ１
２が、カウンタ１１〜１５及びバッファメモリ２１．２
２のクロック端子ＣＫに加えられ、カウンタ１１〜１５
ばダウンカラン１へを開始する。又バッファメモリ２１
．２２の入力端子ＤＤＯ−ＤＤ３には、フリップフロッ
プ１６〜１９のＱ端子出力信号８１５〜ＳＬ８が階調デ
ータとして加えられる。この場合、バッファメモリ２１
のインプットエネーブル端子ＩＲＥにフリップフロップ
２０のｄ端子出力信号Ｓ９（“１°゛）が加えられてい
るので、このバッファメモリ２１に階調データが書込ま
れる。Furthermore, when the flip-flop 7 is set by the signal Sll and the Q terminal output becomes "1", the flip-flop 8 is set at the timing of the clock signal CLK, and the clock signal CLK is outputted via the AND circuit 29. Become. Therefore, at timing T4, the clock signal S1 is obtained by inverting the output signal of the AND circuit 29 by the inverter 30.
2, counters 11 to 15 and buffer memory 21.2
2 to the clock terminal CK of counters 11 to 15.
Then start down to run 1. Also, buffer memory 21
．． The Q terminal output signals 815 to SL8 of the flip-flops 16 to 19 are applied as gradation data to the input terminals DDO-DD3 of 22. In this case, the buffer memory 21
Since the d-terminal output signal S9 (“1°”) of the flip-flop 20 is applied to the input enable terminal IRE of the buffer memory 21, the gradation data is written into the buffer memory 21.

各カウンタ１２〜１５の端子Ｂからのホロー信号３１９
〜Ｓ２２は、プリセットされたデータに対応したクロッ
ク信号Ｓ１２のダウンカウントにより出力され、このホ
ロー信号Ｓ１９〜Ｓ２２がフリップフロップ１６〜１９
のクリア端子ｃＬに　、加えられて、フリップフロップ
１６〜１９はクリアされ、Ｑ端子出力信号３１５〜３１
８は“Ｏ゛となり、この”　ｏ　”の階調データがバッ
ファメモリ２１に書込まれる。例えば、タイミングＴ５
に於いてカウンタ１４からボロー信号Ｓ２１が出ツノさ
れ、タイミングＴ６に於いてカウンタ１２からボロー信
号Ｓ１９が出力され、タイミングＴ７に於いてカウンタ
１３からホロー信号Ｓ２０が出力され、タイミングＴ８
に於いてカウンタ１５からボロー信号Ｓ２２か出力され
る。Hollow signal 319 from terminal B of each counter 12 to 15
-S22 are output by down-counting the clock signal S12 corresponding to preset data, and these hollow signals S19-S22 are outputted from the flip-flops 16-19.
, the flip-flops 16 to 19 are cleared, and the Q terminal output signals 315 to 31
8 becomes "O", and this "o" gradation data is written into the buffer memory 21. For example, at timing T5
At timing T6, a borrow signal S21 is output from the counter 14, at timing T6, a borrow signal S19 is output from the counter 12, at timing T7, a hollow signal S20 is output from the counter 13, and at timing T8.
At this time, the counter 15 outputs a borrow signal S22.

従って１、カウンタ１２にブリセントされたディジタル
データにより、“’１１１１１１１１０００ｏ　ｏ　ｏ
　ｏ　ｏ　”の階調データに変換される場合を示し、又
カウンタ１３にプリセットされたディジタルデータによ
り、“１１１１１１１１１００００ｏ　ｏ　ｏ　”の階
調データに変換される場合を示すことになる。Accordingly, 1. According to the digital data recently sent to the counter 12, "'11111111000o o o
The case where the data is converted into gradation data of "o o" is shown, and the case where the digital data preset in the counter 13 is converted into gradation data of "1111111110000o o o" is shown.

タイミングＴ９に於いては、カウンタ１１にクロック信
号３１２が１６回入力されたことになって、ポロー信号
Ｓ２３が出力され、フリップフロップ７．８のクリア端
子ＣＬに加えられて、フリップフロップ７３８はクリア
される。At timing T9, the clock signal 312 has been input to the counter 11 16 times, and the pollo signal S23 is output and added to the clear terminal CL of the flip-flop 7.8, and the flip-flop 738 is cleared. be done.

次のタイミングＴＩＯに於いて、ビデオメモリ２から読
出された次のデータＳ６がランチ回路９にランチされ、
その次のタイミングＴｌｌに於いて、ビデオメモリ２か
ら読出されたデータＳ６がランチ回路１０にラッチされ
、前述と同様な動作によって階調データの変換が行われ
る。その時、アドレス信号５４（ＡＩ）は”１”となる
ので、フリップフロップ２０はセントされ、信号Ｓ９は
０”、信号１０は“１”となり、バッファメモリ２１は
クリアされ、バッファメモリ２２に階調データが書込ま
れる。At the next timing TIO, the next data S6 read from the video memory 2 is launched into the launch circuit 9,
At the next timing Tll, data S6 read from the video memory 2 is latched by the launch circuit 10, and gradation data is converted by the same operation as described above. At that time, the address signal 54 (AI) becomes "1", so the flip-flop 20 is sent, the signal S9 becomes "0", the signal 10 becomes "1", the buffer memory 21 is cleared, and the gradation is stored in the buffer memory 22. Data is written.

前述のように、ビデオメモリ２を４回アクセスすること
により、８ドツト分の階調データが得られてバッファメ
モリ２１．２２に蓄積されることになる。そして、バッ
ファメモリ２１．２２のチップセレクト信号ＢＣ３が１
”となり、バッファメモリ２１．２２に蓄積された階調
データが、マイクロブロゼ″７４４のデータバスを介し
て、第４図について説明したように、８ビット並列にラ
インメモリ５に転送されて書込まれる。As described above, by accessing the video memory 2 four times, gradation data for eight dots is obtained and stored in the buffer memories 21 and 22. Then, the chip select signals BC3 of the buffer memories 21 and 22 are set to 1.
", and the gradation data stored in the buffer memories 21 and 22 are transferred and written in 8-bit parallel to the line memory 5 via the data bus of the microbroze" 744, as explained with reference to FIG. .

前述の動作を６０回行うことにより、１ライン分即ぢ４
８０ドツト分の階調データが得られて、ラインメモリ５
に蓄積されることになる。By performing the above operation 60 times, 1 line will be instantly 4
Gradation data for 80 dots has been obtained and is stored in line memory 5.
will be accumulated.

第７図は、階調データ変換時のマイクロプロセッサの動
作を示すフローチャートであり、ステップ（ＡＩ）、　
　（Ａ２）による２回のビデオメモリアクセスによって
、４ドツト分のディジタルデータが変換回路３に加えら
れ、ステップ（Ａ３）の待ぢの間に、変換回路３に於け
るダウンカウント等のハードウェアによる変換処理が行
われて、バッファメモリ２１．２２に階調データが格納
され、次のステップ（Ａ４）、（Ａ５）、　　（Ａ６）
により、次の４ドツト分のディジタルデータが階調デー
タに変換されてバッファメモリ２１．２２に格納される
。そして、ステップ（Ａ７）に於いてバッファメモリ２
１．２２から階調データが読出され、ステ・ノブ（八８
）に於いてラインメモリ５に格納され、ステップ（Ａ９
）により１ライン分の変換終了か否かの判断が行われ、
１ライン分の変換が終了するまで繰り返されるものであ
る。FIG. 7 is a flowchart showing the operation of the microprocessor during gradation data conversion, in which steps (AI),
By accessing the video memory twice in (A2), digital data for 4 dots is added to the conversion circuit 3, and while waiting in step (A3), the conversion circuit 3 is processed by hardware such as down-counting. The conversion process is performed, the gradation data is stored in the buffer memories 21 and 22, and the next steps (A4), (A5), (A6) are performed.
As a result, the next four dots of digital data are converted into gradation data and stored in the buffer memories 21 and 22. Then, in step (A7), the buffer memory 2
The gradation data is read from 1.22 and the Ste knob (88
) in the line memory 5, and in step (A9
), it is determined whether the conversion for one line is completed or not.
This process is repeated until the conversion for one line is completed.

又第８図は、変換回路３の動作を示すフローチャートで
あり、第７図に於ける待ちのステップ（Ａ３）、　　（
Ａ６）に於けるハードウェアの動作を示すものである。FIG. 8 is a flowchart showing the operation of the conversion circuit 3, and the waiting step (A3) in FIG.
It shows the operation of the hardware in A6).

まず、カウンタ１２〜１５にディジタルデータをブリセ
ントしくＢｌ）、次にＦＦ１６〜１９　（フリップフロ
ップ１６〜１９）をセントしくＢ２）、ダウンカウント
を開始する（Ｂ３）。このカウンタ１２〜１５の内容が
０であるか否か識別しくＢ４）、Ｏであると、ＦＦ１６
〜１９　（フリップフロ・ノブ１６〜１９）をリセット
する　（Ｂ５）。ＦＦ１６〜１９　（フリップフロップ
１６〜１９）のＱ端子出力をバッファメモリ２１．２２
に書込み（Ｂ６）、１６ダウンカウントが終了したか否
か判断しくＢ７）、１６ダウンカウントが終了したこと
により、変換動作を終了する。First, digital data is sent to the counters 12 to 15 (B1), then FFs 16 to 19 (flip-flops 16 to 19) are sent to the center (B2), and a down count is started (B3). It is necessary to identify whether the contents of these counters 12 to 15 are 0 or not (B4), and if it is O, FF16
~19 (Flip-Flo knobs 16-19) are reset (B5). The Q terminal output of FF16 to 19 (flip-flops 16 to 19) is stored in the buffer memory 21.22.
(B6), and it is determined whether the 16 down count has ended or not (B7), and when the 16 down count has ended, the conversion operation ends.

変換回路３は、前述のように、階調数に対応したビット
構成のディジタルデータをカウンタにプリセットし、階
調数に対応したダウンカウントを行って階調データに変
換するものであり、所望の階調数に対応してカウンタ１
１〜１５．フリップフロップ１５〜１９．バッファメモ
リ２１．２２等を設しノることかできるものである。As mentioned above, the conversion circuit 3 presets digital data with a bit configuration corresponding to the number of gradations in the counter, performs down-counting corresponding to the number of gradations, and converts it into gradation data. Counter 1 corresponding to the number of gradations
1-15. Flip-flops 15-19. It is also possible to provide buffer memories 21, 22, etc.

〔発明の効果〕〔Effect of the invention〕

以上説明したように、本発明は、ビデオ信号を階調数に
対応したピント構成のディジタルデータに変換するＡＤ
変換器１と、このＡＤ変換器１により変換されたディジ
タルデータを蓄積するヒデオノモリ２と、このビデオメ
モリ２がら続出したディジタルデータをプリセットする
カウンタ１２〜１５とを備えて、このカウンタ１２〜１
５を所定の階調数ダウンカウントさせて、″１”、パ０
゛のデータ列を階調データとするものであり、ダウンカ
ウントさせるクロック信号を高速化すれば、変換速度を
速（することができる。例えば、従来のソフトウェアに
より変換する場合に、１ライン当り、１３２ｍＳ要する
ものであったが、木発明の実施例によれば、１ライン当
り、３．１２ｍ５で変換することができ、従って、高速
印字が可能となる利点がある。As explained above, the present invention is an AD converter that converts a video signal into digital data with a focus configuration corresponding to the number of gradations.
A converter 1, a video memory 2 for storing digital data converted by the AD converter 1, and counters 12 to 15 for presetting digital data sequentially output from the video memory 2.
5 down by the predetermined number of gradations, "1", pa 0
The data string of ゛ is used as gradation data, and the conversion speed can be increased by increasing the speed of the clock signal for down-counting.For example, when converting using conventional software, per line, However, according to the embodiment of the invention, it is possible to convert at 3.12 m5 per line, which has the advantage of enabling high-speed printing.

【図面の簡単な説明】[Brief explanation of drawings]

第１図は本発明の実施例のブロック図、第２図はディジ
タルデータを蓄積するビデオメモリの説明図、第３図は
変換された階調データの説明図、第４図はラインメモリ
の内容の説明図、第５図は本発明の実施例の変換回路の
ブロック図、第６図は第５図に於ける各部の信号の説明
図、第７図はマイクロプロセッサの動作を示すフローチ
ャート、第８図は変換回路の動作を示すフローチャート
である。 １はＡＤ変換器、２はビデオメモリ、３は変換回路、４
はマイクロプロセッサ、５はラインメモリ、６はサーマ
ルプリンタ、７，８はフリップフロップ、９，１０はラ
ンチ回路、１１〜１５はカウンタ、１６〜２０はフリッ
プフロップ、２１゜２２はファースト・イン・ファスト
・アウト（ＦＩＦＯ）のハソファメモリ、２３はモノマ
ルチハイブレーク、２４〜２６，３０，３１．３４はイ
ンバータ、２７，２８．２９はアンド回路、３２．３３
は否定入力のナンド回路である。Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is an explanatory diagram of a video memory that stores digital data, Fig. 3 is an explanatory diagram of converted gradation data, and Fig. 4 is the contents of the line memory. 5 is a block diagram of a conversion circuit according to an embodiment of the present invention. FIG. 6 is an explanatory diagram of signals of each part in FIG. 5. FIG. 7 is a flowchart showing the operation of the microprocessor. FIG. 8 is a flowchart showing the operation of the conversion circuit. 1 is an AD converter, 2 is a video memory, 3 is a conversion circuit, 4
is a microprocessor, 5 is a line memory, 6 is a thermal printer, 7 and 8 are flip-flops, 9 and 10 are launch circuits, 11 to 15 are counters, 16 to 20 are flip-flops, 21° and 22 are first in fast・Out (FIFO) Hasofa memory, 23 is mono multi high break, 24 to 26, 30, 31.34 are inverters, 27, 28.29 are AND circuits, 32.33
is a NAND circuit with negative input.

Claims (1)

【特許請求の範囲】[Claims] ビデオ信号をサーマルプリンタ用の階調データに変換す
る為の階調データ変換制御方式に於いて、前記ビデオ信
号を階調数に対応したビット構成のディジタルデータに
変換するＡＤ変換器と、該ＡＤ変換器により変換された
ディジタルデータを蓄積するビデオメモリと、該ビデオ
メモリに蓄積されたディジタルデータを読出してプリセ
ットするカウンタとを備え、該カウンタの所定の階調数
のダウンカウントにより得られる“１”、“０”のデー
タ列を、前記サーマルプリンタの記録（又は非記録）、
非記録（又は記録）に対応させた階調データとすること
を特徴とする階調データ変換制御方式。In a gradation data conversion control method for converting a video signal into gradation data for a thermal printer, an AD converter converts the video signal into digital data with a bit configuration corresponding to the number of gradations; It is equipped with a video memory that stores digital data converted by a converter, and a counter that reads out and presets the digital data stored in the video memory. ”, the data string of “0” is recorded (or not recorded) by the thermal printer,
A gradation data conversion control method characterized in that gradation data corresponds to non-recording (or recording).