JPS6126377A - Conversion and control system of gradation data - Google Patents
Conversion and control system of gradation dataInfo
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- JPS6126377A JPS6126377A JP14689584A JP14689584A JPS6126377A JP S6126377 A JPS6126377 A JP S6126377A JP 14689584 A JP14689584 A JP 14689584A JP 14689584 A JP14689584 A JP 14689584A JP S6126377 A JPS6126377 A JP S6126377A
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- H04N1/405—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels
- H04N1/4055—Halftoning, i.e. converting the picture signal of a continuous-tone original into a corresponding signal showing only two levels producing a clustered dots or a size modulated halftone pattern
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Abstract
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、サーマルプリンタによってビデオ信号の階調
記録を行う方式に於いて、そのビデオ信号を所定の階調
数に対応した階調データに高速変換する階調データ変換
制御方式に関するものである。[Detailed Description of the Invention] [Field of Industrial Application] The present invention is a method for recording gradations of a video signal using a thermal printer, in which the video signal is converted into gradation data corresponding to a predetermined number of gradations. This invention relates to a gradation data conversion control method that performs high-speed conversion.
所望のテレビ画面を指定してハードコピーを出力する記
録方式が提案されている。例えば、1画面分のビデオ信
号をディジクル信号に変換してメモリに蓄積し、このメ
モリから所定の長さのディジタル信号を読出して、所望
の階調数の階調データに変換し、この階調データをプリ
ンタに加えて階調記録するものである。プリンタとして
は、比較的構成が簡単なサーマルプリンタが用いられ、
階調記録方式としては、面積階調方式や多重記録方式等
があり、それらの階調記録方式に対応した階調データが
用いられる。A recording method has been proposed in which a desired television screen is specified and a hard copy is output. For example, a video signal for one screen is converted into a digital signal and stored in a memory, a digital signal of a predetermined length is read out from this memory, converted to gradation data with a desired number of gradations, and this gradation signal is converted into a digital signal. The data is added to the printer and recorded in gradations. The printer used is a thermal printer, which has a relatively simple configuration.
As the gradation recording method, there are an area gradation method, a multiple recording method, etc., and gradation data corresponding to these gradation recording methods is used.
ビデオ信号から階調記録する為の階調データに変換する
方式は、マイクロプロセッサ等を用いて、ソフトウェア
による変換する方式が採用されており、変換処理演算や
メモリに対する書込み続出しの繰り返しが多くなるから
、ハードウェアは少なくて済むとしても、変換に要する
ステップ数が多く、変換処理時間が長くなって、高速記
録ができない欠点があった。The method of converting a video signal into gradation data for gradation recording uses a software conversion method using a microprocessor, etc., which requires many repetitions of conversion processing calculations and writing to memory. Therefore, even though less hardware is required, the number of steps required for conversion is large, the conversion processing time is long, and high-speed recording is not possible.
本発明は、簡単なハードウェアの追加で、階調データの
高速変換を可能とすることを目的とするものである。An object of the present invention is to enable high-speed conversion of gradation data by adding simple hardware.
本発明の階調データ変換制御方式は、ビデオ信号を階調
数に対応したビット構成のディジクルデータに変換する
AD変換器と、このAD変換器により変換されたディジ
タルデータを蓄積するビデオメモリと、このビデオメモ
リに蓄積されたディジタルデータを読出してプリセット
するカウンタとを備え、カウンタの所定の階調数のダウ
ンカウントにより得られる“1”、“0”のデータ列を
サーマルプリンタの記録(又は非起t&、) 、非記録
(又は記録)の階調データとするものである。The gradation data conversion control method of the present invention includes an AD converter that converts a video signal into digital data with a bit configuration corresponding to the number of gradations, and a video memory that stores the digital data converted by the AD converter. , and a counter that reads and presets the digital data stored in this video memory, and records the data string of "1" and "0" obtained by down-counting the predetermined number of gradations of the counter on a thermal printer (or t&, ), non-recording (or recording) gradation data.
〔作用〕
階調数に対応するビット構成のディジタルデータをカウ
ンタにプリセットし、階調数のダウンカウントを行うこ
とにより、ディジクルデータに対応したダウンカウント
数の時にボロー信号が出力され、そのボロー信号が出力
される前のカウントクロック信号に対応したデータ列を
非記録、ボロー信号が出力された後のカウントクロック
信号に対応したデータ列を記録のそれぞれ階調データと
するものである。[Operation] By presetting digital data with a bit configuration corresponding to the number of gradations in a counter and down-counting the number of gradations, a borrow signal is output when the number of down counts corresponding to the digital data is reached, and the borrow signal is output when the number of down counts corresponds to the digital data. The data string corresponding to the count clock signal before the signal is output is not recorded, and the data string corresponding to the count clock signal after the borrow signal is output is used as gradation data.
以下図面を参照して、本発明の実施例について詳細に説
明する。Embodiments of the present invention will be described in detail below with reference to the drawings.
第1図は、本発明の実施例の要部ブロック図であり、1
はビデオ信号を所望の階調数に対応したビット構成のデ
ィ、ジタルデータに変換するAD変換器(A/D> 、
2はディジクルデータを蓄積するビデオメモリ (VD
M) 、3はディジタルデータを階調データに変換する
変換回路(CV) 、4は各部を制御するマイクロプロ
セッサ(MPU)、5ば1ライン分の階調データを蓄積
するラインメモリ (LM) 、6はサーマルプリンタ
(TH)である。FIG. 1 is a block diagram of main parts of an embodiment of the present invention.
is an AD converter (A/D>,
2 is a video memory (VD) that stores digital data.
M), 3 is a conversion circuit (CV) that converts digital data into gradation data, 4 is a microprocessor (MPU) that controls each part, 5 is a line memory (LM) that stores gradation data for one line, 6 is a thermal printer (TH).
プリント命令がマイクロプロセッサ4に入力されると、
マイクロプロセッサ4からAD変換器1に対してサンプ
リング命令を出す。このサンプリング命令により、AD
変換器1は、入力ビデオ信号を階調数に対応したピント
構成のディジクルデータに変換する。例えば、16階調
の場合は、4ビツト構成のディジタルデータに変換し、
32階調の場合は、5ビット構成のディジクルデータに
変換することになる。このディジタルデータは、マイク
ロプロセッサ4の制御によりビデオメモリ2に書込まれ
、1画面分の書込みが終了すると、ヤイクロブロセソサ
4は、ビデオメモリ2からディジタルデータの読出しを
行って変換回路3に入力し、カウンタにディジタルデー
タをプリセットした後ダウンカウントすることによって
、階調データに変換し、この階調データをラインメモリ
5に転送し、1ライン分の階調データがラインメモリ5
に蓄積されると、サーマルプリンタ6にこの階調データ
が転送されて階調記録が行われる。これを所定のライン
数分繰り返すものである。When a print command is input to the microprocessor 4,
A sampling command is issued from the microprocessor 4 to the AD converter 1. With this sampling instruction, AD
A converter 1 converts an input video signal into digital data having a focus configuration corresponding to the number of gradations. For example, in the case of 16 gradations, convert to 4-bit digital data,
In the case of 32 gradations, it is converted to digital data with a 5-bit configuration. This digital data is written into the video memory 2 under the control of the microprocessor 4, and when the writing for one screen is completed, the digital processor 4 reads the digital data from the video memory 2 and transfers it to the conversion circuit 3. , preset the digital data in the counter, and then count down to convert it into gradation data. This gradation data is transferred to the line memory 5, and the gradation data for one line is stored in the line memory 5.
Once accumulated, this gradation data is transferred to the thermal printer 6 and gradation recording is performed. This is repeated for a predetermined number of lines.
マイクロプロセッサ4を8ビツト処理の構成とし、ビデ
オメモリ2を1ワード8ビット構成とすると、16階調
の場合、ディジタルデータは前述のように4ビツト構成
であるから、第2図に示すように、0000〜nnnn
をビデオメモリ2の番地とした時、最初に変換された4
ヒントのディジクルデータD1をラッチしておき、次に
変換された4ビツトのディジクルデータD2と共に、8
ビ・7ト1ワードとして0000番地に書込み、次に変
換されたディジクルデータD3とその次に変換されたデ
ィジクルデータD4とを0001番地に書込み、以下同
様にして、nnnn番地にディジタルデータDm (m
−1)、Dmmを書込むことになる。Assuming that the microprocessor 4 has an 8-bit processing configuration and the video memory 2 has a 1-word 8-bit configuration, in the case of 16 gradations, the digital data has a 4-bit configuration as described above, so as shown in FIG. ,0000~nnnn
When 4 is the address of video memory 2, the first converted 4
The hint digitle data D1 is latched, and then the 8 bits are latched together with the converted 4-bit digitle data D2.
Write the converted digital data D3 and the next converted digital data D4 to address 0001 as one word of bit 7, and write digital data Dm to address nnnn in the same manner. (m
-1), Dmm will be written.
変換回路3は、ディジクルデータをプリセットしてダウ
ンカウントを行うカウンタ等から構成されて、所望の階
調数のデータ列からなる階調データに変換するものであ
り、例えば、16階調の場合は、1画素を16個の1”
、“0”からなる階調データとし、又32階調の場合は
、32個の“′1”、“0”からなる階調データとする
ものである。The conversion circuit 3 is composed of a counter that presets digital data and counts down, etc., and converts it into gradation data consisting of a data string of a desired number of gradations. For example, in the case of 16 gradations, is one pixel divided into 16 1”
, "0", and in the case of 32 gradations, the gradation data consists of 32 "'1" and "0".
第3図は、16階調の場合の変換された階調データの一
例を示すものであり、DIlI〜Dβ8はそれぞれnド
ツト目からfi+7ドツト目に対応し、0番地から15
番地までは1回分の印字データに対応するものである。FIG. 3 shows an example of converted gradation data in the case of 16 gradations, where DIlI to Dβ8 correspond to the nth dot to fi+7th dot, respectively, and from address 0 to 15
The data up to the address corresponds to one print data.
第4図は、ラインメモリ5の内容の一例を示し、サーマ
ルプリンタのサーマルヘッドが480ドツト構成の場合
についてのものである。即ち、第3図に於けるDβ1〜
DIV、8の0番地に対応する内容が、第4図のライン
メモリ5のDhOの0〜7番地に書込まれ、Di〜Dβ
8の1番地に対応する内容が、ラインメモリ5のDhl
の0〜7番地に書込まれる。同様にして、D A’ 1
〜Dβ8の15番地に対応する内容が、ラインメモリ5
のDhl5の0〜7番地に書込まれる。次には、変換さ
れた階調データのDβ1〜DI28の0番地に対応する
内容が、ラインメモリ5のDhOの8〜15番地に書込
まれることになる。そして、Dhl5の479番地まで
書込まれると、1ライン分の印字データがラインメモリ
5に格納されたことになる。FIG. 4 shows an example of the contents of the line memory 5 in the case where the thermal head of the thermal printer has a 480-dot configuration. That is, Dβ1~ in FIG.
The contents corresponding to address 0 of DIV, 8 are written to addresses 0 to 7 of DhO of line memory 5 in FIG.
The contents corresponding to address 1 of 8 are DHL of line memory 5.
is written to addresses 0 to 7. Similarly, D A' 1
~The contents corresponding to address 15 of Dβ8 are stored in line memory 5.
is written to addresses 0 to 7 of Dhl5. Next, the contents corresponding to addresses 0 of Dβ1 to DI28 of the converted gradation data are written to addresses 8 to 15 of DhO of the line memory 5. When the data is written to address 479 of Dhl5, one line of print data is stored in the line memory 5.
そして、ラインメモリ5のDhOの0〜479番地のデ
ータを480ドツトのサーマルヘッドの駆動信号として
転送して、1ラインの最初の印字を行い、次にDhlの
0〜479番地のデータをサーマルヘッドの駆動信号と
して転送し、2回目の印字を行い、以下同様にして、D
hl5のO〜479番地のデータをサーマルヘッドの駆
動信号として転送し、16階調の印字を行わせるもので
ある。なお、第4図に於いて、1”は白く非記録)、“
0”は黒(記録)に対応するので、0ドツト目は“0″
が8個であるから8の濃度となり、1ドツト目は“0”
が7個であるから7の濃度となる。又7ドツト目は“0
”が14個であるから14の濃度となる。Then, the data at addresses 0 to 479 of DhO in the line memory 5 is transferred as a drive signal for the 480-dot thermal head to perform the first printing of one line, and then the data at addresses 0 to 479 of Dhl is transferred to the thermal head. Transfer it as a drive signal for D
The data at addresses 0 to 479 of hl5 is transferred as a drive signal for the thermal head to perform printing in 16 gradations. In addition, in Figure 4, 1" is white and unrecorded), "
0” corresponds to black (recording), so the 0th dot is “0”
Since there are 8 dots, the density is 8, and the first dot is “0”.
Since there are 7 pieces, the density is 7. Also, the 7th dot is “0”
” is 14, so the density is 14.
第5図は、16階調の場合の変換回路3の構成の一例を
示し、第6図ば、第5図の各部に於ける信号の一例を示
すものである。第5図に於いて、7.8はフリップフロ
ップ、9,10は8ビツトのデータをランチするランチ
回路、11〜15は16進カウンク、16〜20はフリ
ップフロップ、21.22はファースト・イン・ファス
ト・アウト(F I F○)のバッファメモリ、23は
モノマルチハイブレーク、24〜26,30,31゜3
4はインハーク、27,28.29はアンド回路、32
.33は否定入力のナンド回路であり、各部の信号81
〜S23は第6図の81〜S23に対応するものである
。又BUSはマイクロプロセッサ4のハスに接続される
ことを示し、QA。FIG. 5 shows an example of the configuration of the conversion circuit 3 in the case of 16 gradations, and FIG. 6 shows an example of signals in each part of FIG. In Figure 5, 7.8 is a flip-flop, 9 and 10 are launch circuits that launch 8-bit data, 11 to 15 are hexadecimal counters, 16 to 20 are flip-flops, and 21.22 is a first input circuit.・Fast out (FI F○) buffer memory, 23 is mono multi high break, 24 ~ 26, 30, 31°3
4 is inharc, 27, 28.29 is AND circuit, 32
.. 33 is a NAND circuit with negative input, and the signals 81 of each part are
-S23 correspond to steps 81-S23 in FIG. BUS also indicates that it is connected to the lotus of the microprocessor 4, and QA.
Eはシステムクロック信号、AO,AIはヒデオメモリ
2の読出アドレスの0ビツト及び1ビツト、C8はビデ
オメモリ2のチップセレクト信号、CLKはクロック信
号、BC3はバッファメモリのチップセレクト信号であ
る。E is a system clock signal, AO and AI are 0 and 1 bits of the read address of the video memory 2, C8 is a chip select signal of the video memory 2, CLK is a clock signal, and BC3 is a chip select signal of the buffer memory.
マイクロプロセッサ4からビデオメモリ2をアクセスす
ると、システムクロック信号5l(E)とチップセレク
ト信号S5が“′1”、アドレス信号33’(AO)と
システムクロック信号52(QA)が“0”のタイミン
グT1に於いて、“1”のランチ信号S7がアンド回路
27から出力される。このランチ信号S7ばラッチ回路
9とフリ・ノブフロンプ20とのクロック端子CKに加
えられ、ランチ信号S7の立上りでマイクロプロセッサ
4のデータバス上にビデオメモリ2から読出されたデー
タS6がランチ回路9にラッチされる。When the video memory 2 is accessed from the microprocessor 4, the system clock signal 5l (E) and the chip select signal S5 are "'1", and the address signal 33' (AO) and the system clock signal 52 (QA) are "0". At T1, a launch signal S7 of "1" is output from the AND circuit 27. This launch signal S7 is applied to the clock terminal CK of the latch circuit 9 and the free-knob front panel 20, and at the rising edge of the launch signal S7, the data S6 read from the video memory 2 onto the data bus of the microprocessor 4 is applied to the launch circuit 9. Latched.
又アドレス信号34(Al)が°“0”であるから、ラ
ンチ信号S7によりフリップフロップ20のQ端子が“
0”、d端子が“1”となり、このQ端子の出力信号3
10がバッファメモリ22のインブy t・レディエネ
ーブル端子IREに、又d端子の出力信号S9がバッフ
ァメモリ21のインプットレディエネーブル端子IRE
にそれぞれ入力され、この場合は、信号S9が′1”で
あるから、バッファメモリ21のみが書込可能状態とな
る。Also, since the address signal 34 (Al) is "0", the Q terminal of the flip-flop 20 is set to "0" by the launch signal S7.
0”, the d terminal becomes “1”, and the output signal 3 of this Q terminal
10 is input to the input ready enable terminal IRE of the buffer memory 22, and the output signal S9 of the d terminal is input to the input ready enable terminal IRE of the buffer memory 21.
In this case, since the signal S9 is '1', only the buffer memory 21 is in a writable state.
次にビデオメモリ2の続出アドレスを+1してアクセス
し、システムクロック信号31(E)。Next, the next address of the video memory 2 is +1 and accessed, and the system clock signal 31 (E) is generated.
チップセレクト信号S5.及びアドレス信号53(AO
)が1”、システムクロック信号52(QA)が0”と
なるタイミングT2に於いてアンド回路28から′l”
のランチ信号S8が出力され、ランチ回路10とフリッ
プフロップ16/−19のクロック端子CK及びモノマ
ルチハイブレーク23のトリガ端子Aに入力され、ラン
チ信号S8の立上りでビデオメモリ2から読出されたデ
ータS6がランチ回路10にラッチされる。これによっ
て、う・/子回路9,10にはビデオメモリ2から2回
に分けて読出された合計16ビ・ノド即ち4ビツトのデ
ィジタルデータが4ビツト分ランチされたことになる。Chip select signal S5. and address signal 53 (AO
) becomes 1'' and the system clock signal 52 (QA) becomes 0'', the AND circuit 28 outputs 'l''.
The launch signal S8 is outputted and input to the launch circuit 10, the clock terminal CK of the flip-flop 16/-19, and the trigger terminal A of the mono multi-high break 23, and the data read out from the video memory 2 at the rising edge of the launch signal S8. S6 is latched into the launch circuit 10. As a result, a total of 16 bits of digital data read out twice from the video memory 2, that is, 4 bits of digital data, has been loaded into the video memory circuits 9 and 10 for 4 bits.
又フリップフロップ16〜19のQ端子出力信号315
〜318は、データ端子りに“1″が加えれているので
、ラッチ信号S8により1”となり、又信号S8が“1
°”、信号S10が” o ”であることにより、ナン
ド回路32の出力信号S13が“0”となって、バッフ
ァメモリ21のクリア端子CLに加えられ、バッファメ
モリ21のクリアが行われる。Also, the Q terminal output signal 315 of the flip-flops 16 to 19
Since "1" is added to the data terminal of ~318, it becomes "1" by the latch signal S8, and the signal S8 becomes "1".
Since the signal S10 is "o", the output signal S13 of the NAND circuit 32 becomes "0" and is applied to the clear terminal CL of the buffer memory 21, so that the buffer memory 21 is cleared.
又モノマルチバイブレーク23がトリガされてタイミン
グT3に0端子出力信号311が“0゛となり、フリッ
プフロップ7のクロック端子CKとカウンタ11〜15
のロード端子LDに加えられ、ランチ回路9の出力端子
P1〜P4はカウンタ12の入力端子d1〜d4に、ラ
ンチ回路9の出力端子P5〜P8はカウンタ13の入力
端子d1〜d4にそれぞれ接続され、ランチ回路10の
出力端子P1〜P4はカウンタ14の入力端子d1〜d
4に、ラッチ回路10の出力端子P5〜P8はカウンタ
15の入力端子d1〜d4にそれぞれ接続されているの
で、ラッチ回路9,10にランチされたデータがカウン
タ12〜15に分配されてプリセントされる。又カウン
タ11の入力端子d1〜d4には“1°゛が加えられる
ので、このカウンタ11には、階調数を示す「16」が
プリセットされることになる。Also, the mono multi-by-break 23 is triggered and the 0 terminal output signal 311 becomes "0" at timing T3, and the clock terminal CK of the flip-flop 7 and the counters 11 to 15
The output terminals P1 to P4 of the launch circuit 9 are connected to the input terminals d1 to d4 of the counter 12, and the output terminals P5 to P8 of the launch circuit 9 are connected to the input terminals d1 to d4 of the counter 13, respectively. , output terminals P1 to P4 of the launch circuit 10 are input terminals d1 to d of the counter 14.
4, since the output terminals P5 to P8 of the latch circuit 10 are connected to the input terminals d1 to d4 of the counter 15, respectively, the data launched to the latch circuits 9 and 10 is distributed to the counters 12 to 15 and presented. Ru. Furthermore, since "1°" is added to the input terminals d1 to d4 of the counter 11, the counter 11 is preset to "16" indicating the number of gradations.
又信号Sllによりフリッププロップ7がセットされて
Q端子出力が“1”となると、フリップフロップ8はク
ロック信号CLKのタイミングでセットされ、アンド回
路29を介してクロック信号CL Kが出力されること
になる。従って、タイミングT4で、アンド回路29の
出力信号をインバータ30で反転したクロック信号S1
2が、カウンタ11〜15及びバッファメモリ21.2
2のクロック端子CKに加えられ、カウンタ11〜15
ばダウンカラン1へを開始する。又バッファメモリ21
.22の入力端子DDO−DD3には、フリップフロッ
プ16〜19のQ端子出力信号815〜SL8が階調デ
ータとして加えられる。この場合、バッファメモリ21
のインプットエネーブル端子IREにフリップフロップ
20のd端子出力信号S9(“1°゛)が加えられてい
るので、このバッファメモリ21に階調データが書込ま
れる。Furthermore, when the flip-flop 7 is set by the signal Sll and the Q terminal output becomes "1", the flip-flop 8 is set at the timing of the clock signal CLK, and the clock signal CLK is outputted via the AND circuit 29. Become. Therefore, at timing T4, the clock signal S1 is obtained by inverting the output signal of the AND circuit 29 by the inverter 30.
2, counters 11 to 15 and buffer memory 21.2
2 to the clock terminal CK of counters 11 to 15.
Then start down to run 1. Also, buffer memory 21
.. The Q terminal output signals 815 to SL8 of the flip-flops 16 to 19 are applied as gradation data to the input terminals DDO-DD3 of 22. In this case, the buffer memory 21
Since the d-terminal output signal S9 (“1°”) of the flip-flop 20 is applied to the input enable terminal IRE of the buffer memory 21, the gradation data is written into the buffer memory 21.
各カウンタ12〜15の端子Bからのホロー信号319
〜S22は、プリセットされたデータに対応したクロッ
ク信号S12のダウンカウントにより出力され、このホ
ロー信号S19〜S22がフリップフロップ16〜19
のクリア端子cLに 、加えられて、フリップフロップ
16〜19はクリアされ、Q端子出力信号315〜31
8は“O゛となり、この” o ”の階調データがバッ
ファメモリ21に書込まれる。例えば、タイミングT5
に於いてカウンタ14からボロー信号S21が出ツノさ
れ、タイミングT6に於いてカウンタ12からボロー信
号S19が出力され、タイミングT7に於いてカウンタ
13からホロー信号S20が出力され、タイミングT8
に於いてカウンタ15からボロー信号S22か出力され
る。Hollow signal 319 from terminal B of each counter 12 to 15
-S22 are output by down-counting the clock signal S12 corresponding to preset data, and these hollow signals S19-S22 are outputted from the flip-flops 16-19.
, the flip-flops 16 to 19 are cleared, and the Q terminal output signals 315 to 31
8 becomes "O", and this "o" gradation data is written into the buffer memory 21. For example, at timing T5
At timing T6, a borrow signal S21 is output from the counter 14, at timing T6, a borrow signal S19 is output from the counter 12, at timing T7, a hollow signal S20 is output from the counter 13, and at timing T8.
At this time, the counter 15 outputs a borrow signal S22.
従って1、カウンタ12にブリセントされたディジタル
データにより、“’11111111000o o o
o o ”の階調データに変換される場合を示し、又
カウンタ13にプリセットされたディジタルデータによ
り、“1111111110000o o o ”の階
調データに変換される場合を示すことになる。Accordingly, 1. According to the digital data recently sent to the counter 12, "'11111111000o o o
The case where the data is converted into gradation data of "o o" is shown, and the case where the digital data preset in the counter 13 is converted into gradation data of "1111111110000o o o" is shown.
タイミングT9に於いては、カウンタ11にクロック信
号312が16回入力されたことになって、ポロー信号
S23が出力され、フリップフロップ7.8のクリア端
子CLに加えられて、フリップフロップ738はクリア
される。At timing T9, the clock signal 312 has been input to the counter 11 16 times, and the pollo signal S23 is output and added to the clear terminal CL of the flip-flop 7.8, and the flip-flop 738 is cleared. be done.
次のタイミングTIOに於いて、ビデオメモリ2から読
出された次のデータS6がランチ回路9にランチされ、
その次のタイミングTllに於いて、ビデオメモリ2か
ら読出されたデータS6がランチ回路10にラッチされ
、前述と同様な動作によって階調データの変換が行われ
る。その時、アドレス信号54(AI)は”1”となる
ので、フリップフロップ20はセントされ、信号S9は
0”、信号10は“1”となり、バッファメモリ21は
クリアされ、バッファメモリ22に階調データが書込ま
れる。At the next timing TIO, the next data S6 read from the video memory 2 is launched into the launch circuit 9,
At the next timing Tll, data S6 read from the video memory 2 is latched by the launch circuit 10, and gradation data is converted by the same operation as described above. At that time, the address signal 54 (AI) becomes "1", so the flip-flop 20 is sent, the signal S9 becomes "0", the signal 10 becomes "1", the buffer memory 21 is cleared, and the gradation is stored in the buffer memory 22. Data is written.
前述のように、ビデオメモリ2を4回アクセスすること
により、8ドツト分の階調データが得られてバッファメ
モリ21.22に蓄積されることになる。そして、バッ
ファメモリ21.22のチップセレクト信号BC3が1
”となり、バッファメモリ21.22に蓄積された階調
データが、マイクロブロゼ″744のデータバスを介し
て、第4図について説明したように、8ビット並列にラ
インメモリ5に転送されて書込まれる。As described above, by accessing the video memory 2 four times, gradation data for eight dots is obtained and stored in the buffer memories 21 and 22. Then, the chip select signals BC3 of the buffer memories 21 and 22 are set to 1.
", and the gradation data stored in the buffer memories 21 and 22 are transferred and written in 8-bit parallel to the line memory 5 via the data bus of the microbroze" 744, as explained with reference to FIG. .
前述の動作を60回行うことにより、1ライン分即ぢ4
80ドツト分の階調データが得られて、ラインメモリ5
に蓄積されることになる。By performing the above operation 60 times, 1 line will be instantly 4
Gradation data for 80 dots has been obtained and is stored in line memory 5.
will be accumulated.
第7図は、階調データ変換時のマイクロプロセッサの動
作を示すフローチャートであり、ステップ(AI)、
(A2)による2回のビデオメモリアクセスによって
、4ドツト分のディジタルデータが変換回路3に加えら
れ、ステップ(A3)の待ぢの間に、変換回路3に於け
るダウンカウント等のハードウェアによる変換処理が行
われて、バッファメモリ21.22に階調データが格納
され、次のステップ(A4)、(A5)、 (A6)
により、次の4ドツト分のディジタルデータが階調デー
タに変換されてバッファメモリ21.22に格納される
。そして、ステップ(A7)に於いてバッファメモリ2
1.22から階調データが読出され、ステ・ノブ(八8
)に於いてラインメモリ5に格納され、ステップ(A9
)により1ライン分の変換終了か否かの判断が行われ、
1ライン分の変換が終了するまで繰り返されるものであ
る。FIG. 7 is a flowchart showing the operation of the microprocessor during gradation data conversion, in which steps (AI),
By accessing the video memory twice in (A2), digital data for 4 dots is added to the conversion circuit 3, and while waiting in step (A3), the conversion circuit 3 is processed by hardware such as down-counting. The conversion process is performed, the gradation data is stored in the buffer memories 21 and 22, and the next steps (A4), (A5), (A6) are performed.
As a result, the next four dots of digital data are converted into gradation data and stored in the buffer memories 21 and 22. Then, in step (A7), the buffer memory 2
The gradation data is read from 1.22 and the Ste knob (88
) in the line memory 5, and in step (A9
), it is determined whether the conversion for one line is completed or not.
This process is repeated until the conversion for one line is completed.
又第8図は、変換回路3の動作を示すフローチャートで
あり、第7図に於ける待ちのステップ(A3)、 (
A6)に於けるハードウェアの動作を示すものである。FIG. 8 is a flowchart showing the operation of the conversion circuit 3, and the waiting step (A3) in FIG.
It shows the operation of the hardware in A6).
まず、カウンタ12〜15にディジタルデータをブリセ
ントしくBl)、次にFF16〜19 (フリップフロ
ップ16〜19)をセントしくB2)、ダウンカウント
を開始する(B3)。このカウンタ12〜15の内容が
0であるか否か識別しくB4)、Oであると、FF16
〜19 (フリップフロ・ノブ16〜19)をリセット
する (B5)。FF16〜19 (フリップフロップ
16〜19)のQ端子出力をバッファメモリ21.22
に書込み(B6)、16ダウンカウントが終了したか否
か判断しくB7)、16ダウンカウントが終了したこと
により、変換動作を終了する。First, digital data is sent to the counters 12 to 15 (B1), then FFs 16 to 19 (flip-flops 16 to 19) are sent to the center (B2), and a down count is started (B3). It is necessary to identify whether the contents of these counters 12 to 15 are 0 or not (B4), and if it is O, FF16
~19 (Flip-Flo knobs 16-19) are reset (B5). The Q terminal output of FF16 to 19 (flip-flops 16 to 19) is stored in the buffer memory 21.22.
(B6), and it is determined whether the 16 down count has ended or not (B7), and when the 16 down count has ended, the conversion operation ends.
変換回路3は、前述のように、階調数に対応したビット
構成のディジタルデータをカウンタにプリセットし、階
調数に対応したダウンカウントを行って階調データに変
換するものであり、所望の階調数に対応してカウンタ1
1〜15.フリップフロップ15〜19.バッファメモ
リ21.22等を設しノることかできるものである。As mentioned above, the conversion circuit 3 presets digital data with a bit configuration corresponding to the number of gradations in the counter, performs down-counting corresponding to the number of gradations, and converts it into gradation data. Counter 1 corresponding to the number of gradations
1-15. Flip-flops 15-19. It is also possible to provide buffer memories 21, 22, etc.
以上説明したように、本発明は、ビデオ信号を階調数に
対応したピント構成のディジタルデータに変換するAD
変換器1と、このAD変換器1により変換されたディジ
タルデータを蓄積するヒデオノモリ2と、このビデオメ
モリ2がら続出したディジタルデータをプリセットする
カウンタ12〜15とを備えて、このカウンタ12〜1
5を所定の階調数ダウンカウントさせて、″1”、パ0
゛のデータ列を階調データとするものであり、ダウンカ
ウントさせるクロック信号を高速化すれば、変換速度を
速(することができる。例えば、従来のソフトウェアに
より変換する場合に、1ライン当り、132mS要する
ものであったが、木発明の実施例によれば、1ライン当
り、3.12m5で変換することができ、従って、高速
印字が可能となる利点がある。As explained above, the present invention is an AD converter that converts a video signal into digital data with a focus configuration corresponding to the number of gradations.
A converter 1, a video memory 2 for storing digital data converted by the AD converter 1, and counters 12 to 15 for presetting digital data sequentially output from the video memory 2.
5 down by the predetermined number of gradations, "1", pa 0
The data string of ゛ is used as gradation data, and the conversion speed can be increased by increasing the speed of the clock signal for down-counting.For example, when converting using conventional software, per line, However, according to the embodiment of the invention, it is possible to convert at 3.12 m5 per line, which has the advantage of enabling high-speed printing.
第1図は本発明の実施例のブロック図、第2図はディジ
タルデータを蓄積するビデオメモリの説明図、第3図は
変換された階調データの説明図、第4図はラインメモリ
の内容の説明図、第5図は本発明の実施例の変換回路の
ブロック図、第6図は第5図に於ける各部の信号の説明
図、第7図はマイクロプロセッサの動作を示すフローチ
ャート、第8図は変換回路の動作を示すフローチャート
である。
1はAD変換器、2はビデオメモリ、3は変換回路、4
はマイクロプロセッサ、5はラインメモリ、6はサーマ
ルプリンタ、7,8はフリップフロップ、9,10はラ
ンチ回路、11〜15はカウンタ、16〜20はフリッ
プフロップ、21゜22はファースト・イン・ファスト
・アウト(FIFO)のハソファメモリ、23はモノマ
ルチハイブレーク、24〜26,30,31.34はイ
ンバータ、27,28.29はアンド回路、32.33
は否定入力のナンド回路である。Fig. 1 is a block diagram of an embodiment of the present invention, Fig. 2 is an explanatory diagram of a video memory that stores digital data, Fig. 3 is an explanatory diagram of converted gradation data, and Fig. 4 is the contents of the line memory. 5 is a block diagram of a conversion circuit according to an embodiment of the present invention. FIG. 6 is an explanatory diagram of signals of each part in FIG. 5. FIG. 7 is a flowchart showing the operation of the microprocessor. FIG. 8 is a flowchart showing the operation of the conversion circuit. 1 is an AD converter, 2 is a video memory, 3 is a conversion circuit, 4
is a microprocessor, 5 is a line memory, 6 is a thermal printer, 7 and 8 are flip-flops, 9 and 10 are launch circuits, 11 to 15 are counters, 16 to 20 are flip-flops, 21° and 22 are first in fast・Out (FIFO) Hasofa memory, 23 is mono multi high break, 24 to 26, 30, 31.34 are inverters, 27, 28.29 are AND circuits, 32.33
is a NAND circuit with negative input.
Claims (1)
る為の階調データ変換制御方式に於いて、前記ビデオ信
号を階調数に対応したビット構成のディジタルデータに
変換するAD変換器と、該AD変換器により変換された
ディジタルデータを蓄積するビデオメモリと、該ビデオ
メモリに蓄積されたディジタルデータを読出してプリセ
ットするカウンタとを備え、該カウンタの所定の階調数
のダウンカウントにより得られる“1”、“0”のデー
タ列を、前記サーマルプリンタの記録(又は非記録)、
非記録(又は記録)に対応させた階調データとすること
を特徴とする階調データ変換制御方式。In a gradation data conversion control method for converting a video signal into gradation data for a thermal printer, an AD converter converts the video signal into digital data with a bit configuration corresponding to the number of gradations; It is equipped with a video memory that stores digital data converted by a converter, and a counter that reads out and presets the digital data stored in the video memory. ”, the data string of “0” is recorded (or not recorded) by the thermal printer,
A gradation data conversion control method characterized in that gradation data corresponds to non-recording (or recording).
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14689584A JPS6126377A (en) | 1984-07-17 | 1984-07-17 | Conversion and control system of gradation data |
DE19853525360 DE3525360A1 (en) | 1984-07-17 | 1985-07-16 | Device for converting a video signal into grey scale data |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14689584A JPS6126377A (en) | 1984-07-17 | 1984-07-17 | Conversion and control system of gradation data |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6126377A true JPS6126377A (en) | 1986-02-05 |
Family
ID=15418000
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14689584A Pending JPS6126377A (en) | 1984-07-17 | 1984-07-17 | Conversion and control system of gradation data |
Country Status (2)
Country | Link |
---|---|
JP (1) | JPS6126377A (en) |
DE (1) | DE3525360A1 (en) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4951159A (en) * | 1989-10-10 | 1990-08-21 | A.I.T. Corporation | Digital modulation technique |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS51123511A (en) * | 1975-04-22 | 1976-10-28 | Oki Electric Ind Co Ltd | Degree recording method |
JPS58150370A (en) * | 1982-03-02 | 1983-09-07 | Sony Corp | Producing system of gradation signal for printer |
-
1984
- 1984-07-17 JP JP14689584A patent/JPS6126377A/en active Pending
-
1985
- 1985-07-16 DE DE19853525360 patent/DE3525360A1/en not_active Ceased
Also Published As
Publication number | Publication date |
---|---|
DE3525360A1 (en) | 1986-01-23 |
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