JPS6126325A - 論理回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、Ｉ　Ｉ　Ｌ　（Ｉｎｔｅｇｒａｔｅｄ　Ｉｎ
ｊｅｃｔｉｏｎｌｏｇｉｃ　）又は、Ｔ　Ｔ　Ｌ　（Ｔ
ｒａｎｓｉｓｔｏｒ　Ｔｒａｎｓｉｓｔｏｒｌｏｇｉｃ
　）回路を用いた、集積論理回路に係り、特に、入力信
号線数が多数のＰ　Ｌ　Ａ　（Ｐｒｏｇｒａｍａｂｌｅ
Ｌｏｇｉｃ　Ａｒｒａｙ　）等に好適な論理回路に関す
る。

〔発明の背景〕

ＩＩＬを用いて１通常の方法でデコーダを構成した場合
の回路図を第１図に示す。本従来例は、Ｌ個の入力端子
Ｘ１〜ｘＬとＮ個の出力端子ＤＯ１〜ＤＯＭを備えたＩ
ＩＬを用いた論理回路であり、Ｌ個の入力に対し、特定
の論理積を出力する機能を持っている、いわゆるデコー
ダ回路である。第１図の回路は入力信号Ｘ、〜Ｘ、のそ
れぞれに対し非反転と反転の信号を形成する入力ブロッ
ク１００と、入力ブロック１００からの信号を受けて、
特定の論理積を出力するＡＮＤブロック２００とから構
成されている。図中それぞれ破線で囲んだ部分が１つの
ＩＩＬゲートを示す。入力ブロック１００はＸ１〜ＸＬ
の各入力線に対して、２個のＩＩＬゲートを用いて非反
転と反転の信号を形成している。例えば、入力Ｘ１　に
おいては２コレクタＩＩＬゲートエ１，１と１コレクタ
ＩＩＬゲートエ１，２により、ＸｌとＹｌという信号を
形成している。一方、ＡＮＤブロック２００は入力プロ
ツク１００からの非反転出力ｘ１〜ＸＬを受けるＬ個の
多コレクタＩＩＬゲートＩＤ１〜よりＬと反転出力を受
けるＬ個の多コレクタＩＩＬゲートＩＤ１〜ＩＤ、とか
ら構成されており、各ＩＩＬゲートの逆ｎｐｎトランジ
スタのベース領域と出力線群ＤＯ１〜ＤＯ，ｌがマトリ
ックス状に配置されている。

そして、上記逆ｎｐｎトランジスタのベース領域と出力
線との交点にコレクタを形成し出力線に接続するか否か
により、その出力線に対する特定の論理積を形成してい
る。

第２図は、論理機能を理解しやすくするために、第１図
の従来例の回路図で、ＩＩＬゲートを論理シンボルによ
り書き換えた図である。例えば、第１図の２コレクタＩ
ＩＬゲートＩ□、１は、第２図の工１，１のように、ま
た、第１図の多コレクタＩＩＬゲートＩＤ、は第２図の
ＩＤ１のように表わす。

第３図は、第１図の徒木例の論理回路を通常の半導体製
造技術により実現した時の平面パターンである。第３図
では入力ブロック１００が左側に、ＡＮＤブロック２０
０が右側に配置されている。

なお、第３図ではわかりやすくするために、配線パター
ンを単なる線で表わし、その結線状態のみを示した。本
図で、５，１．．５４はＩＩＬゲートに電流を注入する
ためのインジェクタ、５２は１コレクタＩＩＬゲートの
ベースとなるｐ形不純物拡散パターン、６１は１コレク
タＩＩＬゲートのコレクタとなるｎ＋形不純物拡散パタ
ーン、５３はＡＮＤブロック２００を構成している多コ
レクタＩＩＬのベースとなる細長いＰ形不純物拡散パタ
ーン、６２はその多コレクタＩＩＬの１個のコレクタを
形成するｎ＋形不純物拡散パターン、８３は前記１コレ
クタＩＩＬゲートのコレクタと前記多コレクタＩＩＬゲ
ートのベースを接続する配線、８４．８５．８６はＡＮ
Ｄブック２００において論理積をとるために、多コレク
タＩＩＬゲートのコレクタを接続するための配線、６は
ｎ＋カラー、４は本論理回路を他の素子から電気的に分
離するための分前領域である。第３図の平面パターン図
のＡＮＤブロック領域２００では、多コレクタＩＩＬゲ
ートのベースパターン５３〜５６と出力線８４，８５．
８６が互にい直角に配置され、マトリックスを構成して
いる。そして、各マトリックスの交点にコレクタを形成
するためのｎ“拡散を行なうか否かによって、あるいは
、すでに形成されているコレクタに金属配線を接続する
ためのコンタクトパターンを形成するか否かによって。

その出力線に対する入力の論理積を定義づけている。従
って、注目している出力線にどのような論理積を出力さ
せるかは、入力に対応する多コレクタＩＩＬゲートのう
ちどのＩＩＬゲートのコレクタをその出力線に接続する
かによって決定される。

このため、入力信号の組み合せで得られる任意の論理積
を容易に実現できる。

第４図は、第３図のＡＡ’線に沿った断面構造図である
。

第３図の平面パターンかられかるように、第１図に示し
た従来例の論理回路では、ＩＩＬゲートが規則的に配列
しているので、ランダム・ロジック方式に比べＩＣチッ
プに占める素子領域の比率が高く、配線領域も非常に少
なくできる。このため、チップ面積の低減に非常に有効
である。さらに、設計に要する時間もランダム・ロジッ
ク方式に比べ大幅に少なくなる。しかし、入力数りが増
加してくるとＡＮＤゲートブロック２００の多コレクタ
ＩＩＬゲートの数はＬに比例して増加し、最大出力線数
は２″に比例して増加する。このため、ＡＮＤブロック
２００の多コレクタＩＩＬゲート長も２Ｌに比例して長
くしなければならない。

従って、ＡＮＤブロック２００の全コレクタ数はＬ×２
″　に比例して増加する。また、ＡＮＤブロック２００
の多コレクタＩＩＬゲートにおいて、４コレクタ相当に
供給する電流を一定に保つとすると、ＡＮＤブロック２
００の多コレクタＩＩＬゲートに供給する全電流は、全
コレクタ数に比例するため、ＬＸ２Ｌに比例する６した
がって、ＡＮＤブロック２００の消費電力もＬＸ２″に
比例することになる。例えば、第１図の論理回路におい
て、Ｌ＝２の場合、ＡＮＤブロック２００の多コレクタ
ＩＩＬゲート数は４個で、各ゲートは４コレクタ相当と
なる。また、４コレクタ相当の注入電流をｌＯμＡとす
るとＡＮＤブロック２００の全電流は４０μＡ、消費電
力は２８μＷとなる。

次にＬ＝８の場合、ＡＮＤブロック２００の多コレクタ
ＩＩＬゲート数は１６個で、各ゲートは２５６コレクタ
相当の長さとなる。そして、全電流は約１０．２　ｍＡ
、消費電力は７．１２ｍＷとなり、Ｌ＝２の場合の２５
６倍になる。このように、本方式による論理回路は入力
数りが増加すると、消費電力が著しく増加するという欠
点があった。

これらの技術に関して、Ｇ、ＢＥＲＧＭＡＮＮ、”Ａ　
Ｏｎｅ　−ｃｈｉｐ　Ｉ　２Ｌ　Ｃｏｎｔｒｏｌｂｅ　
ｆｏｒ　５ｐｐｌｉａｎｃｅｓ”ＩＥＥＥＪ、５ｏｌｉ
ｄ　−８ｔａｔｅ　Ｃ１ｒｃｕｉｔｓ、ｖｏｌ、　Ｓ　
Ｃ−１４。

ｐ　、　５６９　、　Ｊａｎｅ、１９７９に開示されて
いる。

また、通常の方法でＴＴＬ回路を用いて、ＰＬＡを構成
すると、その消費電力は、用いているマルチエミッタト
ランジスタの数にほぼ比例する。このマルチエミッタト
ランジスタの数は、信号入力線数をｎとすると最大２″
個必要となる。しだがつて、ＴＴＬ回路を用いたＰＬＡ
の消費電力は２３に比例することになる。例えば、信号
入力線数が４本から８本に倍増すると消費電力は１６倍
にもなる。このように、ＴＴＬを用いたＰＬＡは入力信
号線数が多くなると、消費電力が著しく増加するという
欠点があった。

〔発明の目的〕

本発明の目的は、ＩＩＬを用いた、入力線数が多いデコ
ーダ、ＰＬＡ等の論理回路において、その構成法を工夫
することにより、消費電力を著しく低減した論理回路を
提供することにある。

本発明の他の目的は、ＴＴＬを用いた、入力信号線数が
多いデコーダおよびＰＬＡ等の論理回路において、その
構成法を工夫することにより、消費電力を著しく低減し
た論理回路を提供することにある。

〔発明の概要〕

本発明は、ＩＩＬを用いたデコーダ、ＰＬＡ等の論理回
路において、入力線数が増加すると著しく消費電力が増
加するという発見にもとづいている。これにより、本発
明の骨子は、入力係数の多い論理回路を、入力線数の少
ない複数の回路ブロックに分割し、その一部のみを動作
状態にして用いることにより、消費電力を著しく低減し
たものである。

更に本発明の他の構成は、ＴＴＬを用いたデコーダおよ
びＰＬＡ等の論理回路において、入力信号線数が増加す
ると消費電力が著しく増加するどい発見に基づいている
。これにより、本発明の骨子は、入力信号線数の多い論
理回路を、入力信号線数の少ない複数の回路ブロックに
分割し、その一部のみを動作状態にし、他の非動作状態
の部分では電力を消費しないようにすることにより、消
費電力を著しく低減したものである。

〔発明の実施例〕

以下、本発明の詳細な説明する。

実施例１ 第５図は本発明による第１の実施例である。第５図に示
した論理回路は、ｉ十ｍ個の入力端子ＸＤ□〜ＸＤ工。

、とその組合せによる論理積を出力とするｊＸｋ個の出
力端子゛Ｄ１．１〜ＤＪ、におよび、論理回路ブロック
ＤＥＣ−〜ＤＥＣＪ　、ＩＮを備えた、従来例の第１図
と同じ機能を持ついわゆるＲ　ＯＭ　（Ｒｅａｄ　０ｎ
ｌｙ　Ｍｅｍｏｒｙ）あるいはデコーダである。本実施
例では、入力線ＸＤ、〜Ｘ　Ｄ　ｉ　−をｉ個の入力Ｘ
Ｄ、〜Ｘ　Ｄ　ｉから成る第１の入力線群ＩＷ、　とｍ
個の入力ＸＤ１．．〜ＸＤ、、−から成る第２の入力線
群ＩＷ２に分割している。第１の論理回路ＤＥＣ，は前
記第１の入力線群ＩＷ、を入力とし、ｊ個の出力端子Ｄ
１〜ＤＪを備えており、入力信号の組合せによる論理積
を出力する、いわゆるデコーダ機能を持っている。また
、本節１の論理回路ＤＥＣ，はは、それを構成するＩＩ
Ｌゲートに供給する電流を決めるための端子Ｉ　Ｎ　、
Ｔ、電源端子ｖＣＣ、および接地端子ＧＮＤ、を備えφ ている。

入力回路ブロックＩＮは、前記第２の入力線群Ｉ　Ｗ２
　を入力とし、その非反転信号ＸＤ、、、　〜ＸＤ、、
、　と、反転信号ＸＤ、、１〜ＸＤ、、−を出力する機
能を持った論理回路である。入力回路ブロックＩＮには
、上記入出力端子の他に本人力回路ブロックＩＮを構成
している各ＩＩＬゲートに共通なインジェクタ端子ＩＮ
ＪＩと接地端子ＧＮＤＩを備えている。

ｊ個の論理回路ＤＥＣ，〜ＤＥＣＪは、入力回路ブロッ
クＩＮの出力を共通の入力としており、各各最大２Ｊ＝
に個の出力端子を備えている。また、各々の制御入力端
子０１〜ＣＪを備えており、その端子に信号を与えるこ
とにより、各論理回路ＤＥＣ１〜ＤＥＣＪを独立に動作
、非動作の制御を行なうことができる。他に、各々電源
端子ＶＣＣ１〜ｖＣＣＪと接地端子Ｇ　Ｎ　Ｄ　１〜Ｇ
　Ｎ　Ｄ　Ｊを備えている。本論理回路ＤＥＣ１〜ＤＥ
ＣＪは、制御入力端子Ｃ工〜Ｃ，に適切な信号を与える
ことにより、動作状態になっている場合は、前記第２の
入力線群ＩＷ、の入力信号の組合せによる論理積に対応
した出力が得られる、いわゆるデコーダ機能を持ってい
る。また、論理回路ＤＥＣ１〜ＤＥｃＪの各部の制御入
力端子０１〜ＣＪは、論理回路ＤＥＣφの対応する出力
端子Ｄ１〜ＤＪに接続されている。

次に第５図を用いて１本実施例の論理回路の動作を説明
する。論理回路ＤＥＣ，の機能により、第１の入力線群
ＩＷ１に適切な信号を与えることにより、論理回路ＤＥ
Ｃ，〜ＤＥＣ，のうちの任意の１つの論理回路のみを動
作状態にすることができる。そして、動作状態となった
論理回路ＤＥＣ１〜ＤＥＣＪのうちの１つは第２の入力
線群ＩＷ、の信号の組合せから成る論理積に対応した出
力端子のみが高電位レベルになる。従って、第５図の論
理回路の入力ＸＤ１〜ＸＤ、、、の組合せから成る論理
積に対応した出力端子のみが高電位レベルとなる。

本実施例の論理回路の特徴はｊ個の論理回路ＤＥＣ□〜
ＤＥＣ，ｌのうちの常に１個だけしか動作していないた
め、第１図に示した従来例に比べ著しく消費電力を低減
できることにある。例、えば、第１の入力線群■Ｗ、の
入力数ｊを４、第２の入力線群ＩＷ、を入力線数ｍを４
とした場合、消費電力は第１図に示した従来例に比べ約
１／９に消費電力を低減できる。

なお、本方式を用いると、第１の入力線群ＩＷ１からの
信号に対しては論理回路ＤＥＣ１〜ＤＥＣＪの制御回路
を通るので出力への応答が遅くなるので、信号の変化す
る周期の短かい信号は、第２の入力線群に含めるのが望
ましい。

以下に、第５図の論理回路に用いた各回路のブロックに
ついて詳細に説明する。

第６図は第５図に示した第１め実施例の中で用いている
論理回路ＤＥＣφの詳細な回路図である。

論理回路ＤＥＣ−は入力ブロック１０１、ＡＮＤブロッ
ク２０１、定電流回路ブロック３０１の３つの部分から
構成されている。これらの各部を第６図で破線で囲って
示している。

入力ブロック１０１では、ｉ個の入力ＸＤ、〜ＸＤＩの
各々の信号の非反転信号と反転信号を形成し、電流吸込
能力を増加して出力している。例えば、入力ＸＤ１に対
しては、ＩＩＬゲートＩ　’　１１１１　Ｉ’　ｉ、＋
２を用いて非反転信号ＸＤ１を形成し、ＩＩＬゲート１
′□Ｉｌｌ　　Ｉ’　１１３１　　Ｉ’　１１４を用い
て反転信号■１を形成している。また、ＩＩＬゲートＩ
　ｉ＋２ｔ　１１＋４は駆動能力を増加したＩＩＬゲー
トである。

ＡＮＤブロック２０１は、入力ブロック１０１からの入
力信号の非反転出力および反転出力を受ける２１個の多
コレクタＩＩＬゲートＩＡ１〜Ｉ　Ａ、、　　Ｉ　ＡＴ
　−Ｉ　ＡＴと、これらの多コレクタＩＩＬゲートのコ
レクタを選択して接続した５本の配線Ｙ０，１〜Ｙ　Ｏ
＋　Ｊおよび、これらの配線を入力とするｊ個のＩＩＬ
ゲートＩＹ１〜工ＹＪから構成されて−おり、多コレク
タＩＩＬゲートＩＡ１〜Ｉ　Ａ　ｉ　＝ＩＡＴ−ＩＡ７
の逆のｎｐｎトランジスタのベース領域と配線Ｙ。、ｉ
〜Ｙ　ｏ　＊　Ｊがマトリックス状に配置さけている。

そして、上記逆ｎｐｎトランジスタのベース領域と配線
Ｙ。１．〜ＹＩＩＩＪとの交点にコレクタパターンを形
成し配線と接続するか否かにより、その配線に対する特
定の論理積を形成している。また、ＩＩＬゲーｈＩＹ、
〜ＩＹＪはそれぞれ１つのコレクタが自らのベースに接
続されており。

そのＩＩＬゲートに注入されるインジェクタ電流に比例
した電流吸込能力を持つように設計されている。

定電流回路ブロック３０１は入力ブロック１０１、ＡＮ
Ｄブロック２０１の各ＩＩＬゲートに端子ＩＮＪから流
出する電流に比例した電流を供給するための回路であり
、ＱＤ１〜ＱＤ、のｐｎｐトランジスタによりカレント
ミラー回路を構成している。他に電源端子ＶＣＣ，を備
えている。

第７図は第５図に示した実施例の中で用いている論理回
路ＤＥＣ，の詳細な回路図である。論理回路ＤＥＣ，は
ＡＮＤブロック２０２と、制御回路ブロック３０２０２
つの部分から構成されている。これらの各部を第７図で
は破線で囲って示している。

ＡＮＤブロック２０２は非反転入力Ｘ　Ｄ　ｉ　−ｘ〜
ＸＤ、、、および反転入力ＸＤ、、、〜ＸＤ、、、を受
ける２ｍ個の多コレクタＩＩＬゲートＩ　Ａ１．、〜Ｉ
Ａ□、　、　Ｉ　ＡＴ−，１〜ＩＡ箔とこれらの多コレ
クタＩＩＬゲートのコレクタを選択して接続したに本の
出力線Ｄ１，１〜Ｄ１．ｋから構成されており、多コレ
クタＩＩＬゲートＩＡよ、１〜ＩＡ□、ヨ、ＩＡ口了〜
工ＡＴＴｉｉ−の逆ｎｐｎトランジスタのベース領域と
出力線Ｄ１１．〜Ｄ１．ｋがマトリックス状に配置され
ている。そして、上記逆ｎｐｎトランジスタのベース領
域と出力１１１ＡＤ１．□〜Ｄｌｌｋとの交点にコレク
タパターンを形成するか否かにより、その出力線に対す
る特定の論理積を形成している。

制御回路ブロック３０２は、制御入力端子Ｃ１から流出
する電流に比例した電流を、ＡＮＤブロック２０２の各
Ｉ　Ｉ　Ｌグー１−のインジェクタに供給すると共に各
Ｉ　Ｉ　Ｔ、ゲートのＧＮＤから電流を吸い出す機能を
持っている。一方、制御入力端子Ｃ１が高電位レベルに
なるとトランジスタＱ　Ｄ　ｉ、　、□〜ＱＤ、、、、
はすべてＯＦＦ状態となり、ＡＮＤブロック２０２へは
全く電流は供給されなくなる。

したがって、論理回路ＤＥＣ１全体が非動作状態となり
全く電力を消費しなくなる。なお、ダイオードＤ１．．
．〜ＤＩ□、４は信号の直流レベルをシフトするための
もので、必要シこ応じてその個数を変更しても動作に、
は何ら影響を与えない。

ところで、第５図に示した論理回路ＤＥＣ２〜ＤＥＣＪ
は、こりまでに説明した論理回路ＤＥＣ１と全く同じて
あっても良いし、第７図のＡＮＤブロック２０２の多コ
レクタＩＩＬゲートのコレクタパターンの位置および出
力線数を除き同じ回路であっても良い。

第８図は第５図に示した実施例の中で用いている入力回
路ブロックＩＮの詳細な回路図である。

入力回路ブロックＩＮはｍ個の入力ＸＤ、。、〜Ｘ　Ｄ
　ｔ　−−から適当な駆動能力を持った非反転信号ＸＤ
、＋□〜ＸＤ、、および反転信号丁■、。、〜ＸＤ、、
を形成する機能を持っている。また、各ＩＩＬゲートに
共通なインジェクタ端子ＩＮＪＩと接地端子ＧＮＤＩを
備えている。例えば、入力ＸＤｉ＋１に対しては、ＩＩ
ＬゲートＩＮ１．□とＩＮ、、、により適切な駆動能力
のある非反転信号ＸＤ、、、　　を形成し、ＩＩＬゲー
トＩＮ１，１゜ＩＮ、、、、ＩＮ、、、により適切な駆
動能力のある反転信号■、。、を形成している。

第９図は本発明による第２の実施例である。第９図に示
した論理回路はｉ＋ｍ個の入力ＸＤ１〜ＸＤ、、、とｎ
個の出力０□〜０．、を備え、ＩＩＬゲ−トのコレクタ
パターンの位置あるいはコレクタ相互の接続を変更する
だけで、入力ＸＤ□〜ｘＤｉ、、による任意の組合せ論
理を出力０１〜０゜に出力する機能を持つ、いわゆるＰ
ＬＡである。

本ＰＬＡは出力０１〜Ｏ１に対応する論理式の論理積の
項に対応した信号を形成するためのＡＮＤプレーン４０
０と、それらの論理積項の論理和を形成するためのＯＲ
プレーン５００から構成されている。本ＰＬＡにおいて
、入力線ＸＤ□〜ＸＤ、、。

を１個の入力ＸＤ１〜ＸＤ□から成る第１の入力線群Ｉ
Ｗ１とｍ個の入力ＸＤ、、１〜ＸＤ、、−から成る第２
の入力線群ＩＷ、の２つに分割している。論理回路ＤＥ
Ｃφは第１の実施例である第５図の論理回路ＤＥＣφと
同じ回路機能を持っており、第１の入力線群ＩＷ１を入
力とし、その任意の論理積を出力Ｄ１〜ＤＪに出力する
。また、入力回路ブロックＩＮも第１の実施例である第
５図の入力回路ブロックＩＮと同一の回路および機能を
持っており、前記第２の入力線群ＩＷ、の非反転信号と
反転信号を形成する論理回路である。

論理回路ＰＬＡ、〜ＰＬＡＪは各々１つの制御入力端子
Ｃ１〜ＣＪと電源端子ｖＣＣ１〜ｖＣＣｊ、接地端子Ｇ
ＮＤ、〜ＧＮＤＪおよび共通の入力端子ＸＤ、、、　〜
ＸＤ、、、、ＸＤ、＋１〜Ｘ　Ｄ　ｔ　＋ｗａ、出力１
ｉ１１子０１〜０．を備えている。これらの論理回路Ｐ
ＬＡ。

〜ＰＬＡＪ　はそれぞ九が小規模なＰＬＡの機能を持っ
ており、第２の入力線群ＩＷ、から入力回路ブロックＩ
Ｎにより得られた非反転信号ＸＤ、、１〜ＸＤ、、、と
反転信号ｍ１１〜■ｏ、を入力とし、それらの任意の組
合せ論理を出力０□〜０□に出力する。そして、その動
作、非動作を制御入力端子Ｃ工〜Ｃｊより制御できるよ
うになっている。

したがって、第９図に示したＰＬＡ全体の動作は、第１
の入力線群ＩＷ、と論理回路ＤＥＣ，により選択された
ＰＬＡ１〜Ｐ　Ｌ　Ａ　Ｊの中の１つのみが動作状態と
なり、その出力が０１〜０．に得られる。したがって、
全体の機能としては、入力ＸＤ。

〜ＸＤ、、、、出力０１〜０．のＰＬＡと同等である。

また１本ＰＬＡにおいては、ｊ個の論理回路ＰＬＡユ〜
ＰＬＡｊのうち常に１個だけしか動作しないため、消費
電力を著しく低減できる。

本ＰＬＡで用いている論理回路ＤＥＣφはすでに説明し
た第６図と同じであり、入力回路ブロックＩＮは第８図
と同じ回路である。

第１０図に第９図の論理回路で用いている論理回路ＰＬ
Ａ１の詳細な回路図を示す。本論理回路は制御回路付Ｐ
ＬＡであり、ＡＮＤプレーン２０３、ＯＲプレーン６０
０、制御回路３０３から構成されている。本論理回路で
、制御回路３０３は第１の実施例で説明した第７図の制
御回路３０２に、ＯＲプレーン６００のＩＩＬゲートの
インジェクタへ定電流を供給するためのｐｎｐトランジ
スタＱＡ１．、が追加されただけであり、ＡＮＤプレー
ン２０３は、第７図のＡＮＤブロック２０２の多コレク
タＩＩＬゲートＩ　Ａ１．、〜ＩＡ１．□　工ＡＴ−Ｔ
Ｉ−〜ＩＡ−の各コレクタ間の接続が異なっているだけ
である。したがって、制御回路３０３とＡＮＤプレーン
２０３の詳細な説明は省略する。

第１０図のＯＲプレーン６００は多コレクタＩＩＬゲー
トＩＯ１，，〜ＩＯユ、ｊと出力線０１〜０、により構
成され、それらがマトリックス状に配置されている。多
コレクタＩＩ’ＬゲートＩ　Ｏ，，１〜ＩＯよ、ＪはＡ
ＮＤプレーン２０３からの論理積信号を受けて、出力０
１〜０２にそれらの論理積を項に持つ所定の論理和を出
力するように、各ＩＩＬゲートのコレクタが接続されて
いる。

以上述べてきたように第９図に示す、第２の実施例であ
るＰＬＡは、従来方式に比べ著しく消費電力を低減でき
る。例えば、第１の入力線ＩＷ１の入力線数４本、第２
の入力線群ＩＷ２の入力線数４本、出力線８本の例では
、消費電力を従来方式の１／１０に低減できる。

なお、本方式を用いると第１の入力線群ＩＷ１からの信
号に対しては論理回路ＰＬＡ１〜ＰＬＡＪの制御回路を
通るため出力への応答が遅くなるので、信号の変化する
周期の短かい信号は第２の入力線群に含めるのが望まし
い。

実施例２ 本発明の第２の実施例を第１１図により説明する。第１
１図は、本発明による４ビツト入力、４ビット出力のＰ
ＬＡのブロック図である。この論理回路は、４個の入力
信号Ｘｊ−Ｘ、の任意の組合せ論理出力を４個の出力端
子Ｏ□〜０４に出力する機能を持っている。そして、入
力回路ブロックＩＮ、デコーダＤ　Ｅ　Ｃ，φおよび４
個のサブＰＬＡ。

ＰＬＡ１〜ＰＬＡ、、より構成されている。次に各回路
ブロックの機能を説明する。入力回路ブロックＩＮは４
個の入力信号Ｘ１〜ｘ４の非反転信号Ｘｊ〜Ｘ４および
反転信号￥７〜丁１．を形成する７デコーダＤＥＣφは
４個の入力ｘ、、　ｘ４．ｘ、、　ｘ、と４個の出力Ｄ
１〜Ｄ４．動作電流設定喘子工。、電源端子ｖＣＣ１お
よび接地端子Ｇ　Ｎ　Ｄを備えている。その機能は、入
力Ｘｘ＝　Ｘｌ−Ｘｌ、Ｘｌ　の論理積に対応した出力
端子から、動作電流設定端子Ｉ０に流し込む電流に比例
した電流を流し出すものである。また、４個のサブＰＬ
Ａ、ＰＬＡ、〜ＰＬＡ４は、それぞれ４個の入力Ｘ、、
Ｘ、、Ｘ、、Ｘ４．４個の出力Ｏ□〜０４、制御入力端
子Ｃ，〜Ｃ９、電源端子ＶＣＣ１接地端子ＧＮＤを備え
ている。その機能は、それぞれ制御入力端子Ｃ１〜Ｃ，
から適切な電流が流れ込んでいる時のみ動作し、入力Ｘ
、。

Ｘａ、Ｘ４．　Ｘ、の組合せ論理に対応した出力端子が
高電位レベルとなる、いわゆるＰ　ＬＡである。こレラ
ノサブｐ　Ｌ　Ａハ、入力ｘａｔ　ｘ、、ｘ４．　Ｘ４
、出力０□〜Ｏい電源端子ｖＣＣおよび接地端子ＧＮＤ
がそれぞれ共通に接続されている。また、各サブＰＬＡ
の制御入力端子０１〜Ｃ４はデコーダＤＥＣ，の対応す
る出力Ｄ１〜Ｄ４に接続されている。したがって、本実
施例のＰＬＡの動作は、第１の入力信号線群ｘ１．　ｘ
’、の組合せを適当に選択することにより、デコーダＤ
ＥＣφの機能に従って４個のサブＰＬＡ、ＰＬＡ１〜Ｐ
ＬＡ４のうちの任意、の１個のみを動作状態にし、入力
信号Ｘ□〜ｘ４の組合せに対応した出力が出力０１〜０
４に得ら゛れる。本発明によれば上記に説明したように
、分割した回路ブロックの一部のみを動作させて使うこ
とができるので、消費電力を著しく低減できる効果があ
る。ここで述べた実施例では、説明の便宜上、４ビツト
入力、４ビツト出力のＰＬＡについて述べたが、入力線
数および出力線数の他の組合せに対しても本発明が有効
であることは言うまでもない。

次に各回路ブロックの詳細な説明を第１２図、第１３図
を用いて行なう。第１２図は第１１図で示したＰＬＡで
用いているデコーダＤＥＣφの詳細な回路図である。本
デコーダＤＥＣφは４個のマルチエミッタｎｐｎトラン
ジスタＱＤＭＩ〜ＱＤＭ４．４個のショットキバリアダ
イオードＳＤＩ〜ＳＤ４．６個のラテラルｐｎｐ　トラ
ンジスタＱＤＰＩ　〜ＱＤＰ６、および２個のｎｐｎト
ランジスタＱＤＮＩ〜ＱＤＮ２により構成されている。

ここでラテラルｐｎｐｌ”ランジスタＱＤＰ　１〜ＱＤ
Ｐ６および、ｎＰｎトランジスタＱＤＮ　１　。

ＱＤＮ２は動作電流設定端子ＩＧに流入する電流に比例
した電流を、各々のマルチエミッタｎｐｎトランジスタ
ＱＤＭＩ〜ＱＤＭ４のベースに供給するためのカレント
ミラー回路を構成している。

また、マルチエミッタｎｐｎトランジスタＱＤＭ　１〜
ＱＤＭ４は、それぞれのエミッタを入力線Ｘ１゜Ｘｌ、
Ｘ、、　Ｘ、に適当に接続することにより、その論理積
が各マルチエミッタｎｐｎトランジスタのコレクタＤ１
〜Ｄ４に出力されるように構成されている。なお、ショ
ットキバリアダイオードＳＤ１〜ＳＤ４は、マルチエミ
ッタｎｐｎトランジスタＱＤＭＩ〜ＱＤＭ４の動作が飽
和状態になった時に、ベースから注入された正孔がＰ形
半導体基板へ流れるのを防ぐと共に、コレクタ内に蓄積
する正孔を減らしトランジスタのスイッチング速度を向
上させるためのものであり、必ずしも必要なものではな
い。また、ここに示した、入力線ｘ１゜Ｘ□、ｘ２．Ｘ
ｌとマルチエミッタｎｐｎトランジスタのＱＤＭ１〜Ｑ
ＤＭ４のエミッタとの接続パターンは、一つの例であっ
て、必要に応じて変えても、本発明が有効であるのは言
うまでもない。

第１３図に第１１図に示したＰＬＡで用いられている４
個のサブＰＬＡ、ＰＬＡ、〜ＰＬＡ、のうつ、例として
ＰＬＡ□の詳細な回路図を示す。本ＰＬＡ□は４個のマ
ルチエミッタｎ’ｐ　ｎ　トランジスタＱＰＭＩ〜ＱＰ
Ｍ４．４個のショットキバリアダイオードＳＰＩ〜ＳＰ
４．４個のマルチコレフタ逆ｎｐｎｈランジスタＱＰＬ
Ｉ〜ＱＰＩ４．６個のラテラルｐｎｐｈランジスタＱＰ
ＰＩ〜ＱＰＰ６および２個のｎｐｎｈランジスタＱＰＮ
Ｉ。

ＱＰＮ２により構成されている。ここで、ラテラルｐｎ
ｐ　トランジスタＱＰＰＩ〜ＱＰＰ６およびｎｐｎトラ
ンジスタＱＰＮＩ、ＱＰＮ２は、制御入力端子Ｃ５に流
入する電流に比例した電流を各部のマルチエミッタｎｐ
ｎトランジスタのベースに供給するためのカレントミラ
ー回路を構成している。また、入力線ｘ３．　Ｘ、、　
Ｘ４．　Ｘ、およびマルチエミッタｎｐｎトランジスタ
ＱＰＭＩ〜ＱＰＭ４によりＰＬＡのＡＮＤプレーンを構
成しており、マルチコレクタ逆ｎｐｎトランジスタＱＰ
ＩＩ〜ＱＰＩ４と出力線０．〜０４によりＰＬＡのＯＲ
プレーンを構成している。ショットキバリアダイオード
ＳＰＩ〜ＳＰ４はマルチエミッタｎｐｎトランジスタＱ
ＰＭＩ〜ＱＰＭ４の動作が飽和状態になった時にベース
から注入された正孔がｐ形半導体基体へ流れるのを防ぐ
と共に、コレクタ内に蓄積する正孔を減らしトランジス
タのスイッチング速度を向上させるためのものであり。

必ずしも必要なものではない。また、ここに示したＡＮ
ＤプレーンとＯＲ，プレーンの接続パターンは、一つの
例であって、他のサブＰＬＡ、ＰＬＡ２〜ＰＬＡ、では
それぞれ異なっていても良い。

本実施例では、−づの例としてＰＬＡの場合について説
明したが、ＰＬＡのＡＮＤプレーンのみに相当する、い
わゆるデコーダに対しても本発明が有効である。

〔発明の効果〕

本発明によれば、ＩＩＬ回路を用いたデコーダ、ＰＬＡ
等の論理回路において、ブロックに分割した論理回路の
一部のみを動作状態にして用いることができるので、消
費電力を従来の１／１０程度に低減できる効果がある。

さらに、回路の一部を共通化できるので占有面積を従来
の２／３程度に低減できるという効果もある。

更に、本発明によれば、ＴＴＬ回路を用いたデコーダ、
ＰＬＡ等の論理回路において、ブロックに分割した論理
回路の一部のみを動作状態にして用いることができるで
、今回の例で消費電力を従来の１／７程度に低減できる
効果がある。さらに、回路の一部を共通化できるので、
占有面積を従来の２／３程度に低減できるという効果も
ある。

【図面の簡単な説明】

第１図は、従来例の回路図、第２図はその論理図、第３
図は従来例を集積回路として実現した時の平面パターン
図、第４図はその断面図、第５図は本発明の第１の実施
例のブロック図、第６図は回路ブロックＤＥＣ，の回路
図、第７図は回路ブロックＤＥＣ＄の回路図、第８図は
回路ブロックＩＮの回路図、第９図は第２の実施例のブ
ロック図、第１０図は回路ブロックＰＬＡ１の回路図。 第１１図は本発明の第２の実施例のブロック図、第１２
図はデコーダＤＥＣ，の回路図、第１３図はサブＰＩ、
Ａ、ＰＬＡ、の回路図である。 １・・・ｐ形半導体基板、２・・・ｎ＋形埋込層、３・
・・ｎ形エピタキシャル層、４・・・ｐ＋形素子分離領
域。 ５１．５４・・・インジェクタとなるｐ１形不純物拡散
層、５２．５３・・・ＩＩＬの逆ｎｐｎ　）−ランジス
タのベースとなるＰ＋形不純物拡散層、６・・・ｎ＋カ
ラー、６１，６２・・・ＩＩＬのコレクタとなるｎ＋形
不純物拡散層、７・・・シリコン酸化膜、８１〜８７・
・・金属配線、１００・・・入力ブロック、１０１・・
・ＤＥＣ，の入力ブロック、２００・・・ＡＮＤブロッ
ク、２０１・・・ＥＤＣφのＡＮＤブロック、２０２・
・・ＤＥＣ□のＡＮＤブロック、２０３・・・ＰＬＡｌ
のＡＮＤプレーン、３０１・・・ＤＥＣφの定電流回路
ブロック、３０２・・・ＤＥＣ□の制御回路ブロック、
３０３・・・ＰＬＡｌの制御回路、４００・・・ＡＮＤ
プレーン、５００・・・ＯＲプレーン、６００・・・Ｐ
ＬＡｌのＯＲプレーン、Ｃ□〜ＣＪ・・・ＤＥＣ□〜Ｄ
ＥＣＪあるいはＰＬＡ１〜ＰＬＡｊの制御入力端子、Ｄ
ＥＣφ・・・デコーダ、Ｄ１〜ＤＪ・・・ＤＥＣφの出
力端子、Ｄ□、１〜Ｄ　、、　、ｋ・・・ＤＥＣ１〜Ｄ
ＥＣＪの出力端子、ＤＡ□、□〜ＤＡ１．４・・・ＰＬ
Ａ工のダイオード、Ｄ１．．１〜ＤＩ、、４・・・ＤＥ
Ｃ：、　　のダイオード、ＤＥＣφ−ＤＥＣ，１−論理
回路、ＤＯ１〜ＤＯ，−・・ＡＮＤブロックの出力端子
、ＧＮＤ・・・接地端子、ＧＮＤＩ・・・入力回路ブロ
ックＩＮの接地端子、ＧＮＤφ〜ＧＮＤＪ・・・ＤＥＣ
１〜ＤＥＣ，またはＰＬＡ１〜ＰＬＡＪの接地回路、Ｉ
、、、、Ｉい２・・・入力ブロックのＩＩＬゲート、工
″３，１〜Ｉ’ｉ１４・・・ＤＥＣ，の入力ブロックの
ＩＩＬゲート、ＩＤ１〜ＩＤＬ、ＩＡＴ〜ＩＡ、・・・
ＤＥＣφのＡＮＤブロックの多コレクタＩＩＬゲート、
ＩＡｌ、、〜Ｉ　Ａ１．□Ｉ　Ａ＝　〜Ｉ　Ａ；−Ｄ　
Ｅ　Ｃ工のＡＮＤブロックの多コレクタＩＩＬゲート、
ＩＡ’、、１〜Ｉ　Ａ’　１＋ｍ１ＩＡ’苗〜ＩＡ’口
・・・ＰＬＡ、のＡＮＤプレーンの多コレクタＩＩＬゲ
ート、ＩＤ１〜ＩＤＬ。 工ｐＴ〜ＩＤτ・・・ＡＮＤブロックの多コレクタＩＩ
Ｌゲート、ＩＮ・・・入力回路ブロック、ＩＮ、、、〜
ＩＮ□。・・・入力回路ブロックのＩＩＬゲート、ＩＮ
Ｊ・・・ＤＥＣφのインジェクタ端子、ＩＮＪＩ・・・
入力回路ブロックのインジェクタ端子、ＩＯｌ、１〜Ｉ
Ｏ，ｌＪ・・・ＰＬＡ、のＯＲプレーンの多コレクタＩ
ＩＬゲート、ＩＷｌ・・・第１の入力線群、ＩＷ２・・
・第２の入力線群、工Ｙ１〜ＩＹＪ・・・ＤＥＣφのＡ
ＮＤブロックのＩＩＬゲート、０１〜０１・・・ＰＬＡ
の（ＯＲプレーンの）出力端子、ＰＬＡ１〜Ｐ　Ｌ　Ａ
　Ｊ・・・論理回路、ＱＡ、、、〜ＱＡ１．．・・・Ｐ
ＬＡ。 の制御回路のラテラルｐｎｐ　トランジスタ。 ＱＤ、〜Ｑ　Ｄ　ｓ・・・ＤＥＣ，の定電流回路ブロッ
クのラテラルｐｎｐトランジスタ、ＱＤｌ、□〜ＱＤよ
、６・・・ＤＥＣｌの制御回路ブロック、のラテラルｐ
ｎｐトランジスタ、ｖＣＣ・・・電源端子、ＶＣＣ，〜
ＶＣＣＪ・　ＤＥＣ１〜ＤＥＣ，あるいはＰＬＡｉ〜Ｐ
ＬＡＪの電源端子、ｘ１〜ｘＬ・・・入力端子、ＸＤ。 〜ＸＤ、、、・・・入力端子あるいは入力の非反転信号
線、ＸＤ１〜ＸＤ、、−・入力の反転信号線、Ｙｏ、１
〜Ｙ　、、＋　Ｊ・・・ＤＥＣφのＡＮＤブロックの配
線、ＩＧ°°゛動作電流設定端子、Ｐｌ、、Ａ１〜ＰＬ
Ａ４・・・サブＰＬＡ、ＱＤ！ｌ／ＩＩ〜ＱＤＭ４・・
・デコーダのマルチエミッタｎｐｎトランジスタ、ＱＤ
ＮＩ、ＱＤＮ２・・・デコーダのｎ　ｐ、ｎ　トランジ
スタ、ＱＤＰＩ〜ＱＤＰ４・・・デ７コーダのラテラル
ｐｎｐトランジスタ、ＱＰＩＩ〜ＱＰＩ４・・・ＰＬＡ
、のマルチコレクタ逆ｎｐｎトランジスタ、ＱＰＭＩ　
〜ＱＰＭ４・・・ＰＬＡｌのマルチエミッタｎｐｎトラ
ンジスタ、ＱＰＮＩ、ＱＰＮ２−ＰＬＡｌのｎｐｎトラ
ンジスタ、ＱＰＰＩ〜ＱＰＰ４・・・ＰＬＡ、のラテラ
ルｐｎｐトランジスタ、ＳＤＩ〜ＳＤ４・・・デコーダ
のショットキバリアダイオード、ＳＰＩ〜ＳＰ４・・・
ＰＬＡ、のショットキバリアダイオード。 ＶＣＣ・・・電源端子、Ｘ、〜Ｘ、−・・反転入力信号
であ１’ 第１図 、ωθ ＹＺ図 ｆＪ３　　口 ｆ　４　図 第　　５　　図 ￥Ｊ　６　図 蒙 Ｌ−伊１−−−−ヨノ拠！″−ｆｌｚ−一一一一ノ（−
■　７　図 第　ｇ　　図 第　　９　　図 翳　ｌρ　団 ’ｆ、　ｔｔ図 第　１ｚ　　図 つｌ　　Ｅ１２９３　　つ４ ′ｆＪ１３　　図 Ｅ（Ｎｔ）

Claims (1)

1. 【特許請求の範囲】 １、複数の信号入力線が２つの信号入力線群に分割され
   ており、第１の信号入力線群からの信号を入力とし、上
   記第１の信号入力線群の信号の組み合せに対応した信号
   を出力する１個以上の出力端子を備えた第１の論理回路
   ブロックと、第２の信号入力線群からの信号または第２
   の信号入力線群からの信号を反転して得られた信号を共
   通の入力とし上記入力とは別に設けられた制御入力端子
   により、上記論理回路のゲートに供給する電流をスイッ
   チするための制御回路を含む上記第１論理回路ブロック
   の出力端子数と同数の第２の論理回路ブロックとから構
   成され、前記第１の論理回路ブロックの出力端子が１対
   １に対応する前記第２の論理回路ブロックの制御入力端
   子に接続されている論理回路において、前記第１の論理
   回路ブロックに入力される第１の信号線群の信号の組み
   合せを適当に選ぶことにより、第２の論理回路ブロック
   のうちの任意の１部分のみを動作状態にできるようにし
   たことを特徴とする論理回路。 ２、前記第１の論理回路ブロックは、ＩＩＬで構成され
   て成り、 かつ、前記第２の論理回路ブロックは、ＩＩＬ回路サブ
   ブロックから成るＩＩＬで構成されて成ることを特徴と
   する特許請求の範囲第１項記載の論理回路。 ３、前記第１の論理回路ブロック及び第２の論理回路ブ
   ロックは、マルチエミッタを有するトランジスタで構成
   されたＴＴＬで構成されて成ることを特徴とする特許請
   求の範囲第１項記載の論理回路。