JPS61258534A - デジタル信号復調装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、ビットクロック信号の位相情報を間欠的に含
んでいる信号で構成される如き変調方式に従って変調さ
れているデジタル信号を被復調信号とするデジタル信号
復調装置、特に、時間軸上で断続的な信号の場合でも円
滑に復調動作が行なわれるようなデジタル信号復調装置
に関する。

（従来の技術） デジタル信号の記録、伝送に当って、デジタル信号が各
種の変調方式の内から選定された変調方式によって変調
された状態のものとされることは周知のとおりである。

そして、被復調信号の復調に際してはビットクロック信
号が必要とされるが、変調方式によっては被復調信号中
にビットクロックの位相情報が間欠的にしか含まれてい
ない場合がある。

ところで、前記のようにビットクロック信号の位相情報
が間欠的にしか含まれていないデジタル信号の被復調信
号から、復調時に必要とされるビットクロック信号を発
生させる場合に、通常構成のフェーズ・ロックド・ルー
プを使用したところで、ビットクロック信号が得られな
いことは、被復調信号中にビットクロック信号の位相情
報が間欠的にしか存在していないことから考えても容易
に理解できる。

それで、従来、例えばコンパクトディスクの再生装置に
おいて、ＥＦＭ信号の復調のためのビットクロック信号
を得るのに、ＥＦＭ信号における最長の周期のパルスの
パルス中２ｌＴと、最短の周期のパルスのパルス中３Ｔ
とを、電圧制御発振器で発振されたビットクロック信号
を用いて計測し、その計測結果に応じて電圧制御発振器
の発振周波数を自動制御して、ビットクロック信号の周
期を自動的に変化させるようにすることが行なわれたが
、この既提案では電圧制御発振器に与える制御信号を作
るのに、ＥＦＭ信号における最長の周期のパルスのパル
スｒｉ２ｌ１．Ｔの計測と、最短の周期のパルスのパル
ス巾３丁の計測とを行なうようにしていたので、（、）
成が４１　Ｇ’＆になるという問題点があった。

前記した問題点を屏決するのに本出願人会社では、先に
、特願昭５９−６２８４９号において、ビットクロック
信号の位相情報を間欠的に含んでいる周期信号で構成さ
れる如き変調方式に従って変調されているデジタル信号
を被復調信号として、その被復調信号における波形の立
上りと立下りとの何れか一方の時間位置、もしくは双方
の時間位置から、前記したビットクロック信号の周期よ
りも短い予め定められたパルス巾を有する検出窓パルス
を発生させる手段と、前記の検出窓パルスを位相比較回
路と電圧制御発振器とを含んで構成されているフェーズ
・ロックド・ループに比較波として与える手段と、前記
したフェーズ・ロックド・ループ中の電圧制御発振器か
ら得られるビットクロック信号と、別に設けたパルス源
で発生されたパルスとの双方のパルスの内の一方のパル
スを計測用の基準のパルスとして、前記した双方のパル
スの内の他方のパルスの周期を前記した基準のパルスで
カウントしたときの計測値をＮとしたときに、前記した
計測用の基準のパルスで前記した双方のパルスの内の他
方のパルスの周期をカウントしたときの計測値Ｎが、電
圧制御発振器における発振周波数の許容の変化範囲と対
応して定められた最小値Ｎ１以下の場合に第１の信号を
発生させる手段と、前記した計測用の基準のパルスで、
前記した双方のパルスの内の他方のパルスの周期をカウ
ントしたときの計測値Ｎが、電圧制御発振器における発
振周波数の許容の変化範囲と対応して定められた最大値
Ｎ２以上の場合に第２の信号を発生させる手段と、前記
した第１の信号と第２の信号とによって誤差信号を得る
手段と、前記した誤差信号によって前記したフェーズ・
ロックド・ループ中の位相比較回路の誤差信号を制御す
る手段とを備えてなるデジタル信号復調装置のビットク
ロック信号発生装置を提案し、それの実施によって一応
の成果を挙げ得ている。

（発明が解決しようとする問題点） ところが、前記した既提案のデジタル復調装置において
は、それで復調の対象にしている信号が比較的に長い無
信号期間を有しているような状態で時間軸上で断続され
ている信号の場合に、無信号期間中にフェーズ・ロック
ド・ループのロックが外れた際に、前記の無信号期間の
経過後に再び現われた信号によってフェーズ・ロックド
・ループがロック状態になされるまでに長い時間がかか
り、それにより復調された信号に乱れが生じることがあ
る、ということが問題になった。

第２図は上記の問題点を生じさせることのある信号の時
間ね上の信号配置ガの一例を示したものであるが、この
第２図示のように時間軸」二で断続的な配列態様となさ
れる信号の一例としては、例えば第３図示のように、回
転シリンダＲＤの周辺における１８０度対称の位置（中
心角が１８０度の位置）に設けられた２個の磁気ヘッド
Ｈａ、　Ｈｂによって、前記の回転シリンダＲＤに９０
度の巻付角（第２図中のｒは、回転シリンダＲＤの周辺
と磁気テープ訂とが接触している範囲の境界位置におけ
る半径を示し、また、Ｏは回転シリンダＲＤの中心を示
す）で巻付けた磁気テープ訂に記録された信号を、前記
した２個の磁気ヘッドＨａ、Ｗｂによってそれぞれ磁気
テープ訂から再生したときに得られる信号を示している
。

さて、前記のように回転シリンダＲＤの周辺に取付けら
れた２個の磁気ヘッドＨａ、ｌ（ｂの中心角よりも、回
転シリンダＲＤの周辺に巻付番ブた磁気テープ訂の巻付
角の方を小さくした場合には、磁気ヘッドと磁気テープ
訂との摺接区間長が短いために、（イ）磁気ヘッドの摩
耗が少なくなる、（ロ）磁気テープ訂と回転シリンダ面
との摩擦を少くできるから、磁気テープ訂を高速走行さ
せて情報信号の高速再生による頭出しを行なうことも容
易になる利点が得られる他、記録跡の直線性が良好なも
のになさ九たり、回転シリンダの径が小さくできたり、
回転シリンダの母線方向の長さを短くすることができた
り、磁気テープのローディング機構が簡単になる等の多
くの利点が得られるが、一方前記のように回転シリンダ
ＲＤの周辺に取付けられた２個の磁気ヘッドＨａ、　ｌ
ｌｂの中心角よりも、回転シリンダＲＤの周辺に巻付け
た磁気テープＭＴの巻付角の方が小さい場合に磁気テー
プＭＴから再生される信号は、当然のことながら時間軸
上で断続されている状態の信号、すなわち時間釉上で信
号期間と無信号期間とが交互に配列しているような状態
の信号になるから、このような信号を既提案のデジタル
信号復調装置に供給しても、無信号期間中にフェーズ・
ロックド・ループのロックが外れて、前記の無信号期間
の経過後に再び現われた信号によってフェーズ・ロック
ド・ループがロック状態になされるまでに長い時間がか
かり、それにより復調された信号に乱れが生じる、とい
う問題が生じるおそれがある。

（問題点を解決するための手′段） 本発明は、ピッ１−クロック信号の位相情報を間欠的に
含んでいる信号で構成される如き変調方式にしたがって
変調されているデジタル信号を被復調信号とし、その被
復調信号における波形の立上りと立下りとの何れか一方
の時間位置、もしくは双方の時間位置から、前記したビ
ットクロック信号のパルス２ｌよりも短い予め定められ
たパルス巾を有する検出窓パルスを発生させる手段と、
前記の検出窓パルスを位相比較回路と電圧制御発振器と
を含んで構成されているフェーズ・ロックド・ループに
比較波として与える手段と、周期がＴ１の第１のパルス
を発生する第１のパルス源と、周期Ｔ２が前記した第１
のパルス源で発生される第１のパルスの周期Ｔ１に対し
て、Ｔ２＜ＴＩの関係にある第２のパルスを発生する第
２のパルス源と、前記したフェーズ・ロックド・ループ
中の電圧制御発振器から得られるビットクロック信号を
計測用の基準のパルスとして、前記した第１のパルス源
で発生された第１のパルスの周期Ｔ１を計測する第１の
計測手段と、前記したフェーズ・ロックド・ループ中の
電圧制御発振器から得られるビットクロック信号を計測
用の基準のパルスとして、前記した第２のパルス源で発
生された第２のパルスの周期Ｔ２を計測する第２の計測
手段と、前記した第１のパルス源で発生された第１のパ
ルスの周期Ｔ１を前記した基準のパルスでカウントした
ときの計測値をＮ１としたときに、計測値Ｎ１が電圧制
御発振器における発振周波数の第１の許容の変化範囲と
対応して定められた最小値Ｎｌｓ以下の場合に第１の信
号を発生させるとともに、前記の計測値Ｎ１が前記した
発振周波数の第１の許容の変化範囲と対応して定められ
た最大値Ｎ１ｌ以上の場合に第２の信号を発生させる手
段と、前記した第２のパルス源で発生された第２のパル
スの周期Ｔ２を前記した基準のパルスでカウントしたと
きの計測値をＮ２としたときに、電圧制御発振器の発振
周波数について設定されている前記した第１の許容の変
化範囲における周波数変化率に比べて大きな周波数変化
率を有するように設定されている発振周波数の第２の許
容の変化範囲と対応して定めらＪｔた最小値Ｎ２ｓより
も前記した計測値Ｎ２が小さな場合に第３の信号を発生
させるとともに、前記の計測値Ｎ２が電圧制御発振器に
おける発振周波数の第２の許容の変化範囲と対応して定
められた最大値Ｎ２ｌ以」二の場合に第４の信号を発生
させる手段と、前記した第１の信号と第３の信号とによ
って第１の誤差信号を得る手段と、前記した第２の信号
と第４の信号とによって第２の誤差信号を得る手段と、
前記した各誤差信号によって前記したフェーズ・ロック
ド・ループ中の位相比較回路の誤差信号を制御する手段
とからなるビットクロック信号発生装置を備えてなるデ
ジタル信号復調装置、及び、ビットクロック信号の位相
情報を間欠的に含んでいる信号で構成される如き変調方
式に従って変調されているデジタル信号を被復調信号と
し、その被復調信号における波形の立上りと立下りとの
何れか一方の時間位置、もしくは双方の時間位置から、
前記したビットクロック信号のパルス巾よりも短い予め
定めら九たパルス巾を有する検出窓パルスを発生させる
手段と、前記の検出窓パルスを位相比較回路と電圧制御
発振器とを含んで構成されているフェーズ・ロックド・
ループに比較波として与える手段と、周期がＴＩの第１
のパルスを発生する第１のパルス源と、周期Ｔ２が前記
した第１のパルス源で発生される第１のパルスの周期Ｔ
１に対して、Ｔ２〈Ｔ１の関係にある第２のパルスを発
生する第２のパルス源と、前記したフェーズ・ロックド
・ループ中の電圧制御発振器から得られるビットクロッ
ク信号を計測用の基準のパルスとして、前記した第１の
パルス源で発生された第１のパルスの周期Ｔ１を計測す
る第１の計測手段と、前記したフェーズ・ロックド・ル
ープ中の電圧制御発振器から得られるピッ１−クロック
信号を計測用の基準のパルスとして、前記した第２のパ
ルス源で発生された第２のパルスの周期Ｔ２を計測する
第２の計測手段と、前記した第１のパルス源で発生され
た第１のパルスの周期ＴＩを前記した基準のパルスでカ
ウントしたときの計測値をＮ１としたときに、計測値Ｎ
１が電圧制御発振器における発振周波数の第１の許容の
変化範囲と対応して定められた最小値Ｎｌｓ以下の場合
に第１の信号を発生させるとともに、前記の計測値Ｎ１
が前記した発振周波数の第１の許容の変化範囲と対応し
て定められた最大値Ｎ１ｌ以上の場合に第２の信号を発
生させる手段と、前記した第２のパルス源で発生された
第２のパルスの周期Ｔ２を前記した基準のパルスでカウ
ントしたときの計測値をＮ２としたときに、電圧制御発
振器の発振周波数について設定された前記した第１の許
容の変化範囲における周波数変化率に比べて大きな周波
数変化率を有するように設定されている発振周波数の第
２の許容の変化範囲と対応して定められた最小値Ｎ２ｓ
よりも前記した計測値Ｎ２が小さな場合に第３の信号を
発生させるとともに、前記の６１甜値Ｎ２が電圧制御発
振器における発振周波数の第２の許容の変化範囲と対応
して定められた最大値Ｎ２ｌ以上の場合に第４の信号を
発生させる手段と、前記した第１の信号と第３の信号と
によって第１の誤差信号を得る手段と、前記した第２の
信号と第４の信号とによって第２の誤差信号を得る手段
と、前記した各誤差信号によって前記したフェーズ・ロ
ックド・ループ中の位相比較回路の誤差信号を制御する
手段と、前記した第１の信号と第２の信号との何れか一
方の信号もしくは双方の信号を選択的に無効にする手段
とからなるビットクロック信号発生装置を備えてなるデ
ジタル信号復調装置を備えてなるデジタル信号復調装置
を提供するものである。

（実施例） 以下、添付図面を参照して本発明のデジタル信号復調装
置について、その具体的な内容を詳細に説明する。

第１図は本発明のデジタル信号復調装置の構成原理及び
動作原理を説朋するためのブロック図であって、第１図
において、１は被復調信号の入力端子、すなわち゛、ピ
ッ１−クロック信号の位相情報を間欠的に含んでいる信
号で構成される如き変調方式に従って変調されているデ
ジタル信号による被復調信号の入力端子であり、前記の
入力端子１に供給された被復調信号は検出窓パルス発生
回路ＤＩＩＩＣに与えられる。

以下の記載では、ビットクロック信号の位相情報を間欠
的に含んでいる周期信号で構成される如き変調方式に従
って変調されているデジタル信号による被復調信号が、
ビットクロック信号のパルスＩＪの予め定められた範囲
の整数倍のパルス巾を有している信号によって構成され
るような変調方式に従って変調されているデジタル信号
による被復調信号であるとされている。

前記した検出窓パルス発生回路ＤＷＣでは、それに入力
された被復調信号における波形の立上りと立下りとの何
れか一方の時間位置、もしくは、双方の時間位置から、
前記したビットクロック信号Ｐｃのパルス中Ｔよりも短
い予め定められたパルス中Ｔｗを有する検出窓パルスＰ
Ｗを発生しく後述されている実施例では、前記した検出
窓パルスＰｗがビットクロック信しＰｃのパルス中の１
／２のパルス中のものとして示されている）、前記した
検出窓パルス発生回路ＤＷＣで発生さ、ｆｔだ検出窓パ
ルスＰ　Ｗは、位相比較回路ｐｃと電圧制御発振器ｖＣ
Ｏとを含んで構成されているフェーズ・ロックド・ルー
プＰＬＬに比較波として与えられる。

ＦＣＣは周波数比較回路ＦＣＣであり、この周波数比較
回路ＦＣＣは第１の周波数比較回路ＦＣＣａと第２の周
波数孔口回路ＦＣＣｂとによって構成されていて、前記
した第１の周波数比較回路ＦＣＣａと第２の周波数比較
回路ＦＣＣｂとには、前記したフェーズ・ロックド・ル
ープＰＬＬにおける電圧制御発振器ｖＣＯから出力され
たビットクロック信号Ｐｃが供給されている。

そして、周波数比較回路ＦＣＣにおける第１の周波数比
較回路ＦＣＣａと第２の周波数比較回路ＦＣＣｂとでは
、前記したフェーズ・ロックド・ループＰＬＬ中の電圧
制御発振器ｖＣＯから得られるビットクロック信号Ｐｃ
を計測用の基準のパルスとして、別に設けた第１．第２
のパルス源５ＳＧａ、　５ＳＧｂで発生されたパルスの
内の特定な一方のパルスの周期を計測する。

すなわち、前記の第１の周波数比較回路ＦＣＣａでは、
前記したフェーズ・ロックド・ループＰＬＬ中の電圧制
御発振器ｖＣＯから得られるビットクロック信号Ｐｃを
計測用の基準のパルスとして、第１のパルス源５ＳＧａ
で発生されたパルスの周期Ｔ１を計測し、また、前記の
第２の周波数比較回路ＦＣＣｂでは、前記したフェーズ
・ロックド・ループＰＬＬ中の電圧制御発振器ＶＣＯか
ら得られるビットクロック信号Ｐｃを計測用の基準のパ
ルスとして、第２のパルス源５ＳＧｂで発生されたパル
スの周期Ｔ２を計測するのである。そして、前記した第
１のパルス源５ＳＧａで発生さＪｌ、るパルスの周期Ｔ
１と、前記した第２のパルス源５ＳＧｂで発生されるパ
ルスの周期Ｔ２とは、第４図の（ａ）、（ｂ）に示され
ているようにＴ］、）Ｔ２のようになさ九でいる。

前記の第１の周波数比較回路ＦＣＣａでは、前記したフ
ェーズ・ロックド・ループＰＬＬ中の電圧制御発振器ｖ
ＣＯから出力されたビットクロック信号Ｐｃの周波数が
、それの第１の許容された周波数変化−２０＝ 範囲における最低の周波数値よりも低くなったときに第
１の信号Ｓ１ｓ　ａを出力し、また前記したフェーズ・
ロックド・ループＰＬＬ中の電圧制御発振器ｖＣＯから
出力されたビットクロック信号Ｐｃの周波数が、それの
第１の許容された周波数変化範囲における最高の周波数
値よりも高くなったときに、第２の信号ＳΩａを出力す
るようになされており。

さらに、前記したフェーズ・ロックド・ループＰＬＬ中
の電圧制御発振器ｖＣＯから出力されたビットクロック
信号Ｐｃの周波数が、電圧制御発振器の発振周波数につ
いて設定されている前記した第１の許容された周波数変
化範囲における周波数変化率に比べて大きな周波数変化
率を有するように設定されている発振周波数の第２の許
容された周波数変化範囲における最低の周波数値よりも
低くなったときに第３の信号Ｓｓｂを出力し、さらにま
た、前記したフェーズ・ロックド・ループＰＬＩ、中の
電圧制御発振１ｖｃｏから出力されたビットクロック信
号Ｐｃの周波数が、前記した第２の許容された周波数変
化範囲における最高の周波数値よりも高くなったときに
第４の信号ＳＱｂを出力するようになされている。

前記の第１の周波数比較回路ＦＣＣａから出力される第
１の信号Ｓｓａ、第２の信号ＳΩａと、前記の第２の周
波数比較回路ＦＣＣｂから出力される第３の信号Ｓｓｂ
、第４の信号ｓｕｂとは、誤差信号発生回路ＥＳＣにお
いて、前記した第１の信号Ｓｓａと第３の信号Ｓｓｂと
によって第１の誤差信号が発生され、また、第２の信号
５ｆｌａと第４の信号ＳＱｂとによって第２の誤差信号
が発生され、前記の誤差信号はフェーズ・ロックド・ル
ープＰＬＬ中の位相比較回路に供給されてビットクロッ
ク信号Ｐｃの周波数の制御に用いられる。

前記のように本発明のデジタル信号復調装置においては
、周波数比較回路ＦＣＣに第１の周波数比較回路ＦＣＣ
ａと第２の周波数比較回路ＦＣＣｂとを備え、前記した
第１の周波数比較回路ＦＣＣａでは、フェーズ・ロック
ド・ループＰＩ几における電圧制御発振器ｖＣＯから出
力されたビットクロック信号Ｐｃを計測用の基準のパル
スとして、第１のパルスｇＳＳＧａから発生されたパル
スの周期Ｔ１を計測し、また、第２の周波数比較回路Ｆ
ＣＣｂではフェーズ・ロックド・ループＰＬＬにおける
電圧制御発振器ｖＣＯから出　。

力されたビットクロック信号Ｐｃを計測用の基準のパル
スとして第２のパルス源５ＳＧｂから発生されたパルス
の周期Ｔ２を計測し、前記の計測されたパルスの周期Ｔ
Ｉ、Ｔ２によって、フェーズ・ロックド・ループＰＬＬ
における電圧制御発振器ｖＣＯから出力されたビットク
ロック信号Ｐｃの周波数が、それぞれ許容されている周
波数範囲外になったときに信号を出力して、その信号に
より誤差信号を発生させ、フェーズ・ロックド・ループ
ＰＬＬにおける電圧制御発振器ｖＣＯから出力されたビ
ットクロック信号Ｐｃの周期を制御するようにしている
のであるが、前記した第１の周波数比較回路ＦＣＣａに
おいて周波数比較が行なわれる第１のパルス源５ＳＧａ
で発生されるパルスの周期Ｔ１と、前記した第２のパル
ス源５ＳＧａで発生されるパルスの周期Ｔ２とは、第４
図の（ａ）、（ｂ）に示されているように、Ｔｌ　）Ｔ
２の関係になされており、また、第１の周波数比較回路
ＦＣＣａで設定しているフェーズ・ロックド・ループＰ
ＬＬにおける電圧制御発振器ｖＣＯの発振周波数の許容
の変化範囲における周波数の変化率よりも、シ）２の周
波数比較回路ＦＣＣｂで設定しているフェーズ・ロック
ド・ループＰＬＬにおける電圧制御発振器ｖＣＯの発振
周波数の許容の変化範囲における周波数の変化率の方が
大きくなされていることにより１例えば、フェーズ・ロ
ックド・ループ円４Ｌに供給されていた入力信号が中断
してフェーズ・ロックド・ループＰＬＬがロック状態か
らロックしていない状態になって電圧制御発振器ｖＣＯ
から出力されたピッ１〜クロック信号Ｐｃの周波数が大
きくずれた場合でも、フェーズ・ロックド・ループＰ１
□Ｌを短時間にロック状態にさせろことができる。

この点を第４図を参照して説明すると次のとおりである
。すなわち、第４図の（ａ）は第１の周波数比較回路Ｆ
ＣＣａにおいて周波数比較の対象にしている第１のパル
ス源ＳＳにａの出力パルスを示しており、また、第４図
の（ｂ）は第２の周波数比較回路ＦＣＣｂにおいて周波
数比較の対象にしている第２のパルスｇ　Ｓ　Ｓ　Ｇ　
ｂの出力パルスを示しており、さらに、第４図の（ｃ）
は前記した第１．第２の周波数比較回路ＦＣＣａ、　Ｆ
ＣＣｂからの出力パルスの周期を計測するのに用いられ
る基準のパルス（フェーズ・ロックド・ループＰＬＬに
おける電圧制御発振器ｖＣＯからの出力パルスとして得
られるピッ１−クロック信号Ｐｃ）を示している。

第１の周波数比較回路ＦＣＣａにおいて周波数比較の対
象にしている第１のパルス源５ＳＧａの出力パルスの周
期Ｔ１と、第２の周波数比較回路ＦＣＣｂにおいて周波
数比較の対象にしている第２のパルス源５ｓｃｂの出力
パルスの周期Ｔ２とは、第４図の＜ａ）（ｂ）から明ら
かなように、Ｔｌ　）Ｔ２となされており、また、第１
の周波数比較回路ＦＣＣａにおける周波数比較動作に関
連して設定されるフェーズ・ロックド・ループＰＬＬの
電圧制御発振器ｖＣＯから出力されるピッ１〜タロツク
信号Ｐｃの周波数の第１の許容の変化範囲αと、第２の
周波数範囲外ｇＦＣｃｂにおける周波数比較動作に関連
して設定されるフェーズ・ロックド・ループＰ　Ｌ　Ｌ
の電圧制御発振器ＶＣＯから出力されるピッ１−クロッ
ク信号Ｐｃの周波数の第２の許容の変化範囲βとは、フ
ェーズ・ロックド・ループＰＬＩ、における電圧制御発
振器ｖＣＯの発振周疲数の前記した第１の許容の変化範
囲αにおける周波数の変化率よりも、フェーズ・ロック
ド・ループ円、Ｌにおける電圧制御発振器ｖＣＯの発振
周波数の前記した第２の許容の変化範囲βにおける周波
数の変化率の方が大きいように設定されている。

それで、フェーズ・ロックド・ループＰＩ、！、におけ
る電圧制御発振器ＶＣＯの発振周波数が大きくずれた場
合には、周波数の比較に使用される第２のパルス源５Ｓ
Ｇｂからの短い周期Ｔ２の出力パルスを用いて周波数比
較が行なわれることによって発生する第２の周波数比較
回路ＦＣＣｂからの出力信号と、周波数の比較に使用さ
九る第１のパルス源５ＳＧａからの長い周期Ｔ１の出力
パルスを用いて周波数比較が行なわれることによって発
生する第１の周波数比較回路ＦＣＣａからの出力信号と
の両方の信号により発生された誤差信号によって、フェ
ーズ・ロックド・ループ円ルは短時間にロックされた状
態になされうるのであり、周波数の僅かのずれに対して
は第１の周波数比較回路ＦＣＣａからの出力信号にり発
生された誤差信号によってフェーズ・ロックド・ループ
ＰＬＬが常にロック状態に保持されうるのである。

次に、本発明のデジタル信号復調装置の各界なる実施例
について説明する。第５図及び第６図は、本発明のデジ
タル信号復調装置の各界なる実施例を示しているブロッ
ク図であって、第５図及び第６図において、１は被復調
信号の入力端子、すなわち、ビットクロック信号の位相
情報を間欠的に含んでいる信号で構成される如き変調方
式に従って変調されているデジタル信号による被復調信
号の入力端子であり、この入力端子１に供給された被復
調信号は検出窓パルス発生回路ＤＷＣに与えられる。

前記した検出窓パルス発生回路ＤＩｄＣでは、それに入
力された信号における波形の立上りと立下りとの何れか
一方の時間位置、もしくは双方の時間位置から、前記し
たビットクロック信号ＰｃのパルスｒｌｌＴよりも短い
予め定められたパルスｉｌ　Ｔ　ｗを有する検出窓パル
スＰｗを発生する。以下の実施例では、前記した検出窓
パルスＰｗが、ビットクロック信号Ｐｃの周期の１／２
のパルス巾のものとして示されている。

前記した検出窓パルス発生回路ＤＷＣで発生された検出
窓パルスＰ　Ｗは、位相比較回路ｐｃと電圧制御発振器
ｖＣＯとを含んで構成されているフェーズ・ロックド・
ループＰＬＬの入力端子１０に比較波として与えられる
。

第５図及び第６図において、ＦＣＣは第１の周波数比較
回路ＦＣＣａと第２の周波数比較回路ＦＣＣｂとを備え
て構成されている周波数比較回路Ｆ’ＣＣであり、周波
数比較回路ＦＣＣの入力端子２には、前記したフェーズ
・ロックド・ループＰＬＬにおける電圧制御発振器ＶＣ
（ｌから出力された第４図の（ｃ）に示されているよう
なピッ１ヘクロック信号Ｐｃが供給されている。前記の
第５図及び第６図中の周波数比較回路ＦＣＣにおいて、
５ＳＧａは第１のパルス源、５ＳＧｂは第２のパルス源
であり、前記の第１のパルス源５ＳＧａと第２のパルス
源５ＳＧｂとは、例えば水晶発振器を含んで構成されて
いて、第１のパルス源５ＳＧａからは一定周期Ｔ１のパ
ルスを出力してそれをカウンタＣＴＡに供給し、また、
第２のパルス源５ＳＧｂからは一定周期Ｔ２のパルスを
出力してそれをカウンタＣＴＢに供給する。

周波数比較回路ＦＣＣにおける第１の周波数比較回路Ｆ
ＣＣａでは、前記したフェーズ・ロックド・ループＰＬ
Ｌ中の電圧制御発振器ｖＣＯから得られる第４図の（ｃ
）に示されているようなビットクロック信号Ｐｃを計測
用の基準のパルスとして、前記した第１・のパルス源５
ＳＧａで発生されたパルスの周期Ｔ１を前記した計測用
の基準のパルスＰｃでカウントしたときの計測値をＮ１
としたときに、前記した計測用の基準のパルスＰｃで前
記した第１のパルス源５ＳＧａで発生されたパルスの周
期ＴＩをカウントしたときの計測値Ｎ１が、電圧制御発
振器における発振周波数の第１の許容の変化範囲αと対
応して定められた最小値Ｎ］ｓ以下の場合に第１の信号
Ｓｓａを発生させるような動作を行なうとともに、前記
した計２ｌｉ２ｌ用の基準のパルスＰｃで、第１のパル
ス源５ＳＧａで発生されたパルスの周期ＴＩをカウント
したときの計測値Ｎ１が、電圧制御発振器における発振
周波数の許容の変化範囲αと対応して定められた最大値
Ｎ１ｌ以」二の場合に第２の信号ＳＱａを発生させると
いう動作を行なう。

周波数比較回路１’ＣＣにおける第２の周波数比較回路
ＦＣＣｂでは、前記したフェーズ・ロックド・ループＰ
　Ｌ　Ｌ中の電圧制御発振器ｖＣＯから得られる第’Ｉ
Ｉの（ｃ）に示されているようなビットクロック信号Ｐ
ｃを計測用の基準のパルスとして、前記した第２のパル
ス源５ＳＧｂで発生されたパルスの周期Ｔ２を前記した
計測用の基準のパルスＰｃでカウントしたときの計測値
をＮ２としたときに、前記した計測用の基準のパルスＰ
ｃで前記した第２のパルス源５ＳＧｂで発生されたパル
スの周期Ｔ２をカウントしたときのＨ１測値Ｎ２が、電
圧制御発振器における発振周波数の第２の許容の変化範
囲βと対応して定められた最小値Ｎ２ｓ以下の場合に第
３の信号Ｓｓｂを発生させるような動作を行なうととも
に、前記した計測用の基準のパルスＰｃで、第２のパル
ス２Ｈｓｓｃｂで発生されたパルスの周期Ｔ２をカラン
１〜したとぎの計測ｇＮ２が、電圧制御発振器における
発振周波数の許容の変化範囲βと対応して定められた最
大値Ｎ２Ω以」二の場合に第４の信号ＳＣｂを発生させ
るという動作を行なう。

カウンタＣＴＡでば、フェーズ・ロックド・ループＰＬ
Ｌ中の電圧制御発振器ｖＣＯで発生されたビットクロッ
ク信号Ｐｃを計測用の基準パルスとしてパルス源５ＳＧ
ａで発生されたパルスの周期Ｔ１を計測することにより
、前記した第１のパルス源５ＳＧａで発生されたパルス
の周期Ｔ１と対応して得られる計数値Ｎ１をラッチ回路
ＬＣＡを介して第１の数値比較器ＣＯＭＩと第２の数値
比較器Ｃ０Ｍ２とに与える。

カウンタＣＴＢでは、フェーズ・ロックド・ループＰＬ
Ｌ中の電圧制御発振器ｖＣＯで発生されたビットクロッ
ク信号Ｐｃを計測用の基準パルスとして第２のパルス源
５ｓｃｂで発生されたパルスの周期Ｔ２を計測すること
により、前記したパルス源５ＳＧｂで発生されたパルス
の周期Ｔ２と対応して得られる計数値Ｎ２をラッチ回路
ＬＣＢを介して第３の数値比較器Ｃ０Ｍ３と第４の数値
比較器Ｃ０Ｍ４とに与える。

そして、第１のパルス源５ＳＧａから出力されたパルス
の周期Ｔｌを被削数パルスとしてカウンタＣＴＡに与え
られているビットクロック信号パルス　Ｐｃの個数によ
り計測するのには、前記の第１のパルス源５ＳＧａから
出力されたパルスの立上りエツジ毎にカウンタＣＴＡが
クリアされるようにすればよい。

それにより、前記したカウンタ６丁Ａにおける計数値Ｎ
１は、前記したビットクロック信号パルスＰｃの周期と
対応しているものとなっており、また、前記したカウン
タＣＴＢにおける計数値Ｎ２も前記したピッ１〜クロッ
ク信号パルスＰｃの周期と対応しているものとなってい
る。

前記したラッチ回路■、ＣＡは前記したカウンタＣＴＡ
に対してクリアパルスとして与えられている１′Ｉｆ記
した第１のパルスＷＡ　５ＳＧａから出力されたパルス
のつ」；リエッジがラッチ信号として供給されることに
より、その時点の計数値Ｎ１を第１．第２の数値比較器
ＣＯＭＩ、Ｃ０Ｍ２に与える。

また、前記したラッチ回路ＬＣＢは前記したカウンタＣ
ＴＢに対してクリアパルスとしてケえられている前記し
た第２のパルス源５ＳＧｂから出力されたパルスの立上
りエツジがラッチ信号として供給されることにより、そ
の時点の計数値Ｎ２を第３゜第４の数値比較器Ｃ０Ｍ３
．Ｃ０Ｍ４に与える。

前記したビットクロック信号Ｐｃの周期と対応している
カウンタＣＴＡの計数値Ｎｌが与えられる第１の数値比
較器Ｃ０２ｌ１には、閾値として数値Ｎｌｓが与えら九
ており、また、前記したカウンタＣＴＡの計数値Ｎ１が
与えられる第２の数値比較器Ｃ０Ｍ２には、閾値として
数値Ｎ１ｌが与えられている。

また、前記したビットクロック信号Ｐｃの周期と対応し
ているカウンタＣＴＢの計数値Ｎ２が与えられる第３の
数値比較器Ｃ０Ｍ３には、閾値として数値Ｎ２ｓが与え
られており、前記したカウンタＣＴＢの計数値Ｎ２が与
えられる第４の数値比較器Ｃ０Ｍ４には、閾値として数
値Ｎ２ｌが与えられている。

前記の閾値として与えられる数値Ｎｌｓは、ピッ１−ク
ロック信号パルスＰｃの周期の第１の許容の変化範囲に
おける最長の周期と対応する計数値であり、また、数値
Ｎ　］、　Ｑはピッ１〜タロツク信号パルス　Ｐｃの周
期の第１の許容の変化範囲における最短の周期と対応す
る計数値である。

また、前記の閾値として与えられる数値Ｎ２ｓは、ビッ
トクロック信号パルスＰｃの周期の第２の許容の変化範
囲における最長の周期と対応する計数値であり、数値Ｎ
２ｌはピッ１−クロック信号パルスＰｃの周期の第２の
許容の変化範囲における最短の周期と対応する計数値で
ある。

今、前記したカウンタＣＴＡにおける計数値Ｎ１が、Ｎ
ｌ＜　Ｎ１．ｓの場合、すなわちビットクロック信号パ
ルスＰｃの周期が、第１の許容の変化範囲の限界値以上
に長くなったときは、第１の数値比較器ＣＯ旧からは正
のパルスによる第１の信号Ｓｓａが出力され、また前記
のカウンタＣＴＡの計数値Ｎ１がＮ１ｌ（Ｎｌの場合、
すなわちビットクロック信号Ｐｃの周期が、第１の許容
の変化範囲の限界値以上に短くなったときは、第２の数
値比較器Ｃ０Ｍ２からは正のパルスによる第２の信号Ｓ
Ｑａが出力される。

また、前記したカウンタＣＴＢにおける計数値Ｎ２が、
Ｎ２＜Ｎ２ｓの場合、すなわちビットクロック信号パル
スＰｃの周期が、第２の許容の変化範囲の限界値以上に
長くなったときは、第３の数値比較器Ｃ０Ｍ３からは正
のパルスによる第３の信号Ｓｓｂが出力され、他方、前
記のカウンタＣＴＢの計数値Ｎ２がＮ２ｌ　＜　Ｎ２の
場合、すなわちビットクロック信号Ｐｃの周期が第２の
許容の変化範囲の限界値以上に短くなったときは、第４
の数値比較器ＣＯ旧からは正のパルスによる第４の信号
ＳΩｂが出力される。

前記した第１の数値比較回路ＣＯＮ　１から出力された
第１の信号Ｓｓａは切換スイッチＳＷＩの固定接点ａに
与えられ、また、前記の切換スイッチＳυ１の固定接点
すには抵抗を介してローレベルＬが与えら九ている。そ
れで、前記の切換スイッチＳＷＩの可動接点Ｃが固定接
点ａ側に切換えられたときには、第１の数値比較回路Ｃ
Ｏに１から出力された第１の信号Ｓｓａは切換スイッチ
ＳＷＩの固定接点ａと可動接点Ｃとを介してノア回路Ｎ
Ｏ旧へ、それの一方入力として供給される。前記したノ
ア回路ＮＯ旧の他方入力としては、第２の周波数比較回
路ＦＣＣｂに設けられている第３の数値比較回路Ｃ０Ｍ
３から出力された第３の信号Ｓｓｂが与えられている。

また、前記した第２の数値比較回路Ｃ０Ｍ２から出力さ
れた第２の信号５ｆｌａは切換スイッチＳＷ２の固定接
点ａに与えられ、また、前記の切換スイッチ５ｌｉ１２
の固定接点すには抵抗を介してローレベルＬが与えられ
ている。それで、前記の切換スイッチＳＷ２の可動接点
Ｃが固定接点ａ側に切換えられたときには、第２の数値
比較回路Ｃ０Ｍ２から出力された第２の信号ＳＱａは切
換スイッチＳＷ２の固定接点りと可動接点Ｃとを介して
オア回路ＯＲＩへ、それの一方入力として供給される。

前記したオア回路ＯＲＩの他方入力としては、第２の周
波数比較回路ＦＣＣｂに設けられている第４の数値比較
回路Ｃ０Ｍ４から出力された第４の信号ＳＱｂが与えら
れている。

そして、第５図中に示されている周波数比較口＝３６− 路ＦＣＣにおいては、ノア回路ＮＯ旧からの出力信号Ｓ
１が出力端子３を介して誤差信号発生回路ＥＳＧの入力
端子５に送出され、また、前記したオア回路ＯＲＩから
出力された第２の信号Ｓ２は出力端子４を介して誤差信
号発生回路ＥＳＣの入力端子６に送出されるようになさ
れており、他方、第６図中に示さ九でいる周波数比較回
路ＦＣＣにおいては、ノア回路Ｎ０ＲＩからの出力信号
が出力端子３を介して第１の誤差信号発生回路ＥＳＧＩ
の入力端子５に供給され、また、前記したオア回路ＯＲ
，１からの出力信号は出力端子４を介して第２の誤差信
号発生回路ＥＳＣ２の入力端子６に供給されるようにな
されている。

フェーズ・ロックド・ループＰＬＬ中の電圧制御発振器
ｖＣＯから出力さ九ているビットクロック信号Ｐｃの周
波数が正規の場合に、前記した第１の周波数比較回路Ｆ
ＣＣａと第２の周波数比較回路ＦＣＣｂとを備えている
周波数比較回路ＦＣＣは次のように動作する。すなわち
、フェーズ・ロックド・ループＰＬＩ、中の電圧制御発
振器ｖＣＯから出力されているビッ１〜クロック信号Ｐ
ｃの周波数が正規の場合には、周波数比較回路ＦＣＣに
おける前記した第１〜第４の数値比較器ＣＯ旧〜Ｃ０Ｍ
４からの出力はローレベルであり、また、ノア回路ＮＯ
旧からの出力はハイレヘ／Ｌ／　トナリ、オア回路ＯＲ
１がらの出力はローレベルとなるから、周波数比較回路
ＦＣＣにおける出力端子３はハイレベル、出力端子４は
ローレベルとなる。

この状態において周波数比較回路ＦＣＣの出力端子３か
ら送出されたハイレベルの第１の信号が入力端子５に供
給されるとともに、周波数比較回路ＦＣＣの出力端子４
から送出されたローレベルの第２の信号が入力端子６に
供給された第５図示の実施例における誤差信号発生回路
ＥＳＣでは、抵抗１００゜１０１．７．８からなる抵抗
回路網のアナログ加算回路によって、前記した入力端子
に供給されたハイレベルの第１の信号とローレベルの第
２の信号との中間のレベルの信号をそれの出力端子９に
送出する。

フェーズ・ロックド・ループＰＬＬ中の電圧制御発Ｌワ
器ＶＣＯから出力されているビットクロック信号号Ｐｃ
の周波数が予め定められた許容の変化範囲外にずれた場
合には、周波数比較回路ＦＣＣにおける第１の周波数比
軸回’：Ｊ′ｒＦＣＣａと第２の周波数比較回路ＦＣＣ
ｂとにおける第１〜第４の数値比較器ＣＯＭＩ〜Ｃ０Ｍ
４からの出力信号のレベルの状態が、ビットクロック信
号Ｐｃの周波数のずれの態様に応じて後述されているよ
うに変化し、周波数比較回路ＦＣＣの出力端子３，４か
ら第５図示の実施例における誤差信号発生回路ＥＳＣの
入力端子５，６に供給された第１．第２の信号が、づ抗
１００，１０１．，７．８からなる抵抗回路網のアナロ
グ加算回路を介して出力端子９に出力される信号のレベ
ルは、ビットクロック信号Ｐｃの周波数のずれの態様が
どうであるのかに応じてビットクロック信号Ｐｃの周波
数が正規の場合の信号のレベルとは異なったものとなる
。

さて、第５図中に示されている前記した誤差信号発生回
路ＥＳＣでは、それの入力端子５に対して・　供給され
る第１の信号Ｓ１と、それの入力端子６に対して供給さ
れている第２の信号ｓ２とを、前記したように抵抗１０
０，１０１，７．８とからなる抵抗回路網のアナログ加
算回路によって加算して誤差信号Ｓｅを出力端子９から
フェーズ・ロックド・ループＰＬＬ中の位相比較回路Ｐ
Ｃの入力端子１２に供給する。

前記した誤差信号発生回路ＥＳＣによって発生された誤
差信号Ｓｅが、前記したフェーズ・ロックド・ループＰ
ＬＩ、中の位相比較回路ｐｃの入力端子１２に供給され
るのは、フェーズ・ロックド・ループＰＬＬ中の電圧制
御発振器ｖＣＯから発生されたビットクロック信号Ｐｃ
の周波数が第１．第２の許容された周波数変化範囲外に
までずれた状態のときであり、フェーズ・ロックド・ル
ープＰＬＬ中の位相比較回路ＰＣは、それの入力端子１
２に供給された前記の誤差信号Ｓｅにより、位相比較回
路ＰＣ中の誤差信号が制御されて、フェーズ・ロックド
・ループＰＬＬを迅速に位相同期している状態にさせる
のである。

すなわち、ビットクロック信号Ｐｃの周波数が正規の場
合に、前記の周波数比較回路ＦＣＣから誤差信号発生回
路ＥＳＧの入力端子５に与えられる第１の信号はハイレ
ベルであるとともに、前記の周波数比較回路ＦＣＣから
誤差信号発生回路ＥＳＧの入力端子６に与えられる第２
の信号はローレベルであるから、ビットクロック信号Ｐ
ｃの周波数が正規の場合には、誤差信号発生回路ＥＳＣ
では誤差信号を発生せず、この場合に誤差信号発生回路
ＥＳＣの出力端子９に送出される信号は、既述のように
ハイレベルとローレベルとの中間のレベルの信号となる
。

したがって、ビットクロック信号Ｐｃの周波数が正規の
６合に、誤差信号発生回路１ＥＳＧから位相比較回路Ｐ
Ｃの入力端子１２に供給される信号によっても位相比較
回路ｐｃの誤差信号が変化されることはない。

次にビットクロック信号Ｐｃの周波数が正規の場合に比
べて高くなり（ピッ１−クロック（ｉ３９　Ｐ　ｃの周
期が正規の易合に比べて短くなり）、前記の周波数比に
☆回路ＦＣＣから誤差信号発生回路ＩＥＳＧの入力端子
６にりえられる第２の信号がハイレベルになった場合に
、この状態においても前記の周波数比較回路ＦＣＣから
誤差信号発生回路ＩＥＳＧの入力端子５に与えられてい
る第１の信号のレベルは、前記したビットクロック信号
Ｐｃの周波数が正規の場合にお１′ｊる信号のレベルと
同様にハイレベルであるから、ピッ１〜クロック信号Ｐ
ｃの周波数が前記した許容の周波数範囲を超えて高くな
ったときに、誤差信号発生回路ＥＳＣの出力端子９に送
出される（ｉｊ号はハイレベルの信号になり、この場合
には誤差信号発生回路ＥＳＣから位相比較回路ＰＣの入
力端子１２に供給される信号によって位相比較回路ＰＣ
の誤差信号が変化され、フェーズ・ロックド・ループＰ
　Ｌ　Ｌ中の電圧制御発振器ｖＣＯから発生されるビッ
トクロック信号Ｐｃの周波数が急速に前記した許容の周
波数範囲内の周波数になるように低くなされる。

次いで、ピッ１〜クロック信号Ｐｃの周波数が正規の場
合に比べて低くなり（ビットクロック信号Ｐｃの周期が
正規の場合に比べて長くなり）、前記の周波数比較回路
ＦＣＣから誤差信号発生回路ＥＳＣの人力Ω子５に与え
られる第１の信号がローレベルになった場合に、この状
態においても前記の周波数比較回路ＦＣＣから誤差信号
発生回路ＥＳＣの入力端子６に与えられている第２の信
号のレベルは、前記したビットクロック信号Ｐｃの周波
数が正規の場合における信号のレベルと同様にローレベ
ルであるから、ピッｌ−クロック括号Ｐｃの周波数が前
記した許容の周波数範囲を超えて低くなったときに、誤
差信号発生回路ＥＳＣの出力端子９に送出される信号は
ローレベルの信号になり、この場合には誤差信号発生回
路ＥＳＣから位相比較回路ＰＣの入力端子１２に供給さ
れる信号によって位相比較回路ＰＣの誤差信号が変化さ
れ、フェーズ・ロックド・ループＰＬＬ中の電圧制御発
振器ｖＣＯから発生されるビットクロック信号Ｐｃの周
波数が急速に前記した許容の周波数範囲内の周波数にな
るように甚くなされる。

次にＳ’Ｊ　６　Ｌ］に示されている第１の誤差信号発
生回路ＥＳＧｉでは、それの入力端子５に対して供給さ
れた第１の信号Ｓ１がインバータＩＮＶを介して第１の
シフ１−レジスタＳＲＩ　に与えられ、また、第２の誤
差信号発生回路ＥＳＣ２では、それの入力端子６に対し
て供給された第２の信号Ｓ２が第２のシフトレジスタＳ
Ｒ２に与えられる。前記した第１．第２の各シフ１−レ
ジスタＳＲＩ、ＳＲ２は、既述した周波数比較回路ＦＣ
Ｃに設けられている第１．第２のパルス源５ＳＧＡ、　
ＳＳＧ［３からカウンタＣＴＡ、　ＣＴＢとラッチ回路
ＬＣＡ、　ＬＣＢに与えられているパルスと同一のパル
スがクロック信号として供給されている。そして、前記
した第１．第２の各シフトレジスタＳＲＩ、５２ｌ２は
、それにクロックが供給された時点にデータ端子りに与
えられている情報を取込んで１ステツプだけシフトさせ
る。

第１のシフトレジスタＳＲＩにおけるＱ１〜Ｑ３の３つ
の出力は、ナンド回路ＮＡＮＤに与えられており、また
第２のシフトレジスタＳＲＩにお番プるＱ１〜Ｑ３の３
つの出力は、アンド回路ＡＮＤに与えられているから、
第１の誤差信号発生回路ＥＳＧＩにおける前記のナンド
回路ＮＡＮＤの出力側には、第１のシフト−４４＝ レジスタＳ旧におけるＱ１〜Ｑ３の３つの出力が共にハ
イレベルになったときだけにローレベルの信号が出力さ
れ、また第２の誤差信号発生回路ＨＳＧ２における前記
のアンド回路ＡＮＤの出力側には、第２のシフトレジス
タＳＲ２におけるＱ１〜Ｑ３の３つの出力が共にハイレ
ベルになったときだけにハイレベルの信号が出力される
。

前記した第１の誤差信号発生回路ＥＳＧＩに設けられて
いるナンド回路ＮＡＮＤの出力側には、抵抗４３゜４４
の各一端が接続されており、また、第２の誤差信号発生
回路ＥＳＣ２の出力側には抵抗４５．４６の各一端が接
続されている。前記した抵抗４３．４５の他端には論理
回路におけるハイレベルの電圧Ｈが接続されており、ま
た前記した抵抗４４．４６の他端は互に接続されてそこ
に出力端子９が接続されている。

したがって、前記した構成を有する第１の誤差信号発生
回路ＥＳＧＩにおいては、第１のシフトレジスタＳＲＩ
におけるそれぞれのＱ１〜Ｑ３の３つの出力が共にハイ
レベルの状態にならない限りは第１の誤差信号を発生し
ない。また、前記した構成を有する第２の誤差信号発生
回路Ｈ５Ｇ２においては、第２のシフｌ−レジスタＳＲ
２におけるそれぞれのＱ１〜Ｑ３の３つの出力が共にハ
イレベルの状態にならない限りは第２の誤差信号を発生
しない。

すなわち、第６図中に示されている構成態様を有する第
１．第２の誤差信号発生回路ＥＳＧＩ、１ＥｓＧ２から
は、所定の期間具−Ｌ（図示の実施例ではシフ１〜レジ
スタに加えられるタロツク３個分の期間であるが、所定
の期間は任意に設定できることはいうまでもない）にわ
たって発生したときに始めて第１、第２の誤差信号が発
生されるから、この第６図に示されている実施例におい
ては、例えば、入力端子１に供給された被復調信号にド
ロップアウトが発生していても、それに周波数比較回路
ＦＣＣが−々応答動作することもなく、したがって周波
数がスキップするようなことも起らない。

第６図示の実施例の装置において、フェーズ・ロックド
・ループ円、１、中の電圧制御発振器ｖＣＯから出力さ
れたビットクロック信号Ｐｃの周波数が正規の場合には
、周波数比較回路ＦＣＣにおけるノア回路Ｎｏ上の出力
がハイレベルになっており、また、オア回路ｏｎ１の出
力がローレベルとなっていて、ノア回路Ｎ０ＲＩからの
ハイレベルの出力がインバータＩＮＶを介して与えられ
る第１のシフ１〜レジスタＳＲ１への入力も、オア回路
ＯＲＩからのローレベルの出力が与えられる第２のシフ
１へレジスタＳＲ２への入力も、ともにローレベルであ
り、第１．第２のシフトレジスタＳＲＩ、　ＳＲ２の各
出力はすべてローレベルとなり、ナンド回路Ｎ　Ａ　Ｎ
　Ｄの出力はハイレベル、アンド回路Ａ　Ｎ　Ｄの出力
はローレベルとなり、第１．第２の誤差信号発生回路Ｅ
ＳＧＩ、ＥＳＣ２の出力端子９はハイレベルとローレベ
ルとの中間の電圧となる。

次に第６図の実施例に示されている装置において、フェ
ーズ・ロックド・ループＰＬＬ中の電圧制御発振器■Ｃ
Ｏから出力されたビットクロック信号ＰＣの周波数が許
容の変化範囲を超えて低くなったとき（ビットクロック
信号Ｐｃの周期が許容の変化範囲を超えて長くなったと
き）は、周波数比較回路ＦＣＣにおけるノア回路Ｎ０Ｒ
Ｉの出力がローレベルとなり、またオア回路ＯＲＩの出
力もローレベルと＝４７− なっている。

それで、ノア回路Ｎｏ上からのローレベルの出力がイン
バータＦＶを介してハイレベルとなされて与えられる第
１のシフ１−レジスタＳ旧は、それへの入力信号が所定
の期間にわたってハイレベルに保持された状態において
３つの出力がすべてハイレベルとなる。

一方、今考えている状態において、オア回路ＯＲＩから
のローレベルの出力が与えられている第２のシフ１−レ
ジスタＳＲ２からの出方はローレベルであるから、第２
のシフ１−レジスタＳＲ２からの出力はすべてローレベ
ルとなる。

したがって、ナンド回路ＮＡＮＤの出力とアンド回路Ａ
ＮＤの出力とはともにローレベルとなり、第１゜第２の
誤差信号発生回路ＥＳＧＩ、ＥＳＧ２の出力端子９から
位相比較回ＸＰｒｐｃの入力端子１２にはローレベルの
誤差信号が送出され、この場合に第１．第２の誤差信号
発生回ｕＥＳＧ　１　、　Ｈ２Ｓ　２の出力端子９がら
位相比較回路ｐｃの入力端子１２に供給される信号によ
って位相比較回路ｐｃの誤差信号が変化され、フ工−４
８＝ 一ズ・ロックド・ループＰＬＬ中の電圧制御発振器ｖｃ
Ｏから発生さ屯るピッｌ−クロック信号Ｐｃの周波数が
急速に正規の周波数になるように高くなされる。

次いで、第６図の実施例に示されている装置において、
フェーズ・ロックド・ループ円７Ｉ、中の電圧制御発振
器ｖＣＯから出力されたビットクロック信号Ｐｃの周波
数が許容の変化範囲を超えて高く（周期が許容の変化範
囲を超えて短く）なったときは、周波数比（受回路ＦＣ
Ｃにお目るオア回路ＯＲＩの出力がハイレベルとなり、
また、前記の状態においてノア回路Ｎ０ＲＩの出力もハ
イレベルとなっている。

それで、オア回路ＯＲ１からのハイレベルの出力が与え
られている第２のシフトレジスタＳＲ２からの出力は、
それへの入力信号が所定の期間にわたってハイレベルに
保持された状態において３つの出力がすべてハイレベル
となる。

一方、今考えている状態においてノア回路Ｎ０ＲＩから
のハイレベルの出力がインバータＩＮＶを介してローレ
ベルとなされて与えられる第１のシフトレジスタＳＲＩ
　の出力はローレベルとなる。

したがって、ナンド回路ＮＡＮＤの出力とアンド回路Ａ
Ｎｒ）の出力とはともにハイレベルとなり、第１゜第２
の誤差信号発生回路ＥＳＧＩ　、ＥＳＧ２の出力輪子９
から位相比較回路ＰＣの入力端子１２にはハイｌ／ベル
の誤差信号が送出され、この場合に第１．第２の誤差信
号発生回路Ｆ、ＳＧＩ、ＥＳＧ２の出力端子９から位相
比較回路ＰＣの入力端子１２に供給される信号によって
位相比較回路ｐｃの誤差信号が変化され、フェーズ・ロ
ックド・ループｔ’　ＬＬ中の電圧制御発振器ｖＣＯか
ら発生さするビットクロック信号Ｐｃの周波数が急速に
正規の周波数になるように低くなされる。

さて、今、第１のパルス源５ＳＧａから発生された周期
Ｔ１のパルスの周期を、周波数比較回路ＦＣＣにおける
第１の周波数比較回路ＦＣＣａのカウンタＣＴＡによっ
て、フェーズ・ロックド・ループＰ１．Ｌが正常にロッ
クしている状ｆｌ’Ｍにおけるフェーズ・ロックド・ル
ープ円７Ｉ、中の電圧制御発振器ｖＣＯから出力された
ビットクロック信号Ｐｃを用いて計測したときにカウン
タＣＴＡで得られる計数値Ｎ１をＭｉｎとし、第１の数
値比較器ＣＯＭＩに設定されている数値Ｎ１５（ピッ１
〜クロック信号Ｐｃの周波数の第１の許容の変化範囲に
おける下限の周波数と対応して設定されている数値・・
・ビットクロック信号ＰＣの周期の第１の許容の変化範
囲における最長の周期と対応して設定されている数値）
と、第２の数値比較器Ｃ０Ｍ２に設定されている数値Ｎ
１ｌ（ビットクロック信号Ｐｃの周波数の第１の許容の
変化範囲における上限の周波数と対応して設定されてい
る数値・・・ビットクロック信号Ｐｃの周期の第１の許
容の変化範囲における最短の周期と対応して設定されて
いる数値）とを、前記した計数値Ｎ１．ｎの±１％の数
値、すなわちＮ１５＝Ｎ１ｎＸ０．９９、Ｎ１ｆｆ＝Ｎ
１ｎＸ　１．０１にそれぞれ設定したとし、また、第２
のパルス源５ＳＧｂから発生された周期Ｔ２（ただし、
ＴＩ＞Ｔ２）のパルスの周期を、周波数比較回路ＦＣＣ
のカウンタＣＴＢによって、フェーズ・ロックド・ルー
プＰＬＬが正常にロックしている状態におけるフェーズ
・ロックド・ループＰＬＬ中の電圧制御発振器ＶＣＯか
ら出力されたピッ１〜クロック信号Ｐｃを用いて計測し
たときにカウンタＣＴＢで得られる計数値Ｎ２をＮ２ｎ
として、第３の数値比較器Ｃ０Ｍ３に設定されている数
値Ｎ２５（ビットクロック信号Ｐｃの周波数の第２の許
容の変化範囲における下限の周波数と対応して設定され
ている数値・・・ビットクロック信号Ｐｃの周期の第２
の許容の変化範囲における最長の周期と対応して設定さ
れている数値）と、第４の数値比較器Ｃ０Ｍ４に設定さ
れている数値Ｎ２ｌ（ビットクロック信号Ｐｃの周波数
の第２の許容の変化範囲における上限の周波数と対応し
て設定されている数値・・・ビットクロック信号Ｐｃの
周期の第２の許容の変化範囲における最短の周期と対応
して設定されている数値）とを、前記した計数値Ｎ２ｎ
の±５％の数値、すなわち、Ｎ　２ｓ　＝　Ｎ　２ｎＸ
　Ｏ，９５，Ｎ　２　Ｑ　＝　Ｎ　２ｎ　Ｘ　１．０５
にそれぞれ設定した場合を例にとり、断続している状態
の被復調信号を本発明のデジタル信号復調装置によって
復調しているときに、被復調信号が無信号期間から信号
の存在している期間へ変化してフェーズ・ロックド・ル
ープＰＬＬがロック外れの状態からロック状態に移行す
る場合の動作状態について説明すると次のとおりである
。

すなわち、デジタル信号復調装置において復調の対象に
している被復調信号が、第２図に示されているように信
号期間と無信号期間とが時間軸上に並んでいる場合には
、無信号期間においてフェーズ・ロックド・ループＰＬ
Ｌの電圧制御発振器■ＣＯから出力されているビットク
ロック信号の周波数（周期）が、正規の値から大きく外
れることがあるが、前記のように無信号期間にフェーズ
・ロックド・ループＰＬＬの電圧制御発振器ｖＣＯから
出力されているビットクロック信号の周波数（周期）が
、正規の値から大きく外れる際に、周波数比較回路ＦＣ
Ｃにおける第２の周波数比較回路ＦＣＣｂは、前記のビ
ットクロック信号Ｐｃの周波数が正規の値から±５％以
上ずれたかどうかを、第１のパルス源５ＳＧａで発生さ
れるパルスの周期Ｔ１に対して周期ＴＩ）Ｔ２の関係に
ある第２のパルス源５ｓｃｂから発生されるパルスの周
期Ｔ２と対応する短い時間中に検出して信号を発生し、
それにより誤差信号発生回路ＥＳＣで発生した誤差信号
によってフェーズ・ロックド・ループＰＬＬにおける電
圧制御発振器ｖＣＯから発生されるビットクロック信号
Ｐｃの周波数を迅速に正規の周波数の近傍にまで近付け
るように動作し、また、周波数比較回路ＦＣＣにおける
第１の周波数比較回路ＦＣＣａは、前記のビットクロッ
９４３号Ｐｃの周波数が正規の値から±１％以内になる
ように動作するのであり、周波数比較回路ＦＣＣは短い
時間内にビットクロック信号Ｐｃの周波数を正規の値か
ら±１％以内にさせるような動作を行なうのである。

前記した周波数比較回路ＦＣＣで行なわれる周波数比較
動作は、既述したところからも明らかなように、第１の
周波数比較回路ＦＣＣａでの周波数比較動作は、第１の
パルス源５ＳＧａで発生された周期Ｔｌのパルスの周期
中において、フェーズ・ロックド・ループ円、Ｌ中の電
圧制御発振器■ｃＯから発生されるビットクロック信号
の個数Ｎ１が、許容の範囲内の個数であるのか、許容の
範囲の個数の最小値の個数Ｎ］、ｓよりも少いか、許容
の範囲の個数の最大値の個数Ｎ１Ωよりも多いか、を判
断することによって行なわれており、また、第２の周波
数比較回路ＦＣＣｂでの周波数比較動作は、前記した第
１のパルス源５ＳＧａで発生されたパルスの周期Ｔ１に
対してＴＩ　）Ｔ２の関係にある周期Ｔ２を有する如き
第２のパルス源５ＳＧｂで発生された周期Ｔ２のパルス
の）’ｉＪ　”ＵＪ中においてフェーズ・ロックド・ル
ープＰＬＬ中の電圧制御発振器ｖＣＯから発生されるビ
ットクロック信号の個数Ｎ２が、許容の範囲内の個数で
あるのか、許容の範囲の個数の最小値の個数Ｎ２ｓより
も少いか、許容の範囲の個数の最大値の？５　’Ｋ＜　
Ｎ　２　Ｑよりも多いか、を判断することによって行な
われているが、第１の周波数比較回路ＦＣＣａでの周波
数比較動作に用いられる第１のパルス源５ＳＧａで発生
されたパルスの周期ＴＩが余りに短い場合には、フェー
ズ・ロックド・ループＰＬＬのロックイン時、あるいは
ノイズ等によってビットクロック信号の周波数が変動し
た際にも、その周波数変化が第１の許容の周波数範囲を
超えることが起きて、第１の周波数比較回路ＦＣＣから
信号が出力され、全体の回路動作が不安定になるから、
第１の周波数比較回路Ｆ　ＣＣａでの周波数比較動作に
用いる第１のパルス源５ＳＧａで発生さ止るパルスとし
ては、それの周期Ｔ１を長く設定して、その長い期間に
おけるカウント値が平均的に前述した±１％を超えてい
るかどうかについての判断を行なうようにする。

さて、デジタル信号復調装置のビットクロック信号発生
装置における一巡の制御ループのゲインを変化させるこ
とにより装置の調整を行なうようにするのには、例えば
第５図示の実施例についてはそれの誤差信号発生回路Ｅ
ＳＣにおけるアナログ稠算回路を構成している抵抗回路
網の抵抗７，８゜１．００，１０１の抵抗値を変更する
ことによって実施することもできるが、その他の調整手
段としては、第１２図に示すように前記した周波数比較
回路ＦＣＣにおける第１．第２の周波数比較回路ＦＣＣ
Ｉ、　ＦＣＣ２からの出力信号のパルス巾を単安定マル
チバイブレータＨ旧、　ＭＭ２によって変化させること
によって実施することができる。第１２図に示されてい
るノア回路Ｎ０ＲＩ、オア回路ＯＲＩは、それぞれ第５
図中に示されているノア回路Ｎ０ＲＩ、オア回路ＯＲＩ
を示している。

第１３図は第６図示の実施例における第１．第２の誤差
信号発生回路ＥＳＧ１．　ＥＳＣ２におけるナンド回路
ＮＡＮＤからの出力信号とアンド回路ＡＮＤ回路からの
出力信号のパルス巾を単安定マルチバイブレータＭＨＩ
、　ＭＭ２によって変化させることによって一巡の制御
ループのゲインを変化させ、それにより装置の調整を行
なうようにする構成例であり、第１３図に示されている
ノア回路ＮＯＲ１、オア回路ＯＲＩ、抵抗４３〜４６な
どは、第６図中に示されているノア回路Ｎ０ＲＩ、オア
回路ＯＲＩ、抵抗４３〜４６を示している。

次に、第５図及び第６図に示されている周波数比較回路
ＦＣＣ中に設けられている切換スイッチＳＷＩ。

Ｓυ２についての説明を行なう。本発明のデジタル信号
復調回路において復調の対象にされている被復調信号が
、例えば、磁気記ｔｌ再生装置からの再生信号であった
場合には、磁気テープが早送りや巻戻しによって急速走
行されるときに、被復調信号の周波数が正ｎの周波数か
ら大＋１］にずれた状態になる。

波腹ぴ１信号が磁気記録再生装置からの再生信号以外の
場合でも、披ｆ’ｄ調信号の周波数が正規の周波数から
犬山にずれた状態では、周波数比較回路ＦＣＣにおける
第１の周波数比較回路ＦＣＣＩど第２の周波数比較回路
ＦＣＣ２とにおいて、許容さオシた周波Ｓ（の変化対１
囲の狭い第１の周波数比較回路ＦＣＣ］に対しては有効
な動作７月（２ｌ持することができないことは容易に環
１：了できる。

そこで、＾′ｌｆ記のように被復調信号の周波数が正ｊ
）′！の周波数から大１］１にずれた状態の場合には切
換スイッチＳＷＩ、　ＳＷ２の可動接点Ｃを固定接点す
側に切換えて、許容された周波数の変化範囲の猿い第１
の周波数比′ｒ′〉回路ＦＣＣＩの周波数比較動作が周
波数比２ｌ支回ｇ；’ＩＦＣＣの動イ１；には無関係に
なるようにし、周波数比０回路ＦＣＣにおける周波数比
較動作が許容された周波数の変ずし範囲の広い第２の周
波数比較回路Ｆ（：Ｃ２だけによって行なわれるように
すると、ビットクロック信号の周波数が第２の周波数比
較回路ＦＣＣ２における許容された周波数の変化範囲に
入った場合に、第２の周波数比較回路ＦＣＣ２における
周波数比較動作が、許容された周波数の変化範囲の狭い
第１の周波数比較回路ＦＣＣ］による烈意味な周波数比
較動作に邪魔されることく安定な動作を行なうことがで
きる。なお、前記した切換スイッチ５ｌｊｌ、　ＳＷ２
の可動接点Ｃは、そ九の一方もしくは双方のものが固定
接点す側に切換えられるようにしてよい。

また、実施に当っては前記した第２の周波数比較回路Ｆ
ＣＣｂにおける許容された周波数の変化範囲よりも一層
許容された周波数の変化範囲の広い第３の周波数比較回
路ＦＣＣｃを第１４図のように追加して、ビットクロッ
ク信号の周波数が一層大２ｌにずれた場合に、第３の周
波数比較回路ＦＣＣｃだけによって周波数比較動作が行
なわれるようにされてもよい。第１４図において、Ｓｓ
ｃ、ＳＱｃなどは、既述した信号Ｓｓａ、ＳＱ　ａ、Ｓ
ｓｂ、ＳＤ、ｂなどと同様な信号である。

第１５図は、デジタル信号復調装置のビットクロック信
号発生装置における一巡の制御ループのゲインを変化さ
せて装置の調整を行なうようにする既述した第１２図示
の構成例の他の構成例であり、この構成例において、Ｍ
ＭＩ、ＭＭ２．ＭＭ３．ＭＭ４は単安定マルチバイブレ
ータ、ＳＷ３．Ｓυ４は切換スイッチ、であり、また、
第１の周波数比較回路ＦＣＣａ　、第２の周波数比較回
路ＦＣＣｂ、ノア回路Ｎ０ＲＩ、オア回路ＯＲ１などは
第５図中の第１の周波数比較回路ＦＣＣａ。

第２の周波数比較回路ＦＣＣｂ、ノア回路ＮＯＲ１、オ
ア回路０旧にそれぞれ対応している。また、第１６図の
（ａ）、（ｂ）は、前記した第１５図中に使用されてい
る切換スイッチ５Ｉｉ１３．　ＳＷ／Ｉの構成例を示し
たものである。

次に、第５図及び第６図中に示されているフェーズ・ロ
ックド・ループＰＬＬ中の位相比較回路ＰＣの構成と動
作とについて説明する。第５図及び第６図中に示されて
いるフェーズ・ロックド・ループ円７Ｌ中の位相比較回
路ＰＣにおいて、それの入力端子１０．２ｌの内の入力
端子１０には検出窓パルス発主回路ＤＩＮＣで発生され
た第７図の（ａ）に示されているような検出窓パルスＰ
ｗが供給されており、また、入力端子２ｌにはフェーズ
・ロックド・ループＰＬＬ中の電圧制御発振器ｖＣＯで
発生された例えば第７図の（ｂ）に示されているような
ビットクロック信号Ｐｃが供給さ九ている（第７図の（
ｂ）に示されているビットクロック信号Ｐｃは、フェー
ズ・ロックド・ループＰＬＬ中の電圧制御発振器ｖＣＯ
が正規の周期を有しているビットクロック信号Ｐｃを発
生している場合を例示しているものである）。

前記した入力端子１０に供給された検出窓パルスＰＷは
、ナンド回路１４にそれの一方入力として与えられてい
るとともに、排他的論理和回路１５にもそれの一方入力
として与えられている。また、前記した入力端子２ｌに
供給されたビットクロック信号−Ｐｃは、前記したナン
ド回路１４へそれの他方入力として与えられている。

第７図の（ａ）に示されている検出窓パルスＰｗと、第
７図の（ｂ）に示されているビットクロック信号Ｐｃと
が与えられている前記したナンド回路１４からは、第７
図の（ｃ）に示されているようなパルスＰｎが出力され
て、このパルスＰｎは前記した排他的論理和回路１５へ
それの他方入力として供給されるとともに、排他的論理
和回路１６にそれの一方入力として供給される。

ナンド回路１４から出力された第７図の（ｃ）に示され
ているパルスＰｎは、ビットクロック信号Ｐｃの波形の
立下り縁に対して、波形の立上り縁が進んでいる状態の
検出窓パルスＰｗの波形の立上り縁を立下り縁とし、ま
た、前記したビットクロック信号Ｐｃの波形の立下り縁
を立」ニリ緑としているパルスである。

前記のパルスＰｎはｌ１ｌｉ他的論理和回路１６にそれ
の一方入力として与えられているが、排他的論理和回路
１６の他方入力には論理回路におけるハイレベルの電圧
Ｈが供給されているから、前記の排他的論理和回路１６
の出力側には、第７図の（Ｃ）に示されているパルスＰ
ｎとは極性の反対なパルスＰｎｒ　（第７図の（ｄ））
が出力される。

前述したように、入力端子１０に供給さ九た検出窓パル
スＰＷと、ナンド回路１４から出力されたパルスＰｎと
が２人力として供給されている排他的論理和回路１５か
らは、第７図の（ｅ）に示されているようなパルスＰｘ
、すなわち、第７図の（ａ）に示されている検出窓パル
スＰＷの波形の立下り緑に対して、波形の立下り縁が進
んでいる状態の第７図の（ｂ）に示されているようなビ
ットクロック信号Ｐｃの立下り縁を立下り縁とし、また
、前記した検出窓パルスＰｗの立下り縁を立上り縁とし
ているようなパルスＰｘが出力される。

前記した排他的論理和回路１５の出力側には、抵抗１０
，２１の各一端部が接続されており、また、峙記したＪ
ｌ、他的論理和回路托の出力側には、抵抗２０゜２２の
各一端部が接続されている。前記した抵抗１９゜２０の
各他端部には、論理回路におけるハイレベルの電圧Ｉ−
１が接続されており、また、前記した抵抗２１．２２の
各他端部は接続点Ａで互に接続されいる。

前記の接続点Ａには互に逆の接続極性で並列接続されて
いるダイオード２７．２８からなる雑音低減回路２９の
一端部が接続されており、また、前記した雑音低減回路
２９の他端部は演算増幅器３０の反転入力端子に接続さ
れている。

それで、前記した排他的論理和回路１５から出力される
第７図の（ｅ）に示されるようなパルスＰｘと、前記し
た排他的論理和回路１６から出力される第７図の（ｅ）
に示されるようなパルスＰｎｒとは、抵抗２１と抵抗２
２とからなるアナログ加算回路で加算されることにより
、前記したＡ点には第７図の（ｆ）に示されているよう
な加算信号Ｐａが出力される。

前記のようにＡ点に現われた加算信号Ｐａは、それが雑
音低減回路２９を介して演算増幅器３０の反転入力端子
に与えられる際に、雑音低減回路２９におけるダイオー
ド２７．２８の閾値電圧を超える信号だけが演算増幅器
３０の反転入力端子に供給されるようになされるから、
前記した雑音低減回路２９により電圧制御発振器■ＣＯ
に供給される制御信号の雑音成分が減少できる。

演算増幅器３０の反転入力端子に供給された前記の信号
は、演算増幅器３０で積分されて出力端子Ｉ３から電圧
制御発振器ｖＣＯに対し、発振周波数制御電圧として供
給されるようになされているのであるが、前記した演算
増幅器３０の非反転入力端子には、排他的論理和回路１
７．１８の出力電圧が、アナログ加算回路によって加算
された０点の電圧が与えられるようになされていて、前
記した演算増幅器３０は前記の０点に現われた電圧を閾
値として、演算増幅器３０の反転入力端子に供給された
信号に対する積分動作を行なう。

すなわち、前記した排他的論理和回路１７には、それに
対する２つの入力信号として、端子３２からの電圧と、
論理回路におけるローレベルの電圧とが与えられており
、また、前記した排他的論理和回路１８には、それに対
する２つの入力信号として、端子３２からの電圧と、論
理回路におけるハイレベルの電圧とが与えられている。

前記した端子３２に与える電圧は、論理回路におけるハ
イレベルの電圧でも、あるいは論理回路におけるローレ
ベルの電圧でも、または前記したナンド回路１４の出力
電圧であってもよい。

そして、排他的論理和回路１７の出力側は、抵抗２３を
介して論理回路におけるハイレベルの電圧Ｈに接続され
ているとともに抵抗２５を介して０点に接続されており
、また、排他的論理和回路１８の出力側は、抵抗２４を
介して論理回路におけるハイレベルの電圧■］に接続さ
れているとともに抵抗２６を介して０点に接続されるこ
とにより、前記のようにして排他的論理和回路１７．１
８の出力電圧がアナログ加算回路によって加算された０
点の電圧が演算増幅器３０の非反転入力端子に与えられ
て、前記した演算増幅器３０は、それの非反転入力端子
に与えられた０点の電圧を閾値として、演算増幅器３０
の反転入力端子に供給された信号に対する積分動作を行
なうのである。

第７図において、■４は論理回路におけるハイレベルの
電圧を示し、また、Ｌは論理回路におけるローレベルの
電圧を示し、さらにＭは論理回路におけるハイレベルの
電圧と論理回路におけるローレベルの電圧とがアナログ
的に加算された結果として得られた電圧である。

第７図の（ａ）〜第７図の（ｆ）に丞されている波形図
を参照す九ば判かるように、月り″他的論理和回路１５
から出力されるパルスＰｘと、Ｊｊｌ：他的論理和回路
１Ｇから出力されろパルスＰｎｒどが、第７　ｔｅｌの
（ｄＬ（ｅ）に示されているように、共に同一のパルス
巾を示すパルスとなされている場合には、抵抗３４とコ
ンデンサ３３どを浩Ａ、で構成されている演算増幅器３
０における積分動作のＸ’Ｓ果はＯであり、この場合に
おける位相比較回路ｐｃからの出力信号の信号レベルは
、そ才しまでの電圧を保持するので、位相比較回路ｐｃ
からの出力信号による電圧制御発振器ｖＣＯに対するチ
ャージ、ディスチャージは行なわれない。

しかし、第７図の（ａ）に示されている検出窓パルスＰ
ｗと、第７図の（ｂ）に示されているビットクロック信
号Ｐｃどの相対的な位相関係が、第７図の（ａ）、（ｂ
）　　に示されている状態からずれた場合には、第７図
の（ｄ）に示さ２しているパルスＰｎｒのパルス＋４１
と、第７図の（Ｇ）に示されているピッｌ−クロック信
号ＰＸのパルス巾とが互に異なるものとなるから、演算
増幅器３０で行なわれる積分動作の結果として、正極性
、または負極性の誤差信号が発生し、それに従って電圧
制御発振器ｖＣＯは検出窓パルスＰＷと、ビットクロッ
ク信号Ｐ’ｃとの相対的な位相関係が、第７図の（ａ）
、（ｂ）に示されている正規の状態に戻されるように、
それの発振周波数が自動制御される。

なお、Ｂ点と入力端子１２との間には、互に逆極性に接
続された２個のダイオード３ｓ、　３６からなる雑音低
減回路３７が接続されている。前記した入力端子１２に
は、既述した第１．第２の誤差信号発生回路ＥｓＧｘ、
ａｓｃ２からの第１．第２の誤差信号Ｓ　ｌｅ。

Ｓ２ｅが供給されるのである。

第８図は、位相比較回路ＰＣの他の構成例を示すブロッ
ク図であり、この第８図において既述した第７図に示す
位相比較回路ｐｃにおける構成と同等な構成部分には、
第７図中で使用した図面符号と同一な図面符号が付され
ている。また、第９図の（、）〜（ｅ）は、電圧制御発
振器■ＣＯが正規の周期のビットクロック信号を発生し
ている状態での第＝６８− ８図に示す位相比較回路ｐｃの動作説明用の波形図、第
１０図の（ａ）〜（ｅ）は、電圧制御発振器■ＣＯが正
規の周期よりも短い周期のビットクロック信号を発生し
ている状態での第８図に示す位相比較回路ＰＣの動作説
明用の波形図であり、さらに、第２ｌ図の（ａ）〜（ｅ
）は、電圧制御発振器ｖＣＯが正規の周期よりも長いビ
ットクロック信号を発生している状態での第８図に示す
位相比較回路ｐｃの動作説明用の波形図をそれぞれ示し
ている。

第８図において、入力端子１０に供給された検出窓パル
スＰｗは、インバータ３９に供給されるとともに、Ｄ型
フリップフロップ４１のクリア端子にも供給されている
。また、入力端子２ｌに供給されたビットクロック信号
Ｐ’ｃは、インバータ３８に供給されているとともに、
Ｄ型フリップフロップ４１のクロック端子にも供給され
ている。

前記したインバータ３９の出力信号は、Ｄ型フリップフ
ロップ４２のクロック端子に供給され、また、前記した
インバータ３８の出力信号は、Ｄ型フリップフロップ４
２のクリア端子とデータ端子とに与えられている。また
、前記したＤ型フリップフロップ旧のデータ端子には、
論理回路におけるハイレベルの電圧Ｈが与えられており
、Ｄ型フリップフロップ４１のＱ端子には、抵抗２０．
２２の各一端が接続され、前記のＤ型フリップフロップ
４２のＱバ一端子には、抵抗１９．２１の各一端が接続
されているのである。

また、Ｄ型フリップフロップ４ｏのクロック端子とデー
タ端子及びクリア端子などには、論理回路におけるロー
レベルの電圧りが供給され、また、Ｄ型フリップフロッ
プ４０のＱ端子には抵抗２４．２６の各一端が接続され
、Ｄ型フリップフロップ４０のＱバ一端子には抵抗２３
．２５の各一端が接続されている。

前記した抵抗１９，２０，２３．２４の各他端部は、論
理回路におけるハイレベルの電圧）−１に接続され、ま
た、前記した抵抗２１．２２の他端部はＡ点に接続され
、抵抗２５．２６の他端部はＣ点に接続されている。

そして、前記したＡ点は２個のダイオード２７゜２８か
らなる雑音低減回路２９とＢ点とを介して演算１９幅器
３０の反転入力端子に接続され、また、前記したＣ点は
演算増幅器３０の非反転入力端子に接続されている。前
記したＢ点と入力端子１２との間には２個のダイオード
３５．３６よりなる雑音低減回路３７が接続されている
。前記した演算増幅器３０の出力側と反転入力端子との
間には、抵抗３４とコンデンサ３３との直列接わ７回路
が接続されている。

電圧制御発振器■ＣＯで発生されたビットクロック信号
Ｐｃが、正規の周期を有している状態において、前記し
た構成を有する第８図示の位相比較回路ｐｃは、各部の
波形が第９図の（ａ）〜（、）に示すようなものとなる
ような動作を行なう。

すなわち、第９図示の波形図において、第９図の（、）
は第８図に示す位相比較回路ＰＣにおける入力端子１０
に供給された検出窓パルスＰｗであり、また第９図の（
ｂ）は第８図に示す位相比較回路＋）Ｃのの入力端子房
に供給されているピッｌ−クロック信号Ｐｃであり、さ
らに第９図の（ｃ、）は第８図に示す位相比較回路ＰＣ
におけるＤ型フリップフロップ４１のＱ　＜？ｇ子に現
われる常にローレベルの状態の出力信号を示し、さらに
また、第９図の（ｄ）は第８図に示す位相比較回路ＰＣ
におけるＤ型フリップフロップ４２のＱバ一端子に現わ
れる常にハイレベルの状態の出力信号を示し、また、第
９図の（ｅ）は第８図に示す位相比較回路ｐｃにおける
前記したＤ型フリップフロップ４１のＱ端子に現われる
常にローレベルの状態の出力信号と、Ｄ型フリップフロ
ッフ４２のＱバ一端子に現われる常にハイレベルの状態
の出力信号とが、抵抗２１．２２からなるアナログ加算
回路によって加算されてＡ点に現われる出力信号の状態
を示しているものであるが、このように、電圧制御発振
器ｖｃｏで発生されたビットクロック信号Ｐｃが、正規
の周期を有している状態における第８図に示されている
位相比較回路ＰＣでは、それのＡ点における電圧が第９
図の（ｅ）に示されているようにＭの信号レベルとなる
ので、ｖＣＯに対しての誤差信号は発生しない。

次に、電圧制御発振器ｖｃＯが第１０図の（ｂ）に示さ
れているように正規の周期よりも短い周期のビットクロ
ック信号Ｐｃを発生している状態におい一７２＝ て、第８図に示す位相比較回路ｐｃのＤ型フリップフロ
ップ４１のＱ端子には、第１Ｏ図の（Ｃ）に示されてい
るように、ピッ１〜クロック信号Ｐｃの立」−り緑で立
上り、検出窓パルスＰｗの立下り緑で立下がるパルスが
現われ、したがって電圧制御発振器ｖＣＯが正規の周期
よりも短い周期のビットクロック信号Ｐｃを発生してい
る状態における第８図示の位相比較回路ＰＣにおけるＡ
点には、前記のＤ型フリップフロップ４１のＱ端子に現
われる第１０図の（ｃ）に示されるパルスと、Ｄ型フリ
ップフロップ４２のＱバ一端子に現われる第１０図の（
ｄ）に示されている常にハイレベルＨの信号とが抵抗２
１．２２からなるアナログ加算回路によって加算された
第１０図の（ｅ）に示されるパルスがＡ点に現われる。

そして、前記した第１０図の（ｅ）に示されるパルスは
、雑音低減回路２９を介して演算増幅器３ｏの反転入力
端子に供給される。また、前記の演算増幅器３０の非反
転入力端子には、Ｄ型フリップフロップ４０のＱ端子の
出力とＱバ一端子出力とが抵抗２５゜２６よりなるアナ
ログ加算回路によって加算された電圧（論理回路におけ
るハイレベルの電圧とローレベルの電圧とがアナログ的
に加算された電圧）が与えられているから、演算増幅器
３０は前記した非反転入力端子に与えられた電圧を閾値
として、反転入力端子に供給された電圧を積分して誤差
信号を発生し、それを出力端子１３を介して電圧制御発
振器ｖＣＯに与える。電圧制御発振器ｖＣＯでは前記し
た誤差信号によってそれの発振周波数が低くなるように
自動制御され、電圧制御発振器ｖＣＯで発生されるビッ
トクロック信号を正規の周期にもどす。

さて、電圧制御発振器■ＣＯが第２ｌ図の（ｂ）に示さ
汎ているように正規の周期よりも長い周期のビットクロ
ック信号Ｐｃを発生している状態において、第８図に示
す位相比較回路ＰＣのＤ型フリップフロップ４２のＱバ
一端子には、第２ｌ図の（ｄ）に示されているように、
検出窓パルスＰｗの立下り縁で立下り、ビットクロック
信号Ｐｃの立上り縁で立上がるパルスが現われ、したが
って電圧制御発振器ｖＣＯが正規の周期よりも長い周期
のビットクロック信号号Ｐｃを発生している状態におけ
る第８図示の位相比較回路ｐｃにおけるＡ点には、前記
のＤ型フリップフロップ４２のＱバ一端子に現われる第
２ｌ図の（ｄ）に示されるパルスと、Ｄ型フリップフロ
ップ４１のＱ　絽子に現われる第２ｌ図の（Ｃ）に示さ
れている常に同一の信号レベルの信号とが抵抗２１、２
２からなるアナログ加算回路によって加算された第２ｌ
図の（、）に示されるパルスがＡ点に現われる。

そして、前記した第２ｌ図の（ｅ）に示されるパルスは
、雑音低減回路２９を介して演算増幅器３０の反転入力
端子に供給される。また、前記の演算増幅器３０の非反
転入力端子には、Ｄ型フリップフロップ４０のＱＣ子の
出力とＱバ一端子出力とが抵抗２５゜２６よりなるアナ
ログ加算回路によって加算された電圧（論理回路におけ
るハイレベルの電圧とローレベルの電圧とがアナログ的
に加算された電圧）が与えられているから、演算増幅器
３０は前記した非反転入力端子に与え−られた電圧を閾
値として、反転入力端子に供給された電圧を積分して誤
差信号を発生し、それを出力端子１３を介して電圧制御
発振器ＶＣＯに与える。電圧制御発振器ｖＣＯでは前記
した誤差信号によってそれの発振周波数が高くなるよう
に自動制御され、電圧制御発振器ｖＣＯで発生されるビ
ットクロック信号を正規の周期にもどす。

既述したように、フェーズ・ロックド・ループＰＬＬの
電圧制御発振器■ＣＯで発生されたビットクロック信号
Ｐｃの周期が正規の場合には、誤差信号発生回路（第５
図中の誤差信号発生回路ＥＳＣ、第６図中の第１．第２
の誤差信号発生回路ＥＳＧＩ、ＥＳＧ２）の出力信号は
周波数誤差信号とはならず、この場合には前記の周波数
比較回路ＦＣＣから位相比較回路ＰＣの入力端子１２に
供給された信号によっても位相比較回路ｐｃの誤差信号
が変化されることはない。

次に、フェーズ・ロックド・ループＰＬＬの電圧制御発
振器ｖＣＯで発生されたビットクロック信号Ｐｃの周期
が正規の場合に比べて短くなった場合には、前記した誤
差信号発生回路の出力信号は論理回路におけるハイレベ
ルの信号となされて、それが周波数誤差信号として位相
比較回路ＰＣの入力端子１２に供給されることにより、
位相比較回路ＰＣにおけるＢ点の電圧は論理回路におけ
るハイレベルに保持されるために、位相比較回路ＰＣの
誤差信号が変化され、位相比較回路ＰＣから電圧制御発
振器ｖＣＯに対してそれの発振周波数を急速に低下させ
るような制御信号が与えられることにより電圧制御発振
器ｖＣＯの発振周波数が急速に低下されて、ビットクロ
ック信号の周期が正規の値になされるのである。

前記とは逆に、フェーズ・ロックド・ループＰＬＬの電
圧制御発振器ｖＣＯで発生されたビットクロック信号Ｐ
ｃの周期が正規の場合に比べて長くなった場合には、前
記した誤差信号発生回路ＥＳＣの入力端子５，６に対し
て与えられる信号は、共にローレベルの状態の信号とな
る。

したがって、フェーズ・ロックド・ループＰＬＬの電圧
制御発振器■ＣＯで発生されたビットクロック信号Ｐｃ
の周期が正規の場合に比べて長くなつた場合には、前記
した誤差信号発生回路における出力信号は論理回路にお
けるローレベルの信号となされて、それが周波数誤差信
号として位相比較回路ｔｌｃの入力端子Ｉ２に供給され
ることにより、位相比較回路ｐｃにおける８点の電圧は
論理回路におけるローレベルに保持されるために、位相
比較回路ｐｃの誤差信号が変化され、位相比較回路ｐｃ
から電圧制御発振器ｖＣＯに刻してそれの発振周波数を
急速に」１昇させるような制御信号が与えられることに
より電圧制御発振器ＶＣＯの発振周波数が急速に」１昇
されて、ビットクロック信号の周期が正規の値になされ
るのである。

（効果） 以上、詳細に説明したところから明らかなように１本完
明のデジタル信号復調装置は、ビットクロック信号の位
相情報を間欠的に含んでいる信号で構成される如き変調
方式に従って変調されているデジタル信号を被復調信号
とし、その被復調信号における波形の立上りと立下りと
の何れか一方の時間位置、もしくは双方の時間位置から
、前記したピッ１ヘクロック信号のパルスｌ〕よりも短
い予め定められたパルスｌ］を有する検出窓パルスを発
生させる手段と、前記の検出窓パルスを位相比較回路と
電圧制御発振器とを含んで構成されているフェーズ・ロ
ックド・ループに比較波として与える手段と、周期がＴ
Ｉの第１のパルスを発生する第１のパルス源と、周期Ｔ
２が前記した第１のパルス源で発生される第１のパルス
の周期Ｔ１に対して、’ｒ２＜Ｔ１の関係にある第２の
パルスを発生する第２のパルス源と、前記したフェーズ
・ロックド・ループ中の電圧制御発振器から得られるピ
ッ１−タロツク信号を計測用の基準のパルスとして、前
記した第１のパルス源で発生された第１のパルスの周期
ＴＩひ計測する第１の計測手段と、前記したフェーズ・
ロックド・ループ中の電圧制御発振器から得られるビッ
トクロック信号を計測用のｎＱのパルスとして、前記し
た第２のパルス源で発生さｈだ第２のパルスの周期′ｒ
、２を計測する第２のｇ−１測手段と、前記した第１の
パルス源で発生された第１のパルスの周期Ｔ１を前記し
た基準のパルスでカラン１−シたときの計測値をＮ１と
したときに、計測値Ｎ１が電圧制御発振器における発振
周波数の第１の許容の変化範囲と対応して定められた最
小値Ｎｌｓ以下の場合に第１の信号を発生させるととも
に、前記の計測値Ｎ１が前記した発振周波数の第１の許
容の変化範囲と対応して定められた最大値Ｎ１ｆ１以上
の場合に第２の信号を発生させる手段と、前記した第２
のパルス源で発生された第２のパルスの周期Ｔ２を前記
した基準のパルスでカウントしたときの計測値をＮ２と
したときに、電圧制御発振器の発振周波数について設定
されている前記した第１の許容の変化範囲における周波
数変化率に比べて大きな周波数変化率を有するように設
定されている発振周波数の第２の許容の変化範囲と対応
して定められた最小値Ｎ２ｓよりも前記した計測値Ｎ２
が小さな場合に第３の信号を発生させるとともに、前記
の計測値Ｎ２が電圧制御発振器における発振周波数の第
２の許　　・容の変化範囲と対応して定められた最大値
Ｎ２ｌ以上の場合に第４の信号を発生させる手段と、前
記した第１の信号と第３の信号とによって第１の誤差信
号を得る手段と、前記した第２の信号と第４の信号とに
よって第２の誤差信号を得る手段と、前記した各誤差信
号によって前記したフェーズ・ロックド・ループ中の位
相比較回路の誤差信号を制御する手段とからなるビット
クロック信号発生装置を備えてなるデジタル信号復調装
置、及びビットクロック信号の位相情報を間欠的に含ん
でいる信号で構成される如き変調方式に従って変調され
ているデジタル信号を被復調信号とし、その被復調信号
における波形の立上りと立下りとの何れか一方の時間位
置、もしくは双方の時間位置から、前記したビットクロ
ック信号のパルス巾よりも短い予め定められたパルス巾
を有する検出窓パルスを発生させる手段と、前記の検出
窓パルスを位相比較回路と電圧制御発振器とを含んで構
成されているフェーズ・ロックド・ループに比較波とし
て与える手段と、周期がＴ１の第１のパルスを発生する
第１のパルス源と、周期Ｔ２が前記した第１のパルス源
で発生される第１のパルスの周期Ｔ１に対して、Ｔ２＜
Ｔ１の関係にある第２のパルスを発生する第２のパルス
源と、前記したフェーズ・ロックド・ループ中の電圧制
御発振器から得られるビットクロック信号を計測用の基
準のパルスとして、前記した第１のパルス源で発生され
た第１のパルスの周期Ｔ１を計測する第１の計測手段と
、前記したフェーズ・ロックド・ループ中の電圧制御発
振器から得られるビットクロック信号を計測用の基準の
パルスとして、前記した第２のパルス源で発生された第
２のパルスの周期Ｔ２を計測する第２の計測手段と、前
記した第１のパルス源で発生された第１のパルスの周期
Ｔ１を前記した基準のパルスでカウントしたときの計測
値をＮ１としたときに、計測値Ｎ１が電圧制御発振器に
おける発振周波数の第１の許容の変化範囲と対応して定
められた最小値Ｎｌｓ以下の場合に第１の信号を発生さ
せるとともに、前記の計測値Ｎ１が前記した発振周波数
の第１の許容の変化範囲と対応して定められた最大値Ｎ
１ｌ　以上の場合に第２の信号を発生させる手段と、前
記した第２のパルス源で発生された第２のパルスの周７
ＵＩ　Ｔ　２を前記した基準のパルスでカウントしたと
きの計測値をＮ２としたときに、電圧制御発振器の発振
周波数について設定さ扛た前記した第１の許容の変化範
囲における周波数変化率に比べて大きな周波数変化率を
有するように設定されている発振周波数の第２の許容の
変化範囲と対応して定められた最小値Ｎ２ｓよりも前記
した計ｉｔ′！Ｉ値Ｎ２が小さな場合に第３の信号を発
生させるとともに、前記の計測’Ｉｆ　Ｎ　２が電圧制
御発振器における発振周波数の第２の許容の変化範囲と
対応して定められた最大値Ｎ２ｌ以上の場合に第４の信
号を発生させる手段と、前記した第１の４ｇ号と第３の
信号とによって第１の誤差信号を得る手段と、前記した
第２の信号と第４の信号とによって第２の誤差信号を得
る手段と”、前記した各誤差信号によって前記したフェ
ーズ・ロックド・ループ中の位相比較回路の誤差信号を
側御する手段と、前記した第１の信号と第２の信号との
何れか一方の信号もしくは双方の信号を選択的に無効に
する手段とからなるビットクロック−８３＝ 信号発生装置を備えてなるデジタル信号復調装置である
から、この本発明のデジタル信号復調装置によれば、そ
れの復調の対象にしている信号が比較的に長い無信号期
間を有しているような状態で時間軸上で断続していて、
無信号期間中にフェーズ・ロックド・ループのロックが
外れた際にも、前記の無信号期間の経過後に再び現われ
た信号によってフェーズ・ロックド・ループが短時間の
内に迅速にロックした状態になされるのであり、本発明
のデジタル信号復調装置によれば、既述した従来のデジ
タル信号復調装置における問題点が良好に解決されるの
である。

【図面の簡単な説明】

第１図は本発明のデジタル信号復調装置の構成原理及び
動作原理を説明するためのブロック図、第２図は比較的
に長い無信号期間を有しているような状態で時間軸」二
で断続している信号の一例図、第３図は回転磁気ヘッド
型磁気記録再生装置の磁気ヘッド部分の平面図、第４図
及び第７図ならびに第９図乃至第２ｌ図は説明用の波形
図、第５図及び第６図は本発明のデジタル信号復調装置
のそれぞれ翼なる実施例のブロック図、第８図及び第１
２図乃至第１６図は本発明のデジタル信号Ｕ調装置の一
部の構成部分のブロック図である。 ＤｕＣ・・・検出窓パルス発生回路、ＰＬＬ・・・フェ
ーズ・ロックド・ループ、ＰＣ・・・位相比較回路、ｖ
ＣＯ・・・電圧制御発振器、ＦＣＣ・・・周波数比較回
路、ＦＣＣａ・・・第１の周波数比較回路、ＦＣＣｂ・
・・第２の周波数比較回路、ＥＳＣ・・・誤差電圧発生
回路、ＥＳＧＩ・・第１の誤差電圧発生回路、Ｈ５Ｇ２
・・・第２の誤差電圧発生回路、ＳＳＧ　ａ・・・第１
のパルス源、ＳＳＧ　ｂ・・・第２のパルス源、ＳＷＩ
、ＳＶ２・・・第１．第２の切換スイッチ、＾　＾　　
　　へ　へ　　へ　　　　　へ　　へ（ｊ　　−ＯＬＪ
　　”ｔ：Ｉ　　　　Φ　　　　　　（Ｉｎ！５ＪＶＱ
！′＋＋ｌＩ＋ｌ Δイ ー　　Δ 手続補正書　（自発） １、事件の表示 昭和６０年特許願第９９９００号 ２、発明の名称 デジタル信号復調装置 ３、補正をする者 事件との関係　　　　特　許　出願人 化　所　神奈川県横浜市神奈用区守屋町３丁目１２番地
名称（４３２）　　日本ビクター株式会社４、代理人 ファクシミリ０３（４７２）　２２５７番５、補正命令
の日付　（自発） （３）添付図面第５図、第７図及び第１３図ならびに第
１６図を別紙のように補正する。 ７、補正の内容 （１）特許請求の範囲を別紙のように補正する。 （２）第１３頁第１０行「パルスｒ２ｌ」を「周期」に
補正する。 （３）第１６頁第２行「パルス巾」を「周期」に補正す
る。 ７（４）第１９頁第１７″行「パルス「２ｌ」を「周期
」に補正する。 （５）第１９頁第２０行「パルス巾」を「周期Ｔ」に補
正する。 （６）第２０頁第１９行ｒｓｓＧｂで発生」をｒＳＳＧ
ｂ　（第１図中には図示されていない）で発生」に補正
する。 （７）第２３頁第１２行［供給されてピッｌ−Ｊを「供
給されているピッｌ−Ｊに補正する。 （８）第２９頁第２行〜同頁第３行［パルスｔ２ｌＴ　
Ｊを「周期Ｔ」に補正する。 （９）第２９頁第６行「周期」をｒ周期Ｔ」に補正する
。 （１０）第３３頁第７行「信号パルス」を「信号」に補
正する。 （２ｌ）第３３頁第１２行「信号パルス」を「信号」に
補正する。 （１２）第３３頁第１５行「信号パルス」を「信号」に
補正する。 （１３）第３５頁第２行「信号パルス」を「信号」に補
正する。 （１４）第３５頁第４行〜同頁第５行「信号パルスｊを
「信号」に補正する。 （１５）第３５頁第８行「信号パルス」を「信号」に補
正する。 （１６）第３５頁第１０行〜同頁第２ｌ行「信号パルス
」を「信号」に補正する。 （１７）第３５頁第１４行〜同頁第１５行「信号パルス
」を「信号」に補正する。 （Ｎ８）第３６頁第５行「信号パルス」を「信号」に補
正する。 （１９）第５８頁第１２行「ノア回路ＮＯＲＭ、オア回
路ＯＲ１」を「ナンド回路ＮＡＮＤ、アンド回路ＡＮＤ
Ｊに補正する。 （２０）第８０頁第１行「パルス１月を周期」に補正す
る。 図を別紙のように補正する。 「特許請求の範囲 ■、　ピッ１〜クロック信号の位相情報を間欠的に含ん
でいる信号で構成される如き変調方式に従って変調され
ているデジタル信号を被復調信号とし、その被復調信号
しこおける波形の立上りと立下りとの何れか一方の時間
位置、もしくは双方の時間位置から、前記したビットク
ロック信号の１ｑ　＋訃よりも短い予め定められたパル
スｌ］を有する検出窓パルスを発生させる手段と、前記
の検出窓パルスを位相比較回路と電圧制御発振器とを含
んで構成されているフェーズ・ロックド・ループに比較
波として与える手段と、周期がＴ１の第１のパルスを発
生する第１のパルス源と、周期Ｔ２が前記した第１のパ
ルス源で発生される第１のパルスの周期Ｔ１に対して、
Ｔ２＜ＴＩの関係にある第２のパルスを発生する第２の
パルス源と、前記したフェーズ・ロックド・ループ中の
電圧制御発振器から得られるピッ１〜クロック信号を計
？１ＩＩＩ用の基準のパルスとして、前記した第１のパ
ルス源で発生された第１のパルスの周期Ｔ１を計測する
第１の計測＝３一 手段と、前記したフェーズ・ロックド・ループ中の電圧
制御発振器から得られるビットクロック信号を計測用の
基準のパルスとして、前記した第２のパルス源で発生さ
れた第２のパルスの周期Ｔ２を計測する第２の計測手段
と、前記した第１のパルス源で発生された第１のパルス
の周期Ｔ１を前記した基準のパルスでカウントしたとき
の計測値をＮ１としたときに、計測値Ｎ１が電圧制御発
振器における発振周波数の第１の許容の変化範囲と対応
して定められた最小値Ｎｌｓ以下の場合に第１の信号を
発生させるとともに、前記の計測値Ｎ１が前記した発振
周波数の第１の許容の変化範囲と対応して定められた最
大値Ｎ１０以上の場合に第２の信号を発生させる手段と
、前記した第２のパルス源で発生された第２のパルスの
周期Ｔ２を前記した基準のパルスでカラン１〜したとき
の計測値をＮ２としたときに、電圧制御発振器の発振周
波数について設定されている前記した第１の許容の変化
範囲における周波数変化率に比べて大きな周波数変化率
を有するように設定されている発振周波数の第２の許容
の変化範囲と対応して定められた最小値Ｎ２ｓよりも前
記した計測値Ｎ２が小さな場合に第３の信号を発生させ
るとともに、前記の計測値Ｎ２が電圧制御発振器におけ
る発振周波数の第２の許容の変化範囲と対応して定めら
れた最大値Ｎ２Ｄ、以上の場合に第４の信号を発生させ
る手段と、前記した第１の信号と第３の信号とによって
第１の誤差信号を得る手段と、前記した第２の信号と第
４の信号とによって第２の誤差信号を得る手段と、前記
した各誤差信号によって前記したフェーズ・ロックド・
ループ中の位相比較回路の誤差信号を制御する手段とか
らなるビットクロック信号発生装置を備えてなるデジタ
ル信号復調装置２、　ビットクロック信号の位相情報を
間欠的に含んでいる信号で構成される如き変調方式に従
って変調されているデジタル信号を被復調信号とし、そ
の被復調信号における波形の立上りと立下りとの何れか
一方の時間位置、もしくは双方の時間位置から、前記し
たピッ＋−タロツク信号の凡用よりも短い予め定められ
たパルス２ｌを有する検出窓パルスを発生させる手段と
、前記の検出窓パルスを位相比較回路と電圧制御発振器
とを含んで構成されているフェーズ・ロックド・ループ
に比較波として与える手段と、周期がＴ１の第１のパル
スを発生する第１のパルス源と、周期Ｔ２が前記した第
１のパルス源で発生される第１のパルスの周期Ｔ１に対
して、Ｔ２＜Ｔ１の関係にある第２のパルスを発生する
第２のパルス源と、前記したフェーズ・ロックド・ルー
プ中の電圧制御発振器から得られるピッ１−タロツク信
号を計測用の基準のパルスとして、前記した第１のパル
ス源で発生された第１のパルスの周期ＴＩを計測する第
１の計測手段と、前記したフェーズ・ロックド・ループ
中の電圧制御発振器から得られるビットクロック信号を
計測用の基準のパルスとして、前記した第２のパルス源
で発生された第２のパルスの周期Ｔ２を計測する第２の
計測手段と、前記した第１のパルス源で発生された第１
のパルスの周期Ｔ１を前記した基準のパルスでカラン１
〜したときの計測値をＮ１としたときに、計測値Ｎ１が
電圧制御発振器における発振周波数の第１の許容の変化
範囲と対応して定められた最小値Ｎ１ｓ以下の場合に第
１の信号を発生させるとともに、前記の泪測値Ｎ１が前
記した発振周波数の第１の許容の変化範囲と対応して定
められた最大値Ｎ１ｌ　以上の場合に第２の信号を発生
させる手段と、前記した第２のパルス源で発生された第
２のパルスの周期Ｔ２を前記した基準のパルスでカラン
１〜したときの計４２ｌ値をＮ２としたときに、電圧制
御発振器の発振周波数について設定された前記した第１
の許容の変化範囲にお番づる周波数変化率に比べて大き
な周波数変化率を有するように設定されている発振周波
数の第２の許容の変化範囲と対応して定められた最小値
Ｎ２ｓよりも前記したＨ１測値Ｎ２が小さな場合に第３
の信号を発生させるとともに、前記のＨＩ測値Ｎ２が電
圧制御発振器における発振周波数の第２の許容の変化範
囲と対応して定められた最大値Ｎ２ａ以上の場合に第４
の信号を発生させる手段と、前記した第１の信号と第３
の信号とによって第１の誤差信号を得る手段と、前記し
た第２の信号と第４の信号とによって第２の誤差信号を
得る手段と、前記した各誤差信号によって前記したフェ
ーズ・ロックド・ループ中の位相比較回路の誤差信号を
制御する手段と、前記した第１の信号と第２の信号との
何れか一方の信号もしくは双方の信号を選択的に無効に
する手段とからなるビットクロック信号発生装置を備え
てなるデジタル信号復調装置」

Claims (1)

【特許請求の範囲】
1. １、ビットクロック信号の位相情報を間欠的に含んでい
   る信号で構成される如き変調方式に従って変調されてい
   るデジタル信号を被復調信号とし、その被復調信号にお
   ける波形の立上りと立下りとの何れか一方の時間位置、
   もしくは双方の時間位置から、前記したビットクロック
   信号のパルス巾よりも短い予め定められたパルス巾を有
   する検出窓パルスを発生させる手段と、前記の検出窓パ
   ルスを位相比較回路と電圧制御発振器とを含んで構成さ
   れているフェーズ・ロックド・ループに比較波として与
   える手段と、周期がＴ１の第１のパルスを発生する第１
   のパルス源と、周期Ｔ２が前記した第１のパルス源で発
   生される第１のパルスの周期Ｔ１に対して、Ｔ２＜Ｔ１
   の関係にある第２のパルスを発生する第２のパルス源と
   、前記したフェーズ・ロックド・ループ中の電圧制御発
   振器から得られるビットクロック信号を計測用の基準の
   パルスとして、前記した第１のパルス源で発生された第
   １のパルスの周期Ｔ１を計測する第１の計測手段と、前
   記したフェーズ・ロックド・ループ中の電圧制御発振器
   から得られるビットクロック信号を計測用の基準のパル
   スとして、前記した第２のパルス源で発生された第２の
   パルスの周期Ｔ２を計測する第２の計測手段と、前記し
   た第１のパルス源で発生された第１のパルスの周期Ｔ１
   を前記した基準のパルスでカウントしたときの計測値を
   Ｎ１としたときに、計測値Ｎ１が電圧制御発振器におけ
   る発振周波数の第１の許容の変化範囲と対応して定めら
   れた最小値Ｎ１ｓ以下の場合に第１の信号を発生させる
   とともに、前記の計測値Ｎ１が前記した発振周波数の第
   １の許容の変化範囲と対応して定められた最大値Ｎ１ｌ
   以上の場合に第２の信号を発生させる手段と、前記した
   第２のパルス源で発生された第２のパルスの周期Ｔ２を
   前記した基準のパルスでカウントしたときの計測値をＮ
   ２としたときに、電圧制御発振器の発振周波数について
   設定されている前記した第１の許容の変化範囲における
   周波数変化率に比べて大きな周波数変化率を有するよう
   に設定されている発振周波数の第２の許容の変化範囲と
   対応して定められた最小値Ｎ２ｓよりも前記した計測値
   Ｎ２が小さな場合に第３の信号を発生させるとともに、
   前記の計測値Ｎ２が電圧制御発振器における発振周波数
   の第２の許容の変化範囲と対応して定められた最大値Ｎ
   ２ｌ以上の場合に第４の信号を発生させる手段と、前記
   した第１の信号と第３の信号とによって第１の誤差信号
   を得る手段と、前記した第２の信号と第４の信号とによ
   って第２の誤差信号を得る手段と、前記した各誤差信号
   によって前記したフェーズ・ロックド・ループ中の位相
   比較回路の誤差信号を制御する手段とからなるビットク
   ロック信号発生装置を備えてなるデジタル信号復調装置
   ２、ビットクロック信号の位相情報を間欠的に含んでい
   る信号で構成される如き変調方式に従って変調されてい
   るデジタル信号を被復調信号とし、その被復調信号にお
   ける波形の立上りと立下りとの何れか一方の時間位置、
   もしくは双方の時間位置から、前記したビットクロック
   信号のパルス巾よりも短い予め定められたパルス巾を有
   する検出窓パルスを発生させる手段と、前記の検出窓パ
   ルスを位相比較回路と電圧制御発振器とを含んで構成さ
   れているフェーズ・ロックド・ループに比較波として与
   える手段と、周期がＴ１の第１のパルスを発生する第１
   のパルス源と、周期Ｔ２が前記した第１のパルス源で発
   生される第１のパルスの周期Ｔ１に対して、Ｔ２＜Ｔ１
   の関係にある第２のパルスを発生する第２のパルス源と
   、前記したフェーズ・ロックド・ループ中の電圧制御発
   振器から得られるビットクロック信号を計測用の基準の
   パルスとして、前記した第１のパルス源で発生された第
   １のパルスの周期Ｔ１を計測する第１の計測手段と、前
   記したフェーズ・ロックド・ループ中の電圧制御発振器
   から得られるビットクロック信号を計測用の基準のパル
   スとして、前記した第２のパルス源で発生された第２の
   パルスの周期Ｔ２を計測する第２の計測手段と、前記し
   た第１のパルス源で発生された第１のパルスの周期Ｔ１
   を前記した基準のパルスでカウントしたときの計測値を
   Ｎ１としたときに、計測値Ｎ１が電圧制御発振器におけ
   る発振周波数の第１の許容の変化範囲と対応して定めら
   れた最小値Ｎ１ｓ以下の場合に第１の信号を発生させる
   とともに、前記の計測値Ｎ１が前記した発振周波数の第
   １の許容の変化範囲と対応して定められた最大値Ｎ１ｌ
   以上の場合に第２の信号を発生させる手段と、前記した
   第２のパルス源で発生された第２のパルスの周期Ｔ２を
   前記した基準のパルスでカウントしたときの計測値をＮ
   ２としたときに、電圧制御発振器の発振周波数について
   設定された前記した第１の許容の変化範囲における周波
   数変化率に比べて大きな周波数変化率を有するように設
   定されている発振周波数の第２の許容の変化範囲と対応
   して定められた最小値Ｎ２ｓよりも前記した計測値Ｎ２
   が小さな場合に第３の信号を発生させるとともに、前記
   の計測値Ｎ２が電圧制御発振器における発振周波数の第
   ２の許容の変化範囲と対応して定められた最大値Ｎ２ｌ
   以上の場合に第４の信号を発生させる手段と、前記した
   第１の信号と第３の信号とによって第１の誤差信号を得
   る手段と、前記した第２の信号と第４の信号とによって
   第２の誤差信号を得る手段と、前記した各誤差信号によ
   って前記したフェーズ・ロックド・ループ中の位相比較
   回路の誤差信号を制御する手段と、前記した第１の信号
   と第２の信号との何れか一方の信号もしくは双方の信号
   を選択的に無効にする手段とからなるビットクロック信
   号発生装置を備えてなるデジタル信号復調装置