JPS61244047A - 集積技術によつて製造されるロジツク・アレイ・モジユール - Google Patents

集積技術によつて製造されるロジツク・アレイ・モジユール

Info

Publication number
JPS61244047A
JPS61244047A JP61089195A JP8919586A JPS61244047A JP S61244047 A JPS61244047 A JP S61244047A JP 61089195 A JP61089195 A JP 61089195A JP 8919586 A JP8919586 A JP 8919586A JP S61244047 A JPS61244047 A JP S61244047A
Authority
JP
Japan
Prior art keywords
wiring
module
functional
wiring area
area
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP61089195A
Other languages
English (en)
Other versions
JPH0558579B2 (ja
Inventor
ベルナー　ブロツクマン
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Wincor Nixdorf International GmbH
Nixdorf Computer AG
Original Assignee
Wincor Nixdorf International GmbH
Nixdorf Computer AG
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Wincor Nixdorf International GmbH, Nixdorf Computer AG filed Critical Wincor Nixdorf International GmbH
Publication of JPS61244047A publication Critical patent/JPS61244047A/ja
Publication of JPH0558579B2 publication Critical patent/JPH0558579B2/ja
Granted legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/118—Masterslice integrated circuits
    • H01L27/11803—Masterslice integrated circuits using field effect technology
    • H01L27/11807—CMOS gate arrays
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Geometry (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Logic Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、互いに格子状に交差すると共に、配線域外側
に配置されている機能素子に達する配線から成る前記配
線域を基板上に構成し、一方の配線のスイッチング状態
に応じてこれに交差する配線のスイッチング状態を制御
することにより、この交差配線で論理動作が行なわれる
ようにする導通化または不導通化可能な結合素子を介し
て前記格子状交差配線が結合されるように構成した、集
積論理回路形成のための集積技術によって製造されるロ
ジック・アレイ・モジュールに係わる。
［従来の技術］ 論理回路を形成するための論理素子またはロジック・ア
レイを含むモジュールは、種々の実施態様のものが公知
となっている。プログラム可能なロジック・アレイ（Ｐ
ＬＡ）またはプログラム可能なアレイ・ロジック（ＰＡ
Ｌ）として知られる公知構成のモジュールについては、
例えば、１９８４年にハンブルグのｖｅｒ＋ａａ　Ｂｏ
ｙｓｅｎ　＋ＭａＳＣｈから刊行された■３１ｖｏ社の
データブック“１　ｎｔｅｇｒｉｅｒｔｅ　　　ｐ　ｒ
ｏｇｒａｓｇ＋１ｅｒｂａｒｅ　　　１　ｏｇｉｋｓｃ
ｈａｌｔｕｎｇｅｎ　　（プログラム可能な集積論理回
路）″及び１９８３年刊、アメリカ合衆国、サンタクラ
ラのモノリシック・メモリース・インコーホレイテッド
（Ｍｏｎｏｌｉｔｈｉｃ　Ｍｅｍｏｒｉｅｓ、　Ｉ　ｎ
ｃ、　）のデータブック゛”ＰＡＬ−Ｈａｎｄｂｏｏｋ
　”を参照ざレタイ。
アレイ構成の論理素子には、入力量相互の、且つ場合に
よってはフィードバック信号とのあらゆる論理結合を行
なうことができる。プログラム可能であるから、集積回
路を、（ｉ！気的ブログラミングの場合には〉完全に、
または少なくとも大部分に亘って製造後に個々の使用目
的に適合させることができる。従って、具体的な特定用
途に使用されるモジュール数が少ない場合でも、頭書の
モジュールを大量に、従って低コストで製造することが
できる。個々の使用目的に合わせて回路を特殊化するの
はソフトウェア手段による論理書込みによって初めて行
なわれる。
ブＯグラミングはモジュール仕上げの段階でマスクによ
り、あるいは仕上げ優、レーザ光線による、好ましくは
電気的方法によるモジュール加工によって行なうことが
できる。従って、場合によってはプログラミング装置を
利用して特定機能の集積回路を極めてスピーディに製造
することができる。
アレイ構造内での論理機能の変換は、ＡＮＤアレイ及び
ＯＲアレイの複合構成によって行なわれる。好ましくは
アレイ中にワイヤードＡＮＤ、ワイヤードＯＲ，ワイヤ
ードＮＯＲまたはワイヤードＮＡＮＤ構成が利用され、
このため、トランジスタ、電界効果トランジスタまたは
ダイオードを結合素子として、場合によってはいわゆる
プルアップまたはプルダウン素子と適当な構成で接続す
る。この場合、論理的等価関係に基づき、反転によりＡ
ＮＤ及びＯＲ−機能Ｉ　Ｎ　Ａ　Ｎ　Ｄ　＊　タハＮ　
ＯＲ−機能によって得ることもできる。
結合素子は配線の交差点にあり、上記態様のいずれか１
つで導通化または不導通化することにより、制御すべき
配線に応じて、これと交差する対応の配線のスイッチン
グ状態にそれぞれ作用するか、または作用せずに所期の
論理結合を達成することができる。
配線域の外側、好ましくは基板の縁辺部に設けられる機
能素子は、多くの場合、記憶素子またはレジスタ及び入
出力回路である。ｍ＊＊子の数は、積分ロジック・アレ
イのタイプに応じて異なる。
その機能は、場合によりプログラム可能である。
［発明が解決しようとする問題点１ 組替えるべき回路の可変性及び短い発展時間というＰＬ
Ａモジュールの重要な利点に反して、いくつかの短所ま
たは制約がある。原則とし２段構成であることから、複
雑性に限度があり、この欠点を克服するために、例えば
フィードバック回路などを挿入するのが普通である。し
かし、その結果として、他の目的には利用できない基板
面積を必要とするだけでなく、配線が長くなることから
加工速度を低下させる無駄を招く。しかも、基板面積が
広くなることは、回路モジュールの製造コストに著しく
影響する。
本発明の目的は、標準的な構成である場合に、少なくと
も大部分をプレハブ方式とし、僅かな時間とコストで集
積回路を量産することを可能にする頭書のロジック・ア
レイ・モジュールを提供することにある。
［問題点を解決するための手段］ この目的を本発明では、配線域内に列方向及び／または
行方向に平行な少なくとも１本の機能上のあき配線を設
け、これを配線域の外側にある非特定機能ユニットと連
携させると共に、少なくとも１つの交差点において接続
素子により、さらに少なくとも１つの交差点において接
続素子または結合素子により、これらのそれぞれと交差
する配線に接続または結合し、一方の配線のスイッチン
グ状態を、これと交差する配線に論理結合を伴わずに伝
達するように構成することによって達成する。
あき配線は、配線域内に構成される機能ブロックを互い
に接続させるが、またはフィードバックによって形成さ
れる信号によって配線域内に、この信号が特定の機能ブ
ロックを繰返し実行できるような複雑な構造を構成する
ことを可能にする。
配線域内に複数のあき配線を設ける場合には、これらを
マトリックス状に配列することが好ましい。
基板面に対して垂直に、配線域内に、配線に接続可能な
少なくとも１つの、部分的な論理機能を行なうための補
足的な機能素子を設けることによって、可変度を著しく
向上させることができる。
この場合、前記機能素子は、配線域内に列及び／または
行の形で配置すればよく、隣接する列または行に属する
機能素子を列または行の方向に互いに位置が食違うよう
にして、個々の機能素子に至る配線が隣接の機能素子に
よって妨げられないようにすることが好ましい。
少なくとも１本の配線が２つの交差点の間に少なくとも
１つの境界を有し、この境界において配線を遮断できる
か、または配線セグメントを互いに接続できるように構
成することにより、モジュールの可変性をさらに向上さ
せることができる。
あき配線及び配線域内に配置された補足の機能素子、例
えば記憶素子に接続することにより、例えばゲート・ア
レイまたはユニット・セルから成る集積回路の場合のよ
うに、特殊なマスクを形成しなくても複雑な回路を製造
することができる。配線域に挿入された機能素子の出力
は直接結合できるから、従来の積分回路に比較してフィ
ードバックの必要ははるかに少なくなる。
構成が複雑な場合に例えば複数のユニット・セル及び／
または別々に配線された個別回路のような種々の素子を
含むことの多い公知の集積回路とは興なり、本発明のモ
ジュールは、複雑な回路を構成できるにも拘わらずほぼ
単一の構造を具えている。
境界に基づき、配線域内に連携の機能素子と複数の接続
域を基板上に構成することによって、複雑な構造を提供
することができる。この場合、接続域を基板上にマトリ
ックス状に配列すればよく、接続域の少なくとも１つの
行及び／または列において２つの接続域の闇に補足の機
能素子を設ける。
本発明のもう１つの特徴として、境界を、他の接続素子
と同様に、単向、２方向、信号増幅または信号１１また
は反転性として構成した接続素子によって構成すること
ができる。
本発明のモジュールは、配線の構成が極めて燐剤的な場
合、複雑な回路の製造を可能にする。モジュール上に設
けられる回路部分から複数の積分回路を製造することが
できるから、個数が少なくても積分回路を低コストで製
造することをも可能になる。なぜなら、変更を加える前
の基本モジュールを低コストで量産できるからである。
本発明のモジュールは少量の生産に際してコストを軽減
でるだけでなく、特殊な集積回路を製造する際に生産時
間を短縮することもできる。さらに、本発明のモジュー
ルは既存のＰＬＡモジュールとの互換性にもすぐれてい
る。
本発明のその他の特徴及び長所は、特許請求の範囲の従
属環に記載すると共に、添付図面に基づ〈実施例に関す
る以下の説明において明らかになろう。
［実施例］ 第１図及び第４図では、簡略化のため、結合及び接続素
子の詳細な図示を省略した。
第１図に示す構造は、集積回路の製造において公知の技
術で、基板としてのシリコン板上に構成されている。第
１図に示す構造は、ゾーン１２，１４゜１６、１８を有
する接続域（またはデータ処理域）１０を含み、図面で
はゾーン１２だけを詳細に示しである。ゾーン１４，１
６．１８は、本発明の態様でゾーン１２と同様に構成さ
れているか、または公知の態様で構成されていると考え
ればよい。
ゾーン１２は互いに交差する実線で表わした配線２０．
２２から成り、交差点において、配線２０．２２は公知
態様で、一実施例に関連して第２図に示すような結合素
子によって結合可能である。第２図の実施例では、配線
し１のスイッチング状態は、交差点に結合素子がある配
線Ｋｘのスイッチング状態に依存する。この実施例の場
合、素子Ｔ２　　、Ｔ３、Ｔ５が導通化され、素子ＴＩ
　、Ｔ４が不導通化されている。従って、ＮＯＲ機能 １１−に２　＋に３　＋に５ またはＡＮＤＩＩＩ能 Ｌｌ−に２　・Ｋ３・Ｋ５ が行なわれる。
ＡＮＤ結合及びＯＲ結合は、反転によって互いに移行さ
せることができる。
配線２０．２２は、それぞれ機能素子２４．２＆、２８
．３０に至る。機能素子２４は、論理結合のため、反転
または非反転の形で入力信号を供給するのに必要な位相
スプリッタである。
機能素子２６は、この実施例の場合、配線２２がワイヤ
ードＡＮＤ結合を行なう（第２図）ゾーン１２を、配線
３２が結合素子を介してワイヤードＯＲ結合を行なう配
線３４を制御する接続域１０のゾーン１４から限定する
。
ゾーン１８の出力に設けた機能素子３６は、集積モジュ
ールからの出力に対するドライバとして作用する。ｍ能
素子２４及び同３６は、従来と同様に基板の縁辺部に設
けるのが好ましい。即ち、外向きの接続部であり、縁辺
部に設ければ最も確実に接触させることができるからで
ある。また、配線域または接続域は、最適の構造が得ら
れるように自由に構成することができる。
接続域１０のゾーン１２内には定間隔マトリックス状に
別の機能素子３８が配置されており、配線２０゜２２に
平行な配線４０．４２に接続している。マトリックスの
隣接行または列に設けられた補足的な機能素子３８は、
配線２０，２２．４０．４２が配線域の広いゾーンに亘
って支障なく延び、直接的な接続能力を提供することが
できるように、それぞれ互いに食い違う位置を占めるこ
とが好ましい。機能素子３８は、構成全体の柔軟性及び
効率を高める。この機能素子３８の入力線４０は、ロジ
ック・アレイの入力線と同様に論理結合を行なうことが
できるように構成すればよい。出力線４２は機能素子２
４の場合と同様に、結合素子を制御する。機能素子３８
としては先ず記憶素子が考えられるが、場合によっては
種々の及び／またはプログラム可能な機能のはか、例え
ば排他的ＯＲゲートまたはマルチプレクサも考えられる
。
機能素子３８によって形成される信号をさらに処理でき
るようにするため、この信号をそれぞれ反転形式及び非
反転形式で利用することが好ましい。
第１図に示す多段構成においては、ＯＲアレイの出力の
少なくとも一部を、ゾーン１４及び同１６間において配
線３４に接続する機能素子４４の場合と同様に、反転形
式及び非反転形式で発生させることが好ましい。
配線域１０は配線２０及び同２２＠に破線で示す機能上
のあき配線４６．４８を含み、これらは配線域の縁辺部
に設けた特定の機能素子と連携しないから、最終的な集
積回路の構造に際して自由に利用できる。あき配線４６
．４８は接続素子を介して他の配線２０．２２，４０，
４２，４６．４８の少なくとも１つに接続し、この配線
のスイッチング状態があき配線に伝達される。このあき
配線は伝達されたこのスイッチング状態を、対応の交差
点に作用方向の異なる接続素子を設けることにより、他
の配線２０，２２，４０，４２゜４６．４８に伝達する
ことができる。このように構成することで、あき配線４
６，４８が純粋な配線機能を果たす。第２接続素子に代
わり、またはこれとは別に、他の配線との交差点におい
て、１つまたは２つ以上の結合素子をあき配線４６．４
８に接続してこれを制御すれば、あき配線は能動的な機
能を与えられる。なぜなら、最初に述べた接続素子を介
してあき配線のスイッチング状態を決定する配線のスイ
ッチング状態が、複数の他の配線に、これらの配線との
論理結合が行なわれるような形で伝達きれる。以上の説
明において、接続素子は単向素子、２方向素子、伝送ゲ
ート、反転素子及びドライバである。ドライバは信号を
再生する作用を果たし、特に配線が長い場合、処理速度
を高めることができる。
接続域に挿入される機能素子３８は、あき配線の存在に
よって、より有効に活用できる。例えば、これによって
フィードバックが簡単になる。即ち、配線域における接
続機能を妨げることなく、カウンタ群との接続域内に記
憶素子を配線することができる。
配線域１０内におけるあき配線４６．４８の構成は、種
々の態様で実施できる。即ち、配線の長さ、接続素子の
個数及び作用方向、並びに他の配線に対する論理結合の
作用を果たす結合素子の個数は、自由に選択できる。あ
き配線４６．４８では、構成の局部的な不均質性を甘受
するなら、公知のロジック・アレイの配線のように各交
差点に結合素子を設ける必要はない。
配線の動作態様が原則として２方向性であり、所要の部
分機能を実現するために複数配線から１本の配線を選択
できるから、それぞれのあき配線４６．４８をこれと交
差するそれぞれの配線２０，２２゜４０．４２，４８．
４８に接続できなくてもよい。あき配線４６．４８によ
って作動させられる結合素子についても同様である。接
続／結合素子を、その位置が配線ごとに食い違うように
配列するのが好ましい。
このように配列すれば、接続／結合素子の無駄が、従っ
て基板面積の無駄が省かれる。プログラミング部ごとに
プログラミング回路及びデコーダにある程度のコストが
必要であることを考慮すれば、これは重要な長所である
。
１本のあき配線を複数の接続素子によって作動させるこ
とができる場合、衝突を避けるため、１個の接続素子だ
けを作動させねばならない。可変性が制限されることを
甘受するなら、あき配線との接続をプリセットすること
ができる。
可変性及び有効性をさらに高め、冗長性を極力回避する
ため、配線２０，２２，４０，４２．４８．４８は、２
つの交差点間に境界を有し、この境界において、それぞ
れの配線を遮断するが、または配線セグメント１を互い
に接続することができるように構成する。
このような境界を設けることにより、特にＣＭＯ８方式
の場合、使用されない配線部分の分離にょつて処理速度
に関し利点が生ずる。
配線２０，２２，４０．４２を分離または切除すること
によって形成される配線セグメントは、少なくとも１つ
の接続素子を補足すれば、あき配線部分としても利用す
ることができる。同様に、あき配線４６．４８を複数の
あき配線部分に分割することができる。これらの配線部
分を巧みに利用することによって、配線を一段と有効に
利用できる。
配線を車内操作するか２方向操作するかに応じて、境界
を構成するために利用される素子も興なる。２方向信号
流の場合、プログラムに従って大切できるヒユーズ付き
接続または伝送ゲートを利用することができる。例えば
配線２０の場合のように単向信号流の場合、プログラム
に従って作動させることのできるドライバまたはインバ
ータを境界に使用することができる。
配線をセグメントに分割する際には、境界の態様、所期
の機能及び各セグメントの実施態様など状況に応じてプ
ルアップ素子またはプルダウン素子を設けねばならない
。
第１図に示す境界５０の構成は、この境界を利用するこ
とにより、接続域１０のゾーン１２をさらに小さい、一
部または全部が独立の論理作動域または接続域として作
用する部分域に分割する態様を示す。小さいゾーンにお
いては、複数の配線を配線の接続点との相関関係で分断
しなければならないから、それぞれの境界は位置をずら
して、特に対角線状に配列することが好ましい。ただし
、個々の配線を複数の他の配線と接続させねばならない
ことはまれであるから、境界は域の対角線と平行に配列
することが好ましい。
例えば多段ロジックを単一回路に変換する場合、接続域
を複数の部分域に分割することが有意義である。また、
この分割によって、機能素子を単数また複数の部分域に
おいてシュミレートすることができる。
大きい配線域を小さい接続域に分割することは、本発明
のモジュールを設計する際にすでに考慮することができ
る。例えば、第３図に示す構成がそれである。即ち、接
続域５２を相互に、且つブロック５４内に配置された機
能素子に接続する。接続域５２は第１図に関連して述べ
たように構成すればよい。
第４図は、第３図に示した接続域５２の具体的な構成及
び機能素子５４の一部を略示する部分図である。第１図
に示した部分と一致する素子には、同じ参照番号を付し
た。図示の便宜上、あき配線６４゜４８の境界５０は図
示しなかった。第３図及び第４図から明らかなように、
個々の接続域５２は入出力を兼ねる。境界５０により、
個々の接続域を分離することができる。これにより、１
つの接続域５２における処理速度を高めることができる
。適当に設計すれば、モジュール全体における総処理速
度をも高めることができる。
［発明の効果］ この構成により、また、その他の構成要件を採用するこ
とによって得られる自由度は、本発明のロジック・アレ
イ構成に極めて大きい可変性を与え、この可変性はほと
んどゲート・アレイの可変性に匹敵し、ロジックを極力
小さくすることができる。更にまた、プログラムできる
ということはユーザによる回路の特殊化を可能にする。
個々のプログラミング態様は公知である。プログラミン
グと素子との相互作用は、素子の実施態様に応じて異な
る。素子の内容に応じて好ましいプログラミングの態様
も異なるから、共通の基板に２種類以上のプログラムを
混用することもあり得る。
従来のロジック・アレイ・モジュールの場合と同様に、
本発明のモジュールにおいても、その構成は、製造に先
立って決定されなければならない。
その場合、従来のモジュールと興なり、補足的機能素子
３８、境界５０の個数、位置及び種類などのようないく
つかの補足パラメータを考慮する必要があり、ほかに接
続／結合素子の個数、位置、種類も限定しなければなら
ない。
【図面の簡単な説明】
第１図は本発明モジュールの配線域及び機能素子を略示
する俯緻図、第２図は接続域の簡略な部分図、第３図は
６つの接続域または論理作動域から成るアレイの簡略図
、第４図は第３図のアレイの一部を略示する俯障図であ
る。 特許出願人　　ニックスドルフ　コンビュータアクチェ
ンゲゼルシャフト 図面の浄書（内容に変更なしご ＫＩＫ２　　　Ｋ３　　　Ｋ４　　　Ｋ５ＩＧ−２ ＦＩＧ、３ ＦＩＧ−４ 手　続　補　正　書（方式・自発） 昭和６１年６月２７日 特許庁長官　　宇　賀　道　部　　殿 １、事件の表示　　昭和６１年特許願第８９１９５号２
、発明の名称　　集積技術によって製造されるロジック
・アレイ・モジュール ３、補正をする者 事件との関係　　特許出願人 住所　　ドイツ連邦共和国、　４７９０　　パーデルホ
ルン。 フィルステナレ−７ 名称　　ニックスドルフ　コンピュータアクチェンゲゼ
ルシャフト 代表者　ボルフガング　ラウム 代表者　ハイフン　バー、ホーマン ４、代理人

Claims (15)

    【特許請求の範囲】
  1. （１）互いに格子状に交差すると共に、配線域１２の外
    側に配置されている機能素子２４、２６、２８、３０に
    達する配線２０、２２から成る前記配線域１２を基板上
    に構成し、一方の配線のスイッチング状態に応じてこれ
    と交差する配線のスイッチング状態を制御することによ
    り、この交差配線で論理動作が行なわれるようにする導
    通化または不導通化可能な結合素子を介して前記格子状
    交差配線２０、２２が結合されるように構成した、集積
    論理回路形成のための集積技術によって製造されるロジ
    ック・アレイ・モジュールであつて、配線域１２内に、
    列方向及び／または行方向に平行な少なくとも１本の機
    能上のあき配線４６、４８を設け、これを配線域１２の
    外側にある非特定機能ユニット２４、２６、２８、３０
    と連携させると共に、少なくとも１つの交差点において
    接続素子により、さらに少なくとももう１つの交差点に
    おいて接続素子または結合素子により、これらのそれぞ
    れと交差する配線２０、２２、４０、４２、４６、４８
    に接続または結合し、一方の配線２０、２２、４０、４
    ２、４６、４８のスイッチング状態をこれと交差する配
    線２０、２２、４０、４２、４６、４８に論理結合を伴
    うことなく伝達するように構成したことを特徴とする集
    積技術によって製造されるロジック・アレイ・モジュー
    ル。
  2. （２）基板面に垂直に、配線域１２内に、ロジック部分
    機能を行なう少なくとももう１つの機能ユニット３８を
    配置したことを特徴とする特許請求の範囲第（１）項に
    記載のモジュール。
  3. （３）複数の機能ユニット３８を追加する場合には、配
    線域１２内にこれらのユニットを列及び／または行の形
    で配列することを特徴とする特許請求の範囲第（２）項
    に記載のモジュール。
  4. （４）隣接する列または行の追加機能ユニット３８を、
    列方向または行方向に互いに食い違うように配置するこ
    とを特徴とする特許請求の範囲第（３）項に記載のモジ
    ュール。
  5. （５）少なくとも１本の配線２０、２２、４０、４２、
    ４６、４８が２つの交差点間に位置する少なくとも１つ
    の境界５０を有し、この境界において配線２０、２２、
    ４０、４２、４６、４８が遮断されているか、または配
    線セグメントを互いに接続することができることを特徴
    とする特許請求の範囲第（１）項から第（４）項までの
    いずれか１項に記載のモジュール。
  6. （６）境界５０をプログラムに従って遮断できることを
    特徴とする特許請求の範囲第（５）項に記載のモジュー
    ル。
  7. （７）配線域１２内に複数の境界５０が存在する場合、
    これらを少なくとも配線域１２の部分ゾーンにマトリッ
    クス状に配置することを特徴とする特許請求の範囲第（
    ５）項または第（６）項に記載のモジュール。
  8. （８）配線域１２内に複数の境界５０が存在する場合、
    これらを少なくとも配線域の部分ゾーンに少なくとも１
    本の配線域対角線に平行に配列することを特徴とする特
    許請求の範囲第（５）項から第（７）項までのいずれか
    １項に記載のモジュール。
  9. （９）少なくとも１つの境界を接続素子で構成したこと
    を特徴とする特許請求の範囲第（５）項から第（８）項
    までのいずれか１項に記載のモジュール。
  10. （１０）機能上のあき配線４６、４８との間の少なくと
    も１つの接続素子を単向接続素子として構成したことを
    特徴とする特許請求の範囲第（１）項から第（９）項ま
    でのいずれか１項に記載のモジュール。
  11. （１１）機能上のあき配線４６、４８との間の少なくと
    も１つの接続素子を２方向接続素子として構成したこと
    を特徴とする特許請求の範囲第（１）項から第（１０）
    項までのいずれか１項に記載のモジュール。
  12. （１２）機能上のあき配線４６、４８における接続素子
    をプログラムに従って導通化したり、不導通化したりで
    きることを特徴とする特許請求の範囲第（１）項から第
    （１１）項までのいずれか１項に記載のモジュール。
  13. （１３）少なくとも１つの接続素子を信号増幅または信
    号再生用として構成したことを特徴とする特許請求の範
    囲第（１）項から第（１２）項までのいずれか１項に記
    載のモジュール。
  14. （１４）少なくとも１つの接続素子を反転素子として構
    成したことを特徴とする特許請求の範囲第（１）項から
    第（１３）項までのいずれか１項に記載のモジュール。
  15. （１５）配線域の少なくとも１つのゾーンにおいて、機
    能上のあき配線及び／または境界及び／または追加の機
    能ユニットの密度を高くしたことを特徴とする特許請求
    の範囲第（１）項から第（１４）項までのいずれか１項
    に記載のモジュール。
JP61089195A 1985-04-19 1986-04-18 集積技術によつて製造されるロジツク・アレイ・モジユール Granted JPS61244047A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE3514266.9 1985-04-19
DE19853514266 DE3514266A1 (de) 1985-04-19 1985-04-19 Baustein zur erzeugung integrierter schaltungen

Publications (2)

Publication Number Publication Date
JPS61244047A true JPS61244047A (ja) 1986-10-30
JPH0558579B2 JPH0558579B2 (ja) 1993-08-26

Family

ID=6268661

Family Applications (1)

Application Number Title Priority Date Filing Date
JP61089195A Granted JPS61244047A (ja) 1985-04-19 1986-04-18 集積技術によつて製造されるロジツク・アレイ・モジユール

Country Status (5)

Country Link
US (1) US4689654A (ja)
EP (1) EP0202456B1 (ja)
JP (1) JPS61244047A (ja)
AT (1) ATE54783T1 (ja)
DE (2) DE3514266A1 (ja)

Families Citing this family (28)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5225719A (en) * 1985-03-29 1993-07-06 Advanced Micro Devices, Inc. Family of multiple segmented programmable logic blocks interconnected by a high speed centralized switch matrix
DE3611557A1 (de) * 1986-04-07 1987-10-29 Nixdorf Computer Ag In integrierter technik hergestellter logik-array-baustein zur erstellung integrierter schaltungen
US4772811A (en) * 1986-07-04 1988-09-20 Ricoh Company, Ltd. Programmable logic device
US5367208A (en) 1986-09-19 1994-11-22 Actel Corporation Reconfigurable programmable interconnect architecture
JPS63102342A (ja) * 1986-10-20 1988-05-07 Mitsubishi Electric Corp 半導体集積回路装置の配線構造
US4786904A (en) * 1986-12-15 1988-11-22 Zoran Corporation Electronically programmable gate array having programmable interconnect lines
JPH0194722A (ja) * 1987-10-07 1989-04-13 Sharp Corp イオン注入によるプログラム可能論理素子
US4798976A (en) * 1987-11-13 1989-01-17 International Business Machines Corporation Logic redundancy circuit scheme
US4871930A (en) * 1988-05-05 1989-10-03 Altera Corporation Programmable logic device with array blocks connected via programmable interconnect
US4912342A (en) * 1988-05-05 1990-03-27 Altera Corporation Programmable logic device with array blocks with programmable clocking
US4937475B1 (en) * 1988-09-19 1994-03-29 Massachusetts Inst Technology Laser programmable integrated circuit
US4974048A (en) * 1989-03-10 1990-11-27 The Boeing Company Integrated circuit having reroutable conductive paths
US4967107A (en) * 1989-05-12 1990-10-30 Plus Logic, Inc. Programmable logic expander
US5003204A (en) * 1989-12-19 1991-03-26 Bull Hn Information Systems Inc. Edge triggered D-type flip-flop scan latch cell with recirculation capability
US5010260A (en) * 1989-12-19 1991-04-23 Texas Instruments Incorporated Integrated circuit furnishing a segmented input circuit
US5313119A (en) * 1991-03-18 1994-05-17 Crosspoint Solutions, Inc. Field programmable gate array
US5322812A (en) * 1991-03-20 1994-06-21 Crosspoint Solutions, Inc. Improved method of fabricating antifuses in an integrated circuit device and resulting structure
US5221865A (en) * 1991-06-21 1993-06-22 Crosspoint Solutions, Inc. Programmable input/output buffer circuit with test capability
US5260611A (en) * 1991-09-03 1993-11-09 Altera Corporation Programmable logic array having local and long distance conductors
US5436575A (en) * 1991-09-03 1995-07-25 Altera Corporation Programmable logic array integrated circuits
US5371422A (en) * 1991-09-03 1994-12-06 Altera Corporation Programmable logic device having multiplexers and demultiplexers randomly connected to global conductors for interconnections between logic elements
US5883850A (en) * 1991-09-03 1999-03-16 Altera Corporation Programmable logic array integrated circuits
US6759870B2 (en) 1991-09-03 2004-07-06 Altera Corporation Programmable logic array integrated circuits
US5347519A (en) * 1991-12-03 1994-09-13 Crosspoint Solutions Inc. Preprogramming testing in a field programmable gate array
US5483178A (en) * 1993-03-29 1996-01-09 Altera Corporation Programmable logic device with logic block outputs coupled to adjacent logic block output multiplexers
US5629636A (en) * 1994-10-19 1997-05-13 Crosspoint Solutions, Inc. Ram-logic tile for field programmable gate arrays
US5465055A (en) * 1994-10-19 1995-11-07 Crosspoint Solutions, Inc. RAM-logic tile for field programmable gate arrays
EP1986237A3 (de) 2007-04-26 2010-09-15 Atmel Automotive GmbH Verfahren zur Erzeugung eines Layouts, Verwendung eines Transistorlayouts und Halbleiterschaltung

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3566153A (en) * 1969-04-30 1971-02-23 Texas Instruments Inc Programmable sequential logic
US4240094A (en) * 1978-03-20 1980-12-16 Harris Corporation Laser-configured logic array
DE3015992A1 (de) * 1980-04-25 1981-11-05 Ibm Deutschland Gmbh, 7000 Stuttgart Programmierbare logische anordnung
JPS5720447A (en) * 1980-07-11 1982-02-02 Nippon Telegr & Teleph Corp <Ntt> Semiconductor integrated circuit device
JPS57111044A (en) * 1980-12-27 1982-07-10 Fujitsu Ltd Master-slice type lsi device
JPS5885638A (ja) * 1981-11-17 1983-05-23 Ricoh Co Ltd プログラマブルロジツクアレイ
DE3215671C2 (de) * 1982-04-27 1984-05-03 Siemens AG, 1000 Berlin und 8000 München Programmierbare Logikanordnung
JPS5955045A (ja) * 1982-09-24 1984-03-29 Hitachi Ltd 半導体集積回路装置
JPS5966145A (ja) * 1982-10-08 1984-04-14 Toshiba Corp マスタ−スライス半導体装置
EP0113828B1 (en) * 1983-01-12 1990-02-28 International Business Machines Corporation Master slice semiconductor chip having a new multi-function fet cell
US4568961A (en) * 1983-03-11 1986-02-04 Rca Corporation Variable geometry automated universal array
DD216365A1 (de) * 1983-06-29 1984-12-05 Inst Nachrichtentechnik 1160 B Programmierbare logische schaltungsanordnung
US4644192A (en) * 1985-09-19 1987-02-17 Harris Corporation Programmable array logic with shared product terms and J-K registered outputs

Also Published As

Publication number Publication date
DE3514266A1 (de) 1986-10-23
JPH0558579B2 (ja) 1993-08-26
US4689654A (en) 1987-08-25
EP0202456A3 (en) 1987-08-19
ATE54783T1 (de) 1990-08-15
EP0202456A2 (de) 1986-11-26
DE3672686D1 (de) 1990-08-23
EP0202456B1 (de) 1990-07-18

Similar Documents

Publication Publication Date Title
JPS61244047A (ja) 集積技術によつて製造されるロジツク・アレイ・モジユール
US5371422A (en) Programmable logic device having multiplexers and demultiplexers randomly connected to global conductors for interconnections between logic elements
US6467017B1 (en) Programmable logic device having embedded dual-port random access memory configurable as single-port memory
JP3471088B2 (ja) 改良されたプログラマブル論理セルアレイアーキテクチャ
US4727268A (en) Logic circuitry having two programmable interconnection arrays
JPH0652784B2 (ja) ゲートアレイ集積回路装置及びその製造方法
JPS6013332B2 (ja) 可変持続の論理配列
JPS6412096B2 (ja)
JPH06318638A (ja) プログラマブル論理アレイ集積回路
JPH09148440A (ja) 可変論理集積回路
JPS63198355A (ja) マスタ・スライス型半導体集積回路
US5319261A (en) Reprogrammable interconnect architecture using fewer storage cells than switches
JPH0818020A (ja) 半導体集積回路
JP2001326572A (ja) プログラマブルロジック集積回路デバイスのメモリ回路
JPH0191526A (ja) プログラマブル論理素子
JPH09237883A (ja) カスタマイズ可能な集積回路デバイス
JP2865712B2 (ja) 半導体記憶装置
US4874968A (en) Component produced using integrated technology for the fabrication of integrated circuits
EP0289035B1 (en) MOS Gate array device
US4868426A (en) Programmable logic array having connectable matrices
JP3070622B2 (ja) プログラマブル論理素子
JP3084740B2 (ja) 半導体集積回路
JP2002305439A (ja) プログラマブル論理回路および半導体装置
JP2791167B2 (ja) 半導体記憶回路装置
JP2002217709A (ja) プログラマブル論理回路