KR100228311B1

KR100228311B1 - Circuit for transmitting data in a long distance transmission system

Info

Publication number: KR100228311B1
Application number: KR1019970043753A
Authority: KR
Inventors: 정영호
Original assignee: 윤종용; 삼성전자주식회사
Priority date: 1997-08-30
Filing date: 1997-08-30
Publication date: 1999-11-01
Also published as: KR19990020293A

Abstract

전송시스템에서 DS1신호를 장거리 전송할 시 장애가 발생하지 않도록 안정되게 전송하는 데이터 전송회로에 관한 것이다.The present invention relates to a data transmission circuit that stably transmits a DS1 signal so that a failure does not occur when a long distance transmission is performed in a transmission system.

DS1급 프레이머장치로부터 출력된 데이터, 클럭, 동기신호(SYNC)를 가공하지 않고 바로 1B1Q신호의 형태로 포맷하여 장거리 전송하므로 선로의 상태 또는 망동기 클럭에의하여 순간적인 흔들림과 신호의 전송에 의하여 전송지터가 발생되는 것을 해결하기 위해 원거리 전송을 목적으로하는 입력데이터를 재가공한 후 2B1Q방식의 포맷으로 변환하여 장거리 전송하므로, 선로 상태 또는 망동기클럭에 의하여 순간적인 데이터의 흔들림과 전송지터를 방지할 수 있도록 한다.Data, clock and sync signal (SYNC) output from DS1 class framer are not processed but formatted as 1B1Q signal for long-distance transmission, so it is transmitted by instantaneous shaking and signal transmission by line status or network clock. In order to solve the jitter occurrence, the input data for the long-distance transmission is reprocessed and then converted into the 2B1Q format for long-distance transmission, thereby preventing instantaneous data fluctuations and transmission jitter due to line conditions or network clocks. To help.

Description

장거리 전송시스템의 데이터 전송회로Data transmission circuit of long distance transmission system

본 발명은 장거리 전송시스템의 데이터 전송회로에 관한 것으로, 특히 2B1Q방식을 이용한 전송시스템에서 DS1신호를 장거리 전송할 시 장애가 발생하지 않도록 안정되게 전송하는 데이터 전송회로에 관한 것이다.The present invention relates to a data transmission circuit of a long distance transmission system, and more particularly, to a data transmission circuit for stably transmitting so that no disturbance occurs when a DS1 signal is transmitted over a long distance in a transmission system using the 2B1Q method.

일반적으로 HDSL(High Bitrate Digital Subscriber)는 입력된 디지털신호를 2B1Q방식으로 포맷하여 전송하여 보다 멀리 전송하는 기술이다.In general, High Bitrate Digital Subscriber (HDSL) is a technology for transmitting an input digital signal in a 2B1Q format and transmitting it farther.

도 1은 종래의 장거리 전송시스템의 데이터 전송회로도이다.1 is a data transmission circuit diagram of a conventional long distance transmission system.

대 다수의 입력신호는 DS1(E)급 신호로 2.048MHz(E1), 1.544MHz(T1)의 주파수를 가지며 HDSL기능을 수행하는 모듈에서 DS1급 프레이머장치 10은 입력된 아날로그신호인 AMI, B8ZS, HDB3등의 신호로부터 클럭 및 데이터를 추출하여 디지털화 하여 HDSL 프레이머장치 20으로 출력한다. HDSL 프레이머장치 20은 장거리 전송하기 위하여 입력된신호 예를들어 데이터, 클럭, 동기신호(SYNC)를 받아 1B1Q신호의 형태로 포맷하여 장거리 전송하도록 하였다. 이때 입력되는 디지털신호는 대개 DS1급신호로 T1신호 또는 E1신호이며, 이러한 신호는 선로의 상태 또는 망동기 클럭에의하여 순간적인 흔들림과 신호의 전송에 의하여 전송지터가 발생된다.Most of the input signals are DS1 (E) level signals with frequencies of 2.048MHz (E1) and 1.544MHz (T1), and in the module that performs HDSL function, the DS1 framer device 10 is an analog signal such as AMI, B8ZS, The clock and data are extracted from a signal such as HDB3 and digitized and output to the HDSL framer device 20. The HDSL framer device 20 receives input signals such as data, clock, and sync signal (SYNC) for long-distance transmission, and formats them in the form of 1B1Q signals for long-distance transmission. At this time, the input digital signal is a DS1 class signal, usually a T1 signal or an E1 signal, and the transmission jitter is generated by the momentary shaking and the signal transmission by the state of the line or the network clock.

따라서 본 발명의 목적은 장거리 전송시스템에서 DS1신호의 순간적인 흔들림 또는 클럭오차에 의한 장애가 발생되지 않도록 안정화시켜 전송하는 데이터 전송회로를 제공함에 있다.Accordingly, an object of the present invention is to provide a data transmission circuit which stabilizes and transmits a DS1 signal so as not to cause an interruption due to an instantaneous shaking or clock error.

도 1은 종래의 장거리 전송시스템의 데이터 전송회로도1 is a data transmission circuit diagram of a conventional long distance transmission system

도 2는 본 발명의 실시예에 따른 데이터 전송회로의 블럭 구성도2 is a block diagram of a data transmission circuit according to an embodiment of the present invention.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 도 2의 구체회로도3A to 3C are detailed circuit diagrams of FIG. 2 according to an embodiment of the present invention.

도 2는 본 발명의 실시예에 따른 데이터 전송회로의 블럭 구성도이다.2 is a block diagram of a data transmission circuit according to an embodiment of the present invention.

DS1급 프레이머장치 10은 입력된 아날로그신호인 AMI, B8ZS, HDB3등의 신호로부터 클럭 및 데이터를 추출하여 디지털화 하여 출력한다. 국부발진기 30은 24.704MHz(T1)의 클럭신호 또는 32.768MHz(E1)의 클럭신호를 발생한다. PLL(PHASE LOCKED LOOP) 40은 상기 DS1급 프레이머장치 10로부터 추출한 1.544MHz(T1) 또는 2.048MHz(E1)클럭신호와 국부발진기 30으로부터 출력되어 소정분주된 클럭신호를 서로 비교하여 위상을 동기시켜 입력된 데이터의 변화에 따라 안정된 클럭신호를 재생한다. 시스템 버스 선택부 50은 시스템에 실장되는 모듈을 제작하여 시스템내의신호버스와 직접 인터페이스 하여 시스템내의 신호버스에서 원거리 전송을 하는 데이터를 추출한다. MUX 90은 상기 시스템버스선택부 50으로부터 출력된 시스템 입력 데이터나 상기 DS1 프레이머로부터 출력되는 DS1(E)데이터를 리모트 루프백(Remote Loop Back)신호나 DS1(E)선택신호에 의해 선택하여 출력한다. PLL체크부 80은 상기 DS1급 프레이머장치 10으로부터 추출한 1.544MHz(T1) 또는 2.048MHz(E1)의 클럭신호와 국부발진기 30으로부터 출력되어 소정분주된 클럭신호가 서로 동기가 맞았는지 체크하는 기능을 수행한다. FIFO 60은 시스템 버스선택부 50으로부터 추출된 데이터를 DS1급 프레이머장치 10으로부터 출력된 동기신호를 기준으로 기록하고, 상기 PLL 40으로부터 안정화된 동기신호를 기준으로 데이터를 독출한다. FIFO제어부 70은 상기 시스템 버스선택부 50으로부터 출력된 데이터를 상기 FIFO 60에 채널 0번부터 기록하기 위한 기록클럭과 상기 PLL 40으로부터 재생된 클럭과 동기신호(SYNC)를 기준으로 상기 FIFO 60의 0번채널부터 리드할 수 있는 클럭을 출력하여 상기 FIFO 60으로 인가한다. HDSL 프레이머장치 20은 상기 FIFO 60으로부터 리드한 데이터와 상기 PLL40으로부터 재생된 클럭 및 동기신호(SYNC)를 받아 1B1Q신호의 형태로 포맷하여 장거리 전송하도록 한다.The DS1 leveler device 10 extracts the clock and data from the input analog signals AMI, B8ZS, HDB3, and the like and digitizes them. Local oscillator 30 generates a clock signal of 24.704 MHz (T1) or a clock signal of 32.768 MHz (E1). PLL (PHASE LOCKED LOOP) 40 is inputted by synchronizing the phase by comparing the 1.544MHz (T1) or 2.048MHz (E1) clock signal extracted from the DS1 class framer device 10 and the local oscillator 30 with a predetermined divided clock signal. A stable clock signal is reproduced in accordance with the changed data. The system bus selector 50 manufactures a module mounted in the system and directly interfaces with the signal bus in the system to extract data for remote transmission from the signal bus in the system. The MUX 90 selects and outputs system input data outputted from the system bus selector 50 or DS1 (E) data outputted from the DS1 framer by a remote loop back signal or a DS1 (E) selection signal. The PLL check unit 80 performs a function of checking whether the clock signal of the 1.544 MHz (T1) or 2.048 MHz (E1) extracted from the DS1 class framer 10 and the local oscillator 30 are synchronized with each other. do. The FIFO 60 records the data extracted from the system bus selector 50 based on the synchronization signal output from the DS1 class framer device 10 and reads out the data based on the stabilized synchronization signal from the PLL 40. The FIFO control unit 70 writes the data output from the system bus selector 50 to the FIFO 60 starting from channel 0, and the 0 of the FIFO 60 based on the clock and the synchronization signal SYNC reproduced from the PLL 40. A clock capable of reading from the first channel is output and applied to the FIFO 60. The HDSL framer device 20 receives the data read from the FIFO 60, the clock and the synchronization signal SYNC reproduced from the PLL40, and formats the data in the form of a 1B1Q signal for long-distance transmission.

도 3a 내지 도 3c는 본 발명의 실시예에 따른 도 2의 구체회로도이다.3A to 3C are detailed circuit diagrams of FIG. 2 according to an embodiment of the present invention.

본 발명은 DS1(E)프레이머장치 10으로부터 출력된 DS1(E) 데이터나 시스템 버스선택부 50으로부터 출력된 시스템 입력데이터(System In Data)를 장거리 전송할 시 DS1(E) 데이터는 재가공하여 출력하고 시스템 입력데이터는 그대로 전송할 수 있도록 하여 DS1(E) 데이터나 시스템 입력데이터를 선택적으로 전송할 수 있도록 하고 있다. MUX 90은 상기 시스템버스선택부 50으로부터 출력된 시스템 입력 데이터나 상기 DS1 프레이머로부터 출력되는 DS1(E)데이터를 리모트 루프백(Remote Loop Back)신호나 DS1(E)선택신호에 의해 선택하여 출력한다. 이때 DS1(E)데이터가 선택되면 DS1(E)프레이머장치 10으로부터 출력된 DS1(E)데이터를 FIFO 60으로 인가하고, 리모트 루프백이 선택되면 수신 HDSL데이터를 FIFO 60에 인가하며, 시스템버스가 선택되면 상기 시스템 버스선택부 50으로부터 출력된 시스템 입력데이터나 시스템 출력데이터를 선택하여 FIFO 60으로 인가한다. 이때 플립플롭 101은 시스템 채널(System CH)을 클럭으로 입력하여 출력단(O)으로 하이신호를 출력하여 송신인에이블(TxENS)신호로 사용된다. 낸드게이트 102는 상기 송신인에이블(TxENS)신호와 2.048MHz의 시스템 입력 클럭신호(System In Clock)를 부논리곱하여 MUX 105의 한 입력으로 출력한다. 그리고 플립플롭 103은 동기신호(SSync)을 클럭으로 입력하여 출력단(O)으로 하이신호를 출력하여 송신인에이블(TxENT)신호로 사용된다. 낸드게이트 104는 상기 송신인에이블(TxENT)신호와 클럭신호(SCLK)를 부논리곱하여 MUX 105의 한 입력으로 출력한다. 그러면 MUX 105는 도시하지 않은 제어부로부터 DS1(E)선택신호에 따라 낸드게이트 102의 출력인 시스템 입력클럭신호(System In Clock)나 낸드게이트 104의 출력인 클럭신호(SCLK)를 선택하여 FIFO 60의 라이트클럭신호로 출력한다, 상기 FIFO 60은 상기 MUX 105로부터 선택된 클럭신호로 상기 MUX 90으로부터 선택출력된 데이터를 기록한다.The present invention reprocesses the DS1 (E) data output from the DS1 (E) framer device 10 or the System In Data output from the system bus selector 50 over a long distance. Input data can be transmitted as it is, so that DS1 (E) data or system input data can be selectively transmitted. The MUX 90 selects and outputs system input data outputted from the system bus selector 50 or DS1 (E) data outputted from the DS1 framer by a remote loop back signal or a DS1 (E) selection signal. If DS1 (E) data is selected, DS1 (E) data output from DS1 (E) framer device 10 is applied to FIFO 60.If remote loopback is selected, received HDSL data is applied to FIFO 60, and the system bus is selected. If selected, the system input data or system output data output from the system bus selector 50 is selected and applied to the FIFO 60. In this case, the flip-flop 101 inputs a system channel as a clock and outputs a high signal to the output terminal O to be used as a transmit enable signal (TxENS). The NAND gate 102 negatively multiplies the TxENS signal by a 2.048 MHz system in clock signal and outputs it to one input of the MUX 105. The flip-flop 103 is used as a TxENT signal by inputting a synchronization signal SSync as a clock and outputting a high signal to the output terminal O. The NAND gate 104 negatively multiplies the TxENT signal by the clock signal SCLK and outputs the negative signal to one input of the MUX 105. Then, the MUX 105 selects a system input clock signal (System In Clock) that is an output of the NAND gate 102 or a clock signal SCLK that is an output of the NAND gate 104 according to a DS1 (E) selection signal from a control unit (not shown). The FIFO 60 records the data selected and output from the MUX 90 as a clock signal selected from the MUX 105.

이렇게 시스템 입력데이터나 DS1급 데이터를 기록한 후 독출을 하게 되면 플립플롭 101, 103은 리세트상태가 되어 기록동작을 정지한다. 앤드게이트 107은 제어부로부터 출력된 동기신호(Sync)와 HDSL 채널(HDSL CH)를 논리곱하여 플립플롭 108-110의 클럭신호로 제공한다. 이때 플립플롭 108-110은 상기 앤드게이트 107을 통해 제공된 클럭신호로 송신인에이블신호(TxENS)를 동기시켜 오아게이트 111의 한단자로 출력한다. 오아게이트 111은 상기 시스템 입력클럭(System In Clock)과 상기 플립플롭 110의 부출력단(O)으로 출력된 송신인에이블신호(TxENS)를 논리합하여 MUX 117의 한 단자로 인가한다. 플립플롭 112-115는 클럭단으로 동기신호(Sync)를 입력받아 송신인에이블신호(TxENT)를 각각 동기시켜 오아게이트 116의 한단자로 인가한다. 상기 오아게이트 116은 상기 플립플롭 115의 부출력단(ON)으로 출력된 송신인에이블신호(TxENS)와 PLL 40으로부터 제공되는 출력클럭신호(HTCLK)를 논리곱하여 MUX 117의 다른 단자로 출력한다. 여기서 오아게이트 111로부터 출력된 클럭신호는 송신인에이블 구간동안 시스템입력데이터를 독출하기 위한 클럭신호이다. 오아게이트 116으로부터 출력된 클럭신호는 송신인에이블 구간동안 DS1급의 데이터데이터를 독출하기 위한 클럭신호이다. 상기 MUX 117은 상기 제어부로부터 출력된 DS1선택신호에 의해 시스템입력데이터를 독출하기 위한 클럭신호를 선택하여 FIFO 60의 리드클럭으로 제공한다. 따라서 FIFO 60은 상기 MUX 117로부터 출력된 리드클럭신호에 의해 데이터를 독출하여 플립플롭 106의 데이터 입력단(D)으로 인가한다. 상기 플립플롭 106은 PLL 40으로부터 제공된 출력클럭(HTCLK)에 동기시켜 상기 독출된 데이터를 HDSL 프레이머 20으로 출력한다.When the system input data or DS1 data is recorded and read, the flip-flops 101 and 103 are reset and the recording operation is stopped. The AND gate 107 logically multiplies the sync signal (Sync) output from the controller and the HDSL channel (HDSL CH) to provide the clock signal of the flip-flop 108-110. At this time, the flip-flop 108-110 synchronizes the transmit enable signal TxENS with the clock signal provided through the AND gate 107, and outputs it to one terminal of the OR gate 111. The OR gate 111 logically combines the system in clock and the transmit enable signal TxENS output to the sub-output terminal O of the flip-flop 110 and applies it to one terminal of the MUX 117. The flip-flops 112-115 receive the synchronization signal Sync through the clock terminal, and synchronize the transmit enable signal TxENT to one terminal of the oragate 116. The OR gate 116 logically multiplies the transmit enable signal TxENS output to the sub-output terminal ON of the flip-flop 115 and the output clock signal HTCLK provided from the PLL 40 to the other terminal of the MUX 117. The clock signal output from the OR gate 111 is a clock signal for reading the system input data during the transmit enable period. The clock signal output from the ORA gate 116 is a clock signal for reading DS1 data data during the transmit enable period. The MUX 117 selects a clock signal for reading system input data based on the DS1 selection signal output from the controller and provides the clock signal to the read clock of the FIFO 60. Accordingly, the FIFO 60 reads data from the read clock signal output from the MUX 117 and applies the data to the data input terminal D of the flip-flop 106. The flip-flop 106 outputs the read data to the HDSL framer 20 in synchronization with the output clock HTCLK provided from the PLL 40.

이와 같은 동작에 의해 데이터를 전송하게 되는데, 예를들어 DS1급데이터를 전송하는 경우에는 DS1급인 T1이나 E1을 선택하게된다. 예를들어 T1선택신호가 0이고, E1선택신호가 1이라 가정하면, T1신호가 입력될 경우 0신호가 인버터 118을 통해 반전되어 인버터 119-124로 각각 인가되며, 인버터 119-124는 다시 반전된 000000신호를 출력하고 인버터 125-126은 11신호를 출력한다. 따라서 카운터 127에는 00000011이 인가된다. 그리고 MUX 128은 DS1(E) 입력클럭신호(DS1(E) In Clock)와 수신HDSL 클럭신호(Receive HDSL Clock)를 받아 리모트 루프백신호에 의해 하나의 클럭신호를 선택출력한다. 상기 MUX 128로부터 선택출력된 클럭신호는 인버터 129를 통해 카운터 127 및 MUX 130의 한단자로 인가된다. 이때 MUX 128은 DS1(E)입력클럭신호를 선택하여 출력한다. 따라서 카운터 MUX 137로부터 오아게이트 138을 통해 출력된 DS1(E)입력 동기신호에 의해 로드되어 E1선택신호나 T선택신호를 받아 카운팅하여 예를들어 256이 될 때마다 캐리신호를 출력한다. 그리고 MUX 130은 DS1(E)선택신호에 의해 상기 인버터 129를 통해 반전된 DS1(E)클럭신호를 선택하여 래치 131의 클럭단자로 인가한다. 래치 131은 상기 카운터 127로부터 출력된 신호를 반전된 DS1(E)클럭신호를 래치 시켜 출력한다. 그러면 플립플롭 132에서는 상기 래치 131로부터 출력된 신호를 분주하여 익스크루시브 노아게이트 133의 한 단자로 입력된다. 이때 익스크루시브 노아게이트 133은 상기 분주된 신호와 VAR신호를 받아 반전 배타논리합하여 카운터 134로 인가한다. 카운터 134는 상기 익스크루시브 노아게이트 133으로부터 출력된 신호를 받아 카운팅하여 클럭의 변화를 검출위한 신호 예를들어 출력단 Q1-Q2로 11신호가 출력되면 앤드게이트 135는 하이신호를 출력한다. 앤드게이트 135로부터 출력된 하이신호는 오아게이트 136을 통해 플립플롭 137의 데이터단(D)으로 인가된다. 플립플롭 137은 클럭의 변화를 검출하기 위한 신호를 출력클럭(OUTPUT)에 의해 동기시켜 출력하여 FIFO 60의 리세트신호로 인가한다. 이때 클럭의 변화가 검출되면 MUX 130은 C2048클럭신호를 선택하여 래치 131로 인가한다. 래치 131은 시스템 입력동기신호(System In Sync)를 받아 상기 C2048클럭에 의해 동기시켜 출력한다. 따라서 클럭의 변화가 검출되면 DS1(E) 시스템 입력데이터나 수신 HDSL데이터를 전송하게 되므로 FIFO 60을 리세트시킨다.By this operation, data is transmitted. For example, in case of transmitting DS1 level data, DS1 level T1 or E1 is selected. For example, if the T1 selection signal is 0 and the E1 selection signal is 1, when the T1 signal is input, the 0 signal is inverted through the inverter 118 and applied to the inverters 119-124, respectively, and the inverters 119-124 are inverted again. Output 000000 signal and inverter 125-126 output 11 signal. Accordingly, 00000011 is applied to the counter 127. The MUX 128 receives a DS1 (E) input clock signal (DS1 (E) In Clock) and a received HDSL clock signal and selects and outputs one clock signal by a remote loopback signal. The clock signal selected and output from the MUX 128 is applied to one terminal of the counter 127 and the MUX 130 through the inverter 129. In this case, MUX 128 selects and outputs the DS1 (E) input clock signal. Therefore, it is loaded by the DS1 (E) input synchronization signal outputted from the counter MUX 137 through the oragate 138 to receive and count the E1 selection signal or the T selection signal, and outputs a carry signal every time, for example, 256. The MUX 130 selects the DS1 (E) clock signal inverted through the inverter 129 by the DS1 (E) selection signal and applies it to the clock terminal of the latch 131. The latch 131 latches the signal output from the counter 127 by latching the inverted DS1 (E) clock signal. Then, the flip-flop 132 divides the signal output from the latch 131 and is input to one terminal of the exclusive no-gate 133. At this time, the exclusive no-gate 133 receives the divided signal and the VAR signal and applies the inverted exclusive logic to the counter 134. The counter 134 receives and counts the signal output from the exclusive no-gate 133 to detect a change in the clock. For example, when the 11 signal is output to the output terminals Q1-Q2, the AND gate 135 outputs a high signal. The high signal output from the AND gate 135 is applied to the data terminal D of the flip-flop 137 through the oragate 136. The flip-flop 137 outputs a signal for detecting a change in a clock in synchronization with an output clock OUTPUT and applies it as a reset signal of the FIFO 60. At this time, when the clock change is detected, the MUX 130 selects the C2048 clock signal and applies it to the latch 131. The latch 131 receives a system input sync signal (System In Sync) and outputs it by synchronizing with the C2048 clock. Therefore, if a clock change is detected, DS1 (E) system input data or received HDSL data will be transmitted, which resets FIFO 60.

그리고 국부발진기 30에서는 T1클럭인 1.544MHz나 E1클럭인 2.048MHz신호를 발생하여 PLL부 138로 인가되며, VAR신호를 받아 위상을 비교하여 원하는 클럭신호를 생성한다. 카운터 139는 상기 PLL부 138로부터 출력된 클럭신호를 소정분주하여 출력클럭(OUTPUT)을 생성하여 출력한다. 카운터 140은 DS1(E) 입력데이터를 전송할 시 인버터 119-126으로부터 출력된 데이터를 받아 카운팅하여 소정주기마다 캐리신호를 출력한다. 플립플롭 141은 상기 카운터 140으로부터 출력된 신호를 상기 출력클럭(OUTPUT)에 의해 동기시켜 동기신호(Sync)를 출력한다. 플립플롭 142는 상기 플립플롭 141로부터 출력된 신호를 소정분주하여 VAR신호를 생성하여 출력한다. 또한 플립플롭 143-144는 상기 플립플롭 141로부터 출력된 동기신호(Sync)를 받아 상기 출력클럭(OUTPUT)에 의해 동기시켜 한 클럭씩 지연시켜 출력동기신호(Hisync)를 출력한다.The local oscillator 30 generates a 1.544 MHz T1 clock or a 2.048 MHz signal E1 clock, and is applied to the PLL unit 138. The VLL signal is received to compare phases to generate a desired clock signal. The counter 139 divides the clock signal output from the PLL unit 138 by a predetermined amount to generate and output an output clock OUTPUT. The counter 140 receives and counts the data output from the inverters 119-126 when transmitting the DS1 (E) input data and outputs a carry signal every predetermined period. The flip-flop 141 synchronizes the signal output from the counter 140 by the output clock OUTPUT and outputs a synchronization signal Sync. The flip-flop 142 divides the signal output from the flip-flop 141 by a predetermined amount to generate and output a VAR signal. In addition, the flip-flop 143-144 receives the synchronization signal Sync output from the flip-flop 141 and synchronizes with the output clock OUTPUT to delay the clock by one clock to output the output synchronization signal Hisync.

상술한 바와 같이 본 발명은, 원거리 전송을 목적으로하는 입력데이터를 재가공한 후 2B1Q방식의 포맷으로 변환하여 장거리 전송하므로, 선로 상태 또는 망동기클럭에 의하여 순간적인 데이터의 흔들림과 전송에 의한 전송지터를 방지할 수 있는 이점이 있다.As described above, the present invention converts the input data for long-distance transmission, converts the data into a 2B1Q format, and transmits the data over a long distance. There is an advantage to prevent.

또한 통신 시스템 내부 신호버스에서 직접 데이터를 추출하여 2B1Q화하여 원거리로 전송할 수 있어 DS1급으로 데이터를 재 변환하지 않게되어 경제적으로 전송할 수 있는 이점이 있다.In addition, since data can be directly extracted from the signal bus inside the communication system and converted into 2B1Q, it can be transmitted remotely. Therefore, there is an advantage that it can be economically transmitted without reconverting the data to DS1 level.

Claims

장거리 전송시스템의 데이터 전송회로에 있어서,In the data transmission circuit of a long distance transmission system,

입력된 아날로그신호인 AMI, B8ZS, HDB3등의 신호로부터 클럭 및 데이터를 추출하여 디지털화 하여 출력하는 DS1급 프레이머장치와,A DS1 class framer device for extracting the clock and data from the input analog signals AMI, B8ZS, HDB3, etc.

시스템에 실장되는 모듈을 제작하여 시스템내의신호버스와 직접 인터페이스 하여 시스템내의 신호버스에서 원거리 전송을 하는 데이터를 추출하는 시스템 버스 선택부와,A system bus selector which manufactures modules mounted in the system and directly interfaces with the signal buses in the system to extract data for remote transmission from the signal buses in the system;

상기 시스템버스선택부로부터 출력된 시스템 입력 데이터나 상기 DS1 프레이머로부터 출력되는 DS1(E)데이터를 리모트 루프백(Remote Loop Back)신호나 DS1(E)선택신호에 의해 선택하여 출력하는 MX와,An MX which selects and outputs system input data output from the system bus selector or DS1 (E) data output from the DS1 framer by a Remote Loop Back signal or a DS1 (E) selection signal;

T1 클럭신호 또는 E1의 클럭신호를 발생하는 국부발진기와,A local oscillator for generating a T1 clock signal or a clock signal of E1;

상기 DS1급 프레이머장치로부터 추출한 1.544MHz(T1) 또는 2.048MHz(E1)클럭신호와 국부발진기 30으로부터 출력되어 소정분주된 클럭신호를 서로 비교하여 위상을 동기시켜 입력된 데이터의 변화에 따라 안정된 클럭신호를 재생하는 PLL과,A clock signal that is stable according to the change of the input data by synchronizing the phase by comparing the 1.544 MHz (T1) or 2.048 MHz (E1) clock signal extracted from the DS1 class framer device and the clock signal output from the local oscillator 30 with each other. PLL to play it,

상기 DS1급 프레이머장치로부터 추출한 1.544MHz(T1) 또는 2.048MHz(E1)의 클럭신호와 상기 국부발진기으로부터 출력되어 소정분주된 클럭신호가 서로 동기가 맞았는지 체크하는 기능을 수행하는 PLL체크부와,A PLL check unit configured to check whether a clock signal of 1.544 MHz (T1) or 2.048 MHz (E1) extracted from the DS1 class framer device and the clock signal output from the local oscillator are synchronized with each other;

상기 시스템 버스선택부로부터 출력된 데이터를 상기 FIFO에 채널 0번부터 기록하기 위한 기록클럭과 상기 PLL로부터 재생된 클럭과 동기신호(SYNC)를 기준으로 상기 FIFO의 0번채널부터 리드할 수 있는 클럭을 출력하여 상기 FIFO로 인가하는 FIFO제어부와,A clock for writing data output from the system bus selector from channel 0 to the FIFO, and a clock capable of reading from channel 0 of the FIFO based on a clock reproduced from the PLL and a synchronization signal SYNC. A FIFO control unit which outputs the signal to the FIFO;

상기 시스템 버스선택부로부터 추출된 데이터나 상기 DS1급 프레이머장치로부터 출력된 데이터를 FIFO제어부로부터 출력된 기록클럭신호에 의해 기록하고, 상기 FIFO제어부로부터 출력된 리드클럭에 의해 독출하는 FIFO와,A FIFO which records data extracted from the system bus selector or data output from the DS1 class framer by a write clock signal output from a FIFO control unit and read by a read clock output from the FIFO control unit;

상기 FIFO로부터 리드한 데이터와 상기 PLL로부터 재생된 클럭 및 동기신호(SYNC)를 받아 1B1Q신호의 형태로 포맷하여 장거리 전송하도록 하는 HDSL 프레이머장치로 구성함을 특징으로 하는 장거리 전송시스템의 데이터 전송회로.And an HDSL framer device configured to receive data read from the FIFO, a clock and a synchronization signal (SYNC) reproduced from the PLL, and format the data in a 1B1Q signal format for long-distance transmission.