JPS61241843A - 情報処理装置 - Google Patents
情報処理装置Info
- Publication number
- JPS61241843A JPS61241843A JP60083932A JP8393285A JPS61241843A JP S61241843 A JPS61241843 A JP S61241843A JP 60083932 A JP60083932 A JP 60083932A JP 8393285 A JP8393285 A JP 8393285A JP S61241843 A JPS61241843 A JP S61241843A
- Authority
- JP
- Japan
- Prior art keywords
- register
- contents
- memory area
- boundary
- address
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/36—Preventing errors by testing or debugging software
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Debugging And Monitoring (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はプログラムのデバッグに有効な回路を持つ情報
処理装置だ関する。
処理装置だ関する。
一般に、プログラムの開発時には、プログラムｔ−１ス
テツプずつ実行させる機能と、プログラム実行中の任意
の時点で中央処理装置の内部レジスタを表示する機能と
、特定のレジスタがプログラム開発者が指定する値にな
った時プログラムの実行を停止させる機能等を必要とす
る。
テツプずつ実行させる機能と、プログラム実行中の任意
の時点で中央処理装置の内部レジスタを表示する機能と
、特定のレジスタがプログラム開発者が指定する値にな
った時プログラムの実行を停止させる機能等を必要とす
る。
従来、これらの機能をサポートするハードウェアとして
、プログラムの１ステツプ毎に割込み全発生する機能の
み持たせ、中央処理装置の内部レジスタを読み出して、
特定の値と比較し、表示することは、１ステツプ毎の割
込み全処理するプログラムが実行していた。
、プログラムの１ステツプ毎に割込み全発生する機能の
み持たせ、中央処理装置の内部レジスタを読み出して、
特定の値と比較し、表示することは、１ステツプ毎の割
込み全処理するプログラムが実行していた。
このような従来の方法では、１ステツプ毎に割込みが発
生するため１割込処理時間が１ステツプ毎に必要となり
、デバッグ処理に時間がかかり、また内部レジスタの操
作のため釦、デバッグ処理プログラムも複雑になるとい
う欠点がある。
生するため１割込処理時間が１ステツプ毎に必要となり
、デバッグ処理に時間がかかり、また内部レジスタの操
作のため釦、デバッグ処理プログラムも複雑になるとい
う欠点がある。
本発明の目的は、このような欠点を解決し、デバッグ処
理時間を短縮しその処理プログラム金簡単化した情報処
理装置を提供することにある。
理時間を短縮しその処理プログラム金簡単化した情報処
理装置を提供することにある。
本発明の構成は、数値データを記憶するレジスタファイ
ルと、このレジスタファイル内の任意の２つのレジスタ
を選択するレジスタ選択回路と、このレジスタ選択回路
によって選択された２つのレジスタの内容に対して演算
する演算回路と、これら各回路の動作手順を制御する制
御回路とを持つ情報処理装置において、前記レジスタフ
ァイル内には、レジスタの内容を退避するためのメモリ
領域の開始番地を持つアドレスレジスタと、前記メモリ
領域の境界を指定する境界レジスタと、退避するレジス
タを指定するためのマスクレジスタとを備え、プログラ
ムデバッグの時に前記制御回路の制御により、命令の１
ステップ実行の最後に前記マスクレジスタによって指定
されるレジスタの内容を前記メモリに退避し、前記メモ
リ領域の境界に達した時に割込みを発生すること全特徴
とする。
ルと、このレジスタファイル内の任意の２つのレジスタ
を選択するレジスタ選択回路と、このレジスタ選択回路
によって選択された２つのレジスタの内容に対して演算
する演算回路と、これら各回路の動作手順を制御する制
御回路とを持つ情報処理装置において、前記レジスタフ
ァイル内には、レジスタの内容を退避するためのメモリ
領域の開始番地を持つアドレスレジスタと、前記メモリ
領域の境界を指定する境界レジスタと、退避するレジス
タを指定するためのマスクレジスタとを備え、プログラ
ムデバッグの時に前記制御回路の制御により、命令の１
ステップ実行の最後に前記マスクレジスタによって指定
されるレジスタの内容を前記メモリに退避し、前記メモ
リ領域の境界に達した時に割込みを発生すること全特徴
とする。
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。図
において、１はレジスタファイル、２は退避するメモリ
アドレスを指定するアドレスレジスタ、３は退避される
メモリ領域の境界を指定する境界レジスタ、４は退避す
るレジスタを指定するマスクレジスタ、５は演算回路、
６はレジスタファイル内のレジスタを選択する選択回路
、７は中央処理装置の動作を制御する制御回路である。
において、１はレジスタファイル、２は退避するメモリ
アドレスを指定するアドレスレジスタ、３は退避される
メモリ領域の境界を指定する境界レジスタ、４は退避す
るレジスタを指定するマスクレジスタ、５は演算回路、
６はレジスタファイル内のレジスタを選択する選択回路
、７は中央処理装置の動作を制御する制御回路である。
ソフトウェアのデバッグ時に１ステツプ毎のレジスタの
内容を知りたい時、プログラマは、内容を知りたいレジ
スタの番号をすべてマスクレジメタ４に設定し、デバッ
グ用に使用できるメモリ領域の開始番地金アドレスレジ
スタ２に、また、レジスタ退避用メモリ領域の境界アド
レス、すなわち、実行したい命令ステップ数に、１ステ
ツプ毎【必要なレジスタ退避領域の数をかけた数に、開
始番地を加えたアドレス値を境界レジスタ３に設定した
後、デバッグモードにする。制御回路７は、デバッグモ
ードに設定された時、各命令実行の最後にマスクレジス
タ４ｔ−調べ、指定されたレジスタの内容を１アドレス
レジスタ２によって指定されたメモリ領域に退避した後
演算回路５により使用したメモリ領域の敷金アドレスレ
ジスタ２に加えてこのアドレスレジスタ２を更新する。
内容を知りたい時、プログラマは、内容を知りたいレジ
スタの番号をすべてマスクレジメタ４に設定し、デバッ
グ用に使用できるメモリ領域の開始番地金アドレスレジ
スタ２に、また、レジスタ退避用メモリ領域の境界アド
レス、すなわち、実行したい命令ステップ数に、１ステ
ツプ毎【必要なレジスタ退避領域の数をかけた数に、開
始番地を加えたアドレス値を境界レジスタ３に設定した
後、デバッグモードにする。制御回路７は、デバッグモ
ードに設定された時、各命令実行の最後にマスクレジス
タ４ｔ−調べ、指定されたレジスタの内容を１アドレス
レジスタ２によって指定されたメモリ領域に退避した後
演算回路５により使用したメモリ領域の敷金アドレスレ
ジスタ２に加えてこのアドレスレジスタ２を更新する。
その後アドレスレジスタ２と境界レジスタ３の内容を比
較し、アドレスレジスタ２の値の方が小さければ、次の
命令の実行ステップに移る。アドレスレジスタ２の値が
境界レジスタ３の内容に等しいか、アドレスレジスタの
内容の方が大きい場合に制御回路７は割込みを発生し、
ソフトウェアに通知する。
較し、アドレスレジスタ２の値の方が小さければ、次の
命令の実行ステップに移る。アドレスレジスタ２の値が
境界レジスタ３の内容に等しいか、アドレスレジスタの
内容の方が大きい場合に制御回路７は割込みを発生し、
ソフトウェアに通知する。
以上説明したように、本発明は、レジスタファイル内に
レジスタを退避する領域を指定するレジスタと、その境
界を指定するレジスタと、退避するレジスタを指定する
レジスタを設け、デバッグ時には１ステツプ毎に指定さ
れたレジスタの内容を指定されたメモリ領域に退避し、
メモリ領域の境界に達した時のみ割込みを発生させるよ
うにすることにより、不必要な割込みの発生を抑え、デ
バッグ処理に要する時間を短縮するという効果がある。
レジスタを退避する領域を指定するレジスタと、その境
界を指定するレジスタと、退避するレジスタを指定する
レジスタを設け、デバッグ時には１ステツプ毎に指定さ
れたレジスタの内容を指定されたメモリ領域に退避し、
メモリ領域の境界に達した時のみ割込みを発生させるよ
うにすることにより、不必要な割込みの発生を抑え、デ
バッグ処理に要する時間を短縮するという効果がある。
第１図は本発明の！ｌ／ｊ処理装置の一実施例のブロッ
ク図である。図において、１・旧・・レジスタファイル
、２・・・・・・アドレスレジスタ、３・・・・・・境
界レジスタ％ ４・・・・・・マスクレジスタ、５・・
・・・・演算回路、６・・・・・・選択回路％ ７・・
・・・・制御回路、である。
ク図である。図において、１・旧・・レジスタファイル
、２・・・・・・アドレスレジスタ、３・・・・・・境
界レジスタ％ ４・・・・・・マスクレジスタ、５・・
・・・・演算回路、６・・・・・・選択回路％ ７・・
・・・・制御回路、である。
Claims (1)
- 数値データを記憶するレジスタファイルと、このレジス
タファイル内の任意の２つのレジスタを選択するレジス
タ選択回路と、このレジスタ選択回路によって選択され
た２つのレジスタの内容に対して演算する演算回路と、
これら各回路の動作手順を制御する制御回路とを持つ情
報処理装置において、前記レジスタファイル内には、レ
ジスタの内容を退避するためのメモリ領域の開始番地を
持つアドレスレジスタと、前記メモリ領域の境界を指定
する境界レジスタと、退避するレジスタを指定するため
のマスクレジスタとを備え、プログラムデバッグの時に
前記制御回路の制御により、命令の１ステップ実行の最
後に前記マスクレジスタによって指定されるレジスタの
内容を前記メモリに退避し、前記メモリ領域の境界に達
した時に割込みを発生することを特徴とする情報処理装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083932A JPS61241843A (ja) | 1985-04-19 | 1985-04-19 | 情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60083932A JPS61241843A (ja) | 1985-04-19 | 1985-04-19 | 情報処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61241843A true JPS61241843A (ja) | 1986-10-28 |
Family
ID=13816370
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60083932A Pending JPS61241843A (ja) | 1985-04-19 | 1985-04-19 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61241843A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7849243B2 (en) * | 2008-01-23 | 2010-12-07 | Intel Corporation | Enabling flexibility of packet length in a communication protocol |
| US8325768B2 (en) | 2005-08-24 | 2012-12-04 | Intel Corporation | Interleaving data packets in a packet-based communication system |
-
1985
- 1985-04-19 JP JP60083932A patent/JPS61241843A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8325768B2 (en) | 2005-08-24 | 2012-12-04 | Intel Corporation | Interleaving data packets in a packet-based communication system |
| US8885673B2 (en) | 2005-08-24 | 2014-11-11 | Intel Corporation | Interleaving data packets in a packet-based communication system |
| US7849243B2 (en) * | 2008-01-23 | 2010-12-07 | Intel Corporation | Enabling flexibility of packet length in a communication protocol |
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