JPS61240638A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
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- JPS61240638A JPS61240638A JP8143685A JP8143685A JPS61240638A JP S61240638 A JPS61240638 A JP S61240638A JP 8143685 A JP8143685 A JP 8143685A JP 8143685 A JP8143685 A JP 8143685A JP S61240638 A JPS61240638 A JP S61240638A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/322—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections
- H01L21/3221—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to modify their internal properties, e.g. to produce internal imperfections of silicon bodies, e.g. for gettering
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- Liquid Deposition Of Substances Of Which Semiconductor Devices Are Composed (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
半導体ウェハのダメージ面を汚染することなく、しかも
デバイスプロセス中の高温度の繰返しアニーリングに耐
えるダメージ処理を目的とし、ウェハのダメージ面にＳ
ｉＯｚまたばＳ ｉ３Ｎ４の薄層を形成した後に、Ｃ
Ｏ□またはＡｒのレーザーアニーリングを行ない、非ダ
メージ面は常法により鏡面研磨した後にエピタキシャル
層を成長させる。
デバイスプロセス中の高温度の繰返しアニーリングに耐
えるダメージ処理を目的とし、ウェハのダメージ面にＳ
ｉＯｚまたばＳ ｉ３Ｎ４の薄層を形成した後に、Ｃ
Ｏ□またはＡｒのレーザーアニーリングを行ない、非ダ
メージ面は常法により鏡面研磨した後にエピタキシャル
層を成長させる。
本発明は半導体装置の製法、特に半導体ウエノ＼のダメ
ージ処理方法に関する。
ージ処理方法に関する。
半導体ウェハ背面のダメージ処理方法としては、機械的
研磨、粒子の吹付け、多結晶層の沈着、Ａｒイオンイン
ブラレテーションおよびＡｒ レーザー光照射が知られ
ている。現在研磨粒子の吹付けがおもに行なわれ、特に
ウェハをエツチングした後、ＳｉＯ□粉末を水流噴射し
てダメージ面を形成する方法か行なわれている。またＡ
ｒレーザー光を照射する方法は、常法によりスライシン
グした後に、ラッピングし、化学的エツチングしたウェ
ハ１のダメージ面４にレーザー光を照射し、さらに常法
により非ダメージ面５を鏡面研磨してエピタキシャル層
６を成長させる（第２図）。
研磨、粒子の吹付け、多結晶層の沈着、Ａｒイオンイン
ブラレテーションおよびＡｒ レーザー光照射が知られ
ている。現在研磨粒子の吹付けがおもに行なわれ、特に
ウェハをエツチングした後、ＳｉＯ□粉末を水流噴射し
てダメージ面を形成する方法か行なわれている。またＡ
ｒレーザー光を照射する方法は、常法によりスライシン
グした後に、ラッピングし、化学的エツチングしたウェ
ハ１のダメージ面４にレーザー光を照射し、さらに常法
により非ダメージ面５を鏡面研磨してエピタキシャル層
６を成長させる（第２図）。
研磨粒子の吹付けまたはレーザー光照射によるダメージ
処理は、ダメージ面が複雑な形状を呈し、しかも研磨粒
子、またはダメージ面のシリコンが溶融して飛散した粒
子が汚染源となる。またレーザー光の侵入深さが約２０
００〜約５０００人と浅い。そのためデバイスプロセス
中に高温度の繰返しアニーリングを受けると、ゲッタリ
ング効果が薄れる欠点がある。
処理は、ダメージ面が複雑な形状を呈し、しかも研磨粒
子、またはダメージ面のシリコンが溶融して飛散した粒
子が汚染源となる。またレーザー光の侵入深さが約２０
００〜約５０００人と浅い。そのためデバイスプロセス
中に高温度の繰返しアニーリングを受けると、ゲッタリ
ング効果が薄れる欠点がある。
〔問題点を解決するための手段〕
上記問題点は、スライシングして形成した半導体ウェハ
をラッピングし、化学的エツチングした後に、ウェハの
１面にレーザー光を照射してダメージ面とし、他面は鏡
面研磨してエピタキシャル層を成長させる半導体ウェハ
のダメージ処理方法であって、 （ａ）化学的エツチングした半導体ウェハ１を酸化性雰
囲気中で加熱してドナー消去処理を行なうとともに、ウ
ェハ面にＳｉＯ□の薄膜２を形成し、（ｈｌＣＶＤによ
り、５ｉＯ７または５ｉＪ４の薄膜３をウェハ１のダメ
ージ面４に形成し、（Ｃｌダメージ面４にレーザー光を
照射する、工程を含むことを特徴とする半導体ウェハの
ダメージ処理方法によって解決することができる。
をラッピングし、化学的エツチングした後に、ウェハの
１面にレーザー光を照射してダメージ面とし、他面は鏡
面研磨してエピタキシャル層を成長させる半導体ウェハ
のダメージ処理方法であって、 （ａ）化学的エツチングした半導体ウェハ１を酸化性雰
囲気中で加熱してドナー消去処理を行なうとともに、ウ
ェハ面にＳｉＯ□の薄膜２を形成し、（ｈｌＣＶＤによ
り、５ｉＯ７または５ｉＪ４の薄膜３をウェハ１のダメ
ージ面４に形成し、（Ｃｌダメージ面４にレーザー光を
照射する、工程を含むことを特徴とする半導体ウェハの
ダメージ処理方法によって解決することができる。
ドナー消去処理は、３〜５％体積％のＨＣＩｌを含む湿
性酸素中で、ウェハを温度６００〜７００℃に加熱する
ことが有利である。
性酸素中で、ウェハを温度６００〜７００℃に加熱する
ことが有利である。
また工程のｆｂ）のＳ ｉＯ，薄ｌｌｌ３は、ｒａ）ノ
ドナー消去処理によって生成するＳ ｉ０２薄膜２で置
換えることができる。なお、レーザーはｃｏ２レーザー
が高出力を得られるので実用」−有利である。
ドナー消去処理によって生成するＳ ｉ０２薄膜２で置
換えることができる。なお、レーザーはｃｏ２レーザー
が高出力を得られるので実用」−有利である。
チョクラルスキ法によって形成したシリコンインゴット
を常法によりスライシングしてウェハとし、これをラッ
ピングし、化学的エツチングを行なった後に、第１図に
示すように（ａ）５気圧の５体積％ＨＣρ含有の湿性酸
素中で温度７００ ”ｃに１時間加熱して、いわゆるド
ナー消去処理を行なうとともにＳ ｉ０２薄膜２を形成
し、（ｂ１次に５ｉＣＩ１４および０２を温度８００℃
に加熱するＣＶＤ反応を１０００分間行なって、ウェハ
１のダメージ面４に厚み１０μｍのＳ ｉ０２層３を沈
着させた後に、ｔｃ＋出）］８０Ｗ、口径１００ ｐｍ
のＣＯ，レーザー光をダメージ面４に照射した。レーザ
ー光は反射防止性のＳｉＯ□層２．３を通過してウェハ
１のシリコンにダメージ処理効果を与える。このときＳ
ｉｏ２層は溶解するが、これによってシリコンを汚染
することはない。次に常法によりｆｄｌ非ダメージ面５
を鏡面研磨した後に、（ｅ）エピタキシャル層６を成長
させた。
を常法によりスライシングしてウェハとし、これをラッ
ピングし、化学的エツチングを行なった後に、第１図に
示すように（ａ）５気圧の５体積％ＨＣρ含有の湿性酸
素中で温度７００ ”ｃに１時間加熱して、いわゆるド
ナー消去処理を行なうとともにＳ ｉ０２薄膜２を形成
し、（ｂ１次に５ｉＣＩ１４および０２を温度８００℃
に加熱するＣＶＤ反応を１０００分間行なって、ウェハ
１のダメージ面４に厚み１０μｍのＳ ｉ０２層３を沈
着させた後に、ｔｃ＋出）］８０Ｗ、口径１００ ｐｍ
のＣＯ，レーザー光をダメージ面４に照射した。レーザ
ー光は反射防止性のＳｉＯ□層２．３を通過してウェハ
１のシリコンにダメージ処理効果を与える。このときＳ
ｉｏ２層は溶解するが、これによってシリコンを汚染
することはない。次に常法によりｆｄｌ非ダメージ面５
を鏡面研磨した後に、（ｅ）エピタキシャル層６を成長
させた。
Ｓ １３Ｎ４ＦＪｉ層をダメージ面に沈着させたときも
、５ｉＯ７を同様なダメージ効果を示した。
、５ｉＯ７を同様なダメージ効果を示した。
なおＡｒレーザーを利用することもでき、このときは５
ｉＯ７層の厚みを約１μｍとすることが適当である。
ｉＯ７層の厚みを約１μｍとすることが適当である。
本発明の方法によって、Ｓ ｉｏ、またはＳｉ、Ｎ４の
薄膜を形成したダメージ面をレーザーアニーリングした
半導体うエバは、１１００℃の高温度に１時間保持する
アニーリングを１０回反復してもゲッタリング効果が薄
れることがない。
薄膜を形成したダメージ面をレーザーアニーリングした
半導体うエバは、１１００℃の高温度に１時間保持する
アニーリングを１０回反復してもゲッタリング効果が薄
れることがない。
第１図は本発明のダメージ処理工程図であり、第２図は
従来技術のダメージ処理工程図である。 １・・・ウェハ、２・・・Ｓ ｉ（ｈ膜、３・・・Ｓｉ
Ｏ□またはＳｉ３Ｎ４膜、４・・・ダメージ面、５・・
・非ダメージ面、６・・・エピタキシャル層。 本発明の処理工程図 す 従来技術の処理工程図 １・・・ウェハ ２・・・５ＩＯ２膜 ３・・・ ５ＩＯ２またはＳＩ３Ｎ４膜４・・・ダメー
ジ面 ５・・・非ダメージ面 ら・・・エピタキシセル層
従来技術のダメージ処理工程図である。 １・・・ウェハ、２・・・Ｓ ｉ（ｈ膜、３・・・Ｓｉ
Ｏ□またはＳｉ３Ｎ４膜、４・・・ダメージ面、５・・
・非ダメージ面、６・・・エピタキシャル層。 本発明の処理工程図 す 従来技術の処理工程図 １・・・ウェハ ２・・・５ＩＯ２膜 ３・・・ ５ＩＯ２またはＳＩ３Ｎ４膜４・・・ダメー
ジ面 ５・・・非ダメージ面 ら・・・エピタキシセル層
Claims (1)
- 【特許請求の範囲】 １、スライシングして形成した半導体ウェハをラッピン
グし、化学的エッチングした後に、ウェハの１面にレー
ザー光を照射してダメージ面とし、他面は鏡面研磨して
エピタキシャル層を成長させる半導体ウェハのダメージ
処理方法であって、（ａ）化学的エッチングした半導体
ウェハ（１）を酸化性雰囲気中で加熱してドナー消去処
理を行なうとともに、ウェハ面にＳｉＯ＿２の薄膜（２
）を形成し、（ｂ）ＣＶＤにより、ＳｉＯ＿２またはＳ
ｉ＿３Ｎ＿４の薄膜（３）をウェハのダメージ面（４）
に形成し、（ｃ）ウェハのダメージ面（４）にＣＯ＿２
またはＡｒのレーザー光を照射する、 工程を含むことを特徴とする半導体ウェハのダメージ処
理方法。 ２、ドナー消去処理は、３〜５体積％のＨＣｌを含む湿
性酸素中で、ウェハを温度６００〜７００℃に加熱する
、特許請求の範囲第１項記載の方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143685A JPS61240638A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8143685A JPS61240638A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240638A true JPS61240638A (ja) | 1986-10-25 |
Family
ID=13746339
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8143685A Pending JPS61240638A (ja) | 1985-04-18 | 1985-04-18 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240638A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01143218A (ja) * | 1987-11-28 | 1989-06-05 | Toshiba Corp | 半導体基板の加工方法 |
| US4925809A (en) * | 1987-05-23 | 1990-05-15 | Osaka Titanium Co., Ltd. | Semiconductor wafer and epitaxial growth on the semiconductor wafer with autodoping control and manufacturing method therefor |
| EP0500130A2 (en) * | 1991-02-21 | 1992-08-26 | Kabushiki Kaisha Toshiba | Method of manufacturing an epitaxial semiconductor wafer having gettering properties |
| EP0525455A2 (en) * | 1991-07-19 | 1993-02-03 | Shin-Etsu Handotai Company Limited | Extrinsic gettering for a semiconductor substrate |
| JPH0529323A (ja) * | 1991-07-19 | 1993-02-05 | Shin Etsu Handotai Co Ltd | 半導体基板及びその製造方法 |
| US5225235A (en) * | 1987-05-18 | 1993-07-06 | Osaka Titanium Co., Ltd. | Semiconductor wafer and manufacturing method therefor |
| JP2012049397A (ja) * | 2010-08-27 | 2012-03-08 | Sumco Corp | シリコンウェーハの製造方法 |
-
1985
- 1985-04-18 JP JP8143685A patent/JPS61240638A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5225235A (en) * | 1987-05-18 | 1993-07-06 | Osaka Titanium Co., Ltd. | Semiconductor wafer and manufacturing method therefor |
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| US5389551A (en) * | 1991-02-21 | 1995-02-14 | Kabushiki Kaisha Toshiba | Method of manufacturing a semiconductor substrate |
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| JP2012049397A (ja) * | 2010-08-27 | 2012-03-08 | Sumco Corp | シリコンウェーハの製造方法 |
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