JPS61240338A - ハ−ドウエア・イベンドプロセツサ装置 - Google Patents
ハ−ドウエア・イベンドプロセツサ装置Info
- Publication number
- JPS61240338A JPS61240338A JP60081249A JP8124985A JPS61240338A JP S61240338 A JPS61240338 A JP S61240338A JP 60081249 A JP60081249 A JP 60081249A JP 8124985 A JP8124985 A JP 8124985A JP S61240338 A JPS61240338 A JP S61240338A
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- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、論理回路装置のシミーレージ、ンにおいて
イベント・ドリブン方式により発生するイベントを処理
するハードウェアイベントプロセッサ装置に関する。
イベント・ドリブン方式により発生するイベントを処理
するハードウェアイベントプロセッサ装置に関する。
従来、論理回路装置のシミーレージ冒ンにおいてイベン
トプロセッサはソフトウェアで実現されている。即ち、
イベント格納用の配列Ａ１配列Ａ上を走査するポインタ
用の変数ＡＰを定義しておき、配列Ａから順次イベント
を取り出し、イベント処理を行なり。例えばイベントを
表ＩＫ示すような数ワード単位のイベント・ユニットと
して扱う方法がある。
トプロセッサはソフトウェアで実現されている。即ち、
イベント格納用の配列Ａ１配列Ａ上を走査するポインタ
用の変数ＡＰを定義しておき、配列Ａから順次イベント
を取り出し、イベント処理を行なり。例えばイベントを
表ＩＫ示すような数ワード単位のイベント・ユニットと
して扱う方法がある。
表１
イベント処理では、表１の第２ワードを参照して配列Ａ
から更新後の値を取シ出し、表１の第３ワードを示す配
列Ａ上のアドレスに格納する。この操作を表１ワードの
与える回数だけ繰り返す。
から更新後の値を取シ出し、表１の第３ワードを示す配
列Ａ上のアドレスに格納する。この操作を表１ワードの
与える回数だけ繰り返す。
さらに表１の第４ワードを参照して該値更新にょシ発生
するマイクロ・コード・リストを処理する。
するマイクロ・コード・リストを処理する。
ところで、従来のソフトウェアによるイベントプロセッ
サでは実行速度が遅いという問題がある。
サでは実行速度が遅いという問題がある。
即ち、イベントプロセッサ・プログラムをマシン語忙変
換した命令列を主記憶装置から遂次取シ出して演算処理
を行なう方式では主記憶装置へのアクセスが多いため、
及び遂次処理であるため実行速度が遅くなる。従つて大
規模な論理回路及び機能回路のシミ、レージ曹ンには漠
大な時間がかかっていた。
換した命令列を主記憶装置から遂次取シ出して演算処理
を行なう方式では主記憶装置へのアクセスが多いため、
及び遂次処理であるため実行速度が遅くなる。従つて大
規模な論理回路及び機能回路のシミ、レージ曹ンには漠
大な時間がかかっていた。
本発明は実行速度、汎用性に優れたイベント処理機能を
実現するハードウェアイベントプロセッサ装置を提供す
るものである。
実現するハードウェアイベントプロセッサ装置を提供す
るものである。
即ち、表１（前頁参照）のマイクロ・コード・す、スト
・ポインタ、アドレス、値アドレス、値更新ワード数を
それぞれレジスタに格納して出来る４つの並列レジスタ
群をイベント・ユニットと称し、イベント・ユニットを
任意偶数個並列に接続し、さらにレジスタを（（イベン
ト・ユニットの個数）÷２）個並列に接続して出来る並
列レジスタ群と加算カウンタ、減算カウンタ、コンパレ
ータから成る値更新用比較回路を（（イベント・ユニッ
トの個数）÷２）個をデータ・バス、アドレス・バス、
主記憶装置を介して接続したことを特徴とするハードウ
ェアイベントプロセッサ装置を提供するものである。
・ポインタ、アドレス、値アドレス、値更新ワード数を
それぞれレジスタに格納して出来る４つの並列レジスタ
群をイベント・ユニットと称し、イベント・ユニットを
任意偶数個並列に接続し、さらにレジスタを（（イベン
ト・ユニットの個数）÷２）個並列に接続して出来る並
列レジスタ群と加算カウンタ、減算カウンタ、コンパレ
ータから成る値更新用比較回路を（（イベント・ユニッ
トの個数）÷２）個をデータ・バス、アドレス・バス、
主記憶装置を介して接続したことを特徴とするハードウ
ェアイベントプロセッサ装置を提供するものである。
この発明によれば、大規模論理回路のシミーレージ層ン
においてイベント処理実行時間が短縮され、しかもシミ
、レージ１ン全体の実行時間が短縮される。
においてイベント処理実行時間が短縮され、しかもシミ
、レージ１ン全体の実行時間が短縮される。
以下、本発明装置の一実施例を図面を参照して説明する
。第１図は本発明装置のブロック図で、並列レジスタ群
１は２つのモジ、−ルから成っている。第１のモジ、−
ルはイベント・ユニットヲ並列に２つ接続したモジー−
ル構成子を並列に接続したものである。第２図にモジー
−ル構成子のブロック図を示す。
。第１図は本発明装置のブロック図で、並列レジスタ群
１は２つのモジ、−ルから成っている。第１のモジ、−
ルはイベント・ユニットヲ並列に２つ接続したモジー−
ル構成子を並列に接続したものである。第２図にモジー
−ル構成子のブロック図を示す。
図中Ｌ４． Ｒ３，Ｒ２，Ｌｌ、 Ｒ４，ｌ’Ｌ３．
Ｒ２，Ｒ１はレジスタを表わし、並列に接続されている
。レジスタＬ４．Ｌ３．Ｌ２．Ｌｌをまとめてレフト・
イベントφユニット、レジスタＲ４，Ｒ３，Ｒ２，Ｒ１
をまとめてライト・イベント・ユニットと称し、それぞ
れ（Ｒ４，Ｒ３，Ｒ２，Ｌｌ ） 、（Ｒ４，Ｒ３，Ｒ
２゜Ｒ１）と表わすことにする。レフト・イベント・ユ
ニットは、アドレス・バスＡＢＶＳを介して比較回路に
接続されている。比較回路は加算カウンタＣ０（Ｃゼロ
）、減算カウンタ８００（ＳＯＣゼロ、ラッチＴ２．Ｔ
１．コンパレータＯＰから成る。第２のモジ、−ルは第
３図に示すレジスタＧ１を並列に接続したものである。
Ｒ２，Ｒ１はレジスタを表わし、並列に接続されている
。レジスタＬ４．Ｌ３．Ｌ２．Ｌｌをまとめてレフト・
イベントφユニット、レジスタＲ４，Ｒ３，Ｒ２，Ｒ１
をまとめてライト・イベント・ユニットと称し、それぞ
れ（Ｒ４，Ｒ３，Ｒ２，Ｌｌ ） 、（Ｒ４，Ｒ３，Ｒ
２゜Ｒ１）と表わすことにする。レフト・イベント・ユ
ニットは、アドレス・バスＡＢＶＳを介して比較回路に
接続されている。比較回路は加算カウンタＣ０（Ｃゼロ
）、減算カウンタ８００（ＳＯＣゼロ、ラッチＴ２．Ｔ
１．コンパレータＯＰから成る。第２のモジ、−ルは第
３図に示すレジスタＧ１を並列に接続したものである。
第２のモジー−ルに組み込まれるレジスタの個数は、！
１１のモジ、−ルに組み込まれるモジー−ル構成子の個
数と同じである。
１１のモジ、−ルに組み込まれるモジー−ル構成子の個
数と同じである。
第４図に並列レジスタ群の全体を表わすブロック図を示
す。Ｂｉ（ｉ＝１．・・・ｔ’ ｎ ）は第１モジーー
ル構成子、Ｇｉ（ｉ＝１＊ −ｖ ｎ ）は第２モジ、
−ルに組み込まれるレジスタを表わす。第１図に戻り、
比較回路群２は並列レジスタ群に組み込まれたレフト・
イベント・ユニットに接続された該比較回路の全体を表
わす。ＭＭは主記憶装置である。
す。Ｂｉ（ｉ＝１．・・・ｔ’ ｎ ）は第１モジーー
ル構成子、Ｇｉ（ｉ＝１＊ −ｖ ｎ ）は第２モジ、
−ルに組み込まれるレジスタを表わす。第１図に戻り、
比較回路群２は並列レジスタ群に組み込まれたレフト・
イベント・ユニットに接続された該比較回路の全体を表
わす。ＭＭは主記憶装置である。
並列レジスタ群にはデータ・バスＤＢＶＳを介してハー
ドウェアインタプリンタ装置７が接続されている。
ドウェアインタプリンタ装置７が接続されている。
本発明装置の実現方法を説明する。以下レフト・イベン
ト・ユニットＥ２を（Ｒ４，Ｒ３，Ｒ２，Ｌｌ）ライト
・イベント・ユニットＥ１を（Ｒ４，Ｒ３，Ｒ２Ｒ１）
とする。全てのイベント・ユニットには左、端のレジス
タ（例えばＲ４，Ｒ４）から順にマイクロ・コード・リ
スト・ポインタ、・アドレス、値アドレス、値更新ワー
ド数が格納されているものとする。
ト・ユニットＥ２を（Ｒ４，Ｒ３，Ｒ２，Ｌｌ）ライト
・イベント・ユニットＥ１を（Ｒ４，Ｒ３，Ｒ２Ｒ１）
とする。全てのイベント・ユニットには左、端のレジス
タ（例えばＲ４，Ｒ４）から順にマイクロ・コード・リ
スト・ポインタ、・アドレス、値アドレス、値更新ワー
ド数が格納されているものとする。
簡単のためレフト・イベント・ユニット１つについての
動作を説明するが、実際は全てのレフト・イベント・ユ
ニットについて同様の動作が同時に行なわれる。イベン
ト・ユニットの個数８の場合の主要タイミング制御回路
及び制御信号のタイミング・チャートをそれぞれ第６図
、第５図に示す。
動作を説明するが、実際は全てのレフト・イベント・ユ
ニットについて同様の動作が同時に行なわれる。イベン
ト・ユニットの個数８の場合の主要タイミング制御回路
及び制御信号のタイミング・チャートをそれぞれ第６図
、第５図に示す。
第６図において時刻１０ではデコーダＤＥＣＡの出力ピ
ン中ＺＯが°１°になシ、制御信号ｅａ及びｇｌが°１
°になる。ｅａは第２図中カウンタＣｏのイネーブル信
号であり、レジスタＬ２に格納されている値アドレスの
カウントを始める。ただし、バスの切り換え制御は容易
に行えるため省略する。
ン中ＺＯが°１°になシ、制御信号ｅａ及びｇｌが°１
°になる。ｅａは第２図中カウンタＣｏのイネーブル信
号であり、レジスタＬ２に格納されている値アドレスの
カウントを始める。ただし、バスの切り換え制御は容易
に行えるため省略する。
一方ｇ１はライト・イベント・ユニットＥ１に対応して
並列レジスタ群の第２モジ、−ル（４頁既出）から確保
されたレジスタＧ１のイネーブル信号でアリ、レジスタ
Ｒ２に格納されている値アドレスを参照して主記憶装置
ＭＭから値を読み取シＧ１に格納する。時刻ｔ１では第
６図中Ｚｌが１”になＦ）１２が°１°になる。Ｊ２は
Ｂ２のイネ−・プル信号であり、ラッチＴ２に取シ込ま
れた値Ｌ２＋１がＢ２に格納される。同時にレジスタＲ
３に格納されているアドレスを参照してＭＭＫＧＩの内
容を書き込む。時刻ｔ２ではＢ２が°１“にな［ｅａ、
Ｂ２が°１°になる。ここではレジスタＬ３に格納され
ているアドレスのカウントを始める。
並列レジスタ群の第２モジ、−ル（４頁既出）から確保
されたレジスタＧ１のイネーブル信号でアリ、レジスタ
Ｒ２に格納されている値アドレスを参照して主記憶装置
ＭＭから値を読み取シＧ１に格納する。時刻ｔ１では第
６図中Ｚｌが１”になＦ）１２が°１°になる。Ｊ２は
Ｂ２のイネ−・プル信号であり、ラッチＴ２に取シ込ま
れた値Ｌ２＋１がＢ２に格納される。同時にレジスタＲ
３に格納されているアドレスを参照してＭＭＫＧＩの内
容を書き込む。時刻ｔ２ではＢ２が°１“にな［ｅａ、
Ｂ２が°１°になる。ここではレジスタＬ３に格納され
ているアドレスのカウントを始める。
Ｂ２はＢ２の左どなシのライト・イベント・ユニットＥ
３ （Ｒ４’、Ｒ３’、Ｒ２’Ｒ１’）に対応する。
３ （Ｒ４’、Ｒ３’、Ｒ２’Ｒ１’）に対応する。
ｆａ２モジ１−ル内のレジスタＧ２のイネーブル信号で
あり、ＭＭ（Ｒ２’）の値を０２に格納する。時刻ｔ３
ではＢ３が°１°になシ１３が°１°になる。
あり、ＭＭ（Ｒ２’）の値を０２に格納する。時刻ｔ３
ではＢ３が°１°になシ１３が°１°になる。
１３はＢ３のイネーブル信号であシ、ラッチＴ２に取シ
込まれた値Ｌ３＋１がＢ３に格納される。同時にＭＭ（
Ｒ３’）にＧ２の内容を書き込む。時刻ｔ４ではＢ４が
°ｌ”となシｅｂ、ｇ３が°１”になる。ｅｂは第２図
中減算カウンタＳＣＯのイネーブル信号であシ、レジス
タＬ１に格納されている値更新ワード数の減算カウント
を始める。Ｂ３は第２モジ、−ル内のレジスタＧ３のイ
ネーブル信号であり、Ｂ３の左どなシのライト・イベン
ト処理能力）Ｂ５に対して時刻ｔｏ、ｔ２と同様の処理
を行なう。時刻ｔ５ではＢ５が°１°になりｅｃが°１
゜になる。ｅｃは第２図中コンパレータＯＰのイネーブ
ル信号であシ、ラッチＴ１に取シ込まれた値Ｌ１−１と
値°０°の大小比較を行なう。同時にＢ５に対して時刻
ｔｌ、ｔ３と同様の処理を行なう。時刻ｔ６ではＢ６が
°ｌ°になシｇ４が°１°になる。コンパレータＯＰの
出力信号００ＵＴが°０°のとき、何もしない。０ＯＵ
Ｔが′１°のとき既ちＬｌ−１が°０°になったとき、
ハードウェアインタプリタへ割シ込みＢ４に格納された
マイクロ・コード・リスト・ポインタの値によシマイク
ロ・コードを処理する。Ｂ４には°０°を格納する。時
刻ｔ７では並列レジスタ群全体を右に４レジスタ分だけ
シフトする。即ちＢ２の内容がＥ１ヘシフトされ、Ｂ３
の内容がＥ２ヘシフトされるという具合である。
込まれた値Ｌ３＋１がＢ３に格納される。同時にＭＭ（
Ｒ３’）にＧ２の内容を書き込む。時刻ｔ４ではＢ４が
°ｌ”となシｅｂ、ｇ３が°１”になる。ｅｂは第２図
中減算カウンタＳＣＯのイネーブル信号であシ、レジス
タＬ１に格納されている値更新ワード数の減算カウント
を始める。Ｂ３は第２モジ、−ル内のレジスタＧ３のイ
ネーブル信号であり、Ｂ３の左どなシのライト・イベン
ト処理能力）Ｂ５に対して時刻ｔｏ、ｔ２と同様の処理
を行なう。時刻ｔ５ではＢ５が°１°になりｅｃが°１
゜になる。ｅｃは第２図中コンパレータＯＰのイネーブ
ル信号であシ、ラッチＴ１に取シ込まれた値Ｌ１−１と
値°０°の大小比較を行なう。同時にＢ５に対して時刻
ｔｌ、ｔ３と同様の処理を行なう。時刻ｔ６ではＢ６が
°ｌ°になシｇ４が°１°になる。コンパレータＯＰの
出力信号００ＵＴが°０°のとき、何もしない。０ＯＵ
Ｔが′１°のとき既ちＬｌ−１が°０°になったとき、
ハードウェアインタプリタへ割シ込みＢ４に格納された
マイクロ・コード・リスト・ポインタの値によシマイク
ロ・コードを処理する。Ｂ４には°０°を格納する。時
刻ｔ７では並列レジスタ群全体を右に４レジスタ分だけ
シフトする。即ちＢ２の内容がＥ１ヘシフトされ、Ｂ３
の内容がＥ２ヘシフトされるという具合である。
ここでハードウェアインタプリタに割シ込みを開始した
イベント・ユニットはもはや必要ないので、該イベント
・ユニットの左側のイベント拳ユニット全部をルジスタ
分右にシフトし、パイプライン処理の効率を高める。以
上時刻ｔｏからｔ７までの処理を第６図に示すタイミン
グ制御回路によシ繰り返し実行することによ）、並列レ
ジスタ群に組み込まれるイベント・ユニットは並列に処
理されてゆく。なお、時刻ｔ７で並列レジスタ群を右に
シフトする際左端のレジスタにはイベント・ユニ２）を
格納するバク７アが接続されておシ、未処理のイベント
・ユニットが取り込まれる。
イベント・ユニットはもはや必要ないので、該イベント
・ユニットの左側のイベント拳ユニット全部をルジスタ
分右にシフトし、パイプライン処理の効率を高める。以
上時刻ｔｏからｔ７までの処理を第６図に示すタイミン
グ制御回路によシ繰り返し実行することによ）、並列レ
ジスタ群に組み込まれるイベント・ユニットは並列に処
理されてゆく。なお、時刻ｔ７で並列レジスタ群を右に
シフトする際左端のレジスタにはイベント・ユニ２）を
格納するバク７アが接続されておシ、未処理のイベント
・ユニットが取り込まれる。
以上の実施例では、並列レジスタ群に組み込まれるイベ
ント・ユニットの数Ｎを８としたが、Ｎが大きいほどイ
ベント処理能力が高くなる。
ント・ユニットの数Ｎを８としたが、Ｎが大きいほどイ
ベント処理能力が高くなる。
第７図に本発明装置を用いた会話型ハードウェア・シミ
ーレータのシステム構成を示す。ディスプレイ１１から
シミ畠し−ジ■ン制御用のコマンドを入力すると、Ｉ１
０コントローラ１２を介してコマンドがハードウェアー
コマンドのフロセッサ１３に送られる。ハードウェア・
コマンド・プロセッサ１３は該入力コマンドを解釈して
各装置を働かせる。シミーシーシーン実行時には、ハー
ドウェア・タイム・スケジ１−ラ１４が指定した時刻の
イベントをハードウェア・イベントプロセッサ装置１５
がハードウェアインタプリタ装置１６を呼び出しながら
処理する。
ーレータのシステム構成を示す。ディスプレイ１１から
シミ畠し−ジ■ン制御用のコマンドを入力すると、Ｉ１
０コントローラ１２を介してコマンドがハードウェアー
コマンドのフロセッサ１３に送られる。ハードウェア・
コマンド・プロセッサ１３は該入力コマンドを解釈して
各装置を働かせる。シミーシーシーン実行時には、ハー
ドウェア・タイム・スケジ１−ラ１４が指定した時刻の
イベントをハードウェア・イベントプロセッサ装置１５
がハードウェアインタプリタ装置１６を呼び出しながら
処理する。
本実施例によれば、高速ハードウェア・シミ。
レータ装置が実現できる。
第１図は本発明装置の要部を示す回路図、第２図、第３
図、第４図は一実施例の回路図、第５図はタイミング・
チャート、第６図は一実施例の回路図、第７図は本発明
装置の他の実施例を示す回路図である。 図において、 ＤＢＵＳ、ＡＢＵＳ・・・内部バス、ＭＭ・・・生記憶
装賛、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｌｌ、Ｌ２．Ｌ３．Ｌ
４．Ｇｌ 〜Ｇｎ・・・レジスタ、Ｃｏ、ＯＡ・・・カ
ウンタ、ＳＣＯ・・・減算カウンタ、ＴＩ、Ｔ２・・・
ラッチ、ＣＰ・・・コンパレータ、ＢｉｘＥｎ・・・イ
ヘント・ユニット、ＤＥＣＡ・・・デコーダ、ｅａ、ｅ
ｂ、ｅｃ、ｃｏｕｔ、ｅｎ、ＣＬＫ、ｙＯ−ｙＬ ＺＯ
〜Ｚ７． ｇｌｔ ｇ２ｅ ｇ３ｔ ｇ４ｔ ６２９１
３−・・信号線。 代理人弁理士 則 近 憲 佑 （ほか１名）第２図 第３図 第４図 第５図 第 ６ 図
図、第４図は一実施例の回路図、第５図はタイミング・
チャート、第６図は一実施例の回路図、第７図は本発明
装置の他の実施例を示す回路図である。 図において、 ＤＢＵＳ、ＡＢＵＳ・・・内部バス、ＭＭ・・・生記憶
装賛、Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｌｌ、Ｌ２．Ｌ３．Ｌ
４．Ｇｌ 〜Ｇｎ・・・レジスタ、Ｃｏ、ＯＡ・・・カ
ウンタ、ＳＣＯ・・・減算カウンタ、ＴＩ、Ｔ２・・・
ラッチ、ＣＰ・・・コンパレータ、ＢｉｘＥｎ・・・イ
ヘント・ユニット、ＤＥＣＡ・・・デコーダ、ｅａ、ｅ
ｂ、ｅｃ、ｃｏｕｔ、ｅｎ、ＣＬＫ、ｙＯ−ｙＬ ＺＯ
〜Ｚ７． ｇｌｔ ｇ２ｅ ｇ３ｔ ｇ４ｔ ６２９１
３−・・信号線。 代理人弁理士 則 近 憲 佑 （ほか１名）第２図 第３図 第４図 第５図 第 ６ 図
Claims (1)
- アドレス・バスとデータ・バスを介して主記憶装置に接
続されたレジスタ群を並列に接続したことを特徴とする
ハードウェア・イベントプロセッサ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081249A JPS61240338A (ja) | 1985-04-18 | 1985-04-18 | ハ−ドウエア・イベンドプロセツサ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60081249A JPS61240338A (ja) | 1985-04-18 | 1985-04-18 | ハ−ドウエア・イベンドプロセツサ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61240338A true JPS61240338A (ja) | 1986-10-25 |
Family
ID=13741118
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60081249A Pending JPS61240338A (ja) | 1985-04-18 | 1985-04-18 | ハ−ドウエア・イベンドプロセツサ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61240338A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316141A (ja) * | 1987-06-18 | 1988-12-23 | Matsushita Electric Ind Co Ltd | 論理シミュレ−ションプロセッサ |
-
1985
- 1985-04-18 JP JP60081249A patent/JPS61240338A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63316141A (ja) * | 1987-06-18 | 1988-12-23 | Matsushita Electric Ind Co Ltd | 論理シミュレ−ションプロセッサ |
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