JPS61240338A - ハ−ドウエア・イベンドプロセツサ装置 - Google Patents
ハ−ドウエア・イベンドプロセツサ装置Info
- Publication number
- JPS61240338A JPS61240338A JP60081249A JP8124985A JPS61240338A JP S61240338 A JPS61240338 A JP S61240338A JP 60081249 A JP60081249 A JP 60081249A JP 8124985 A JP8124985 A JP 8124985A JP S61240338 A JPS61240338 A JP S61240338A
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- Japan
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/22—Detection or location of defective computer hardware by testing during standby operation or during idle time, e.g. start-up testing
- G06F11/26—Functional testing
- G06F11/261—Functional testing by simulating additional hardware, e.g. fault simulation
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- Test And Diagnosis Of Digital Computers (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は、論理回路装置のシミーレージ、ンにおいて
イベント・ドリブン方式により発生するイベントを処理
するハードウェアイベントプロセッサ装置に関する。
イベント・ドリブン方式により発生するイベントを処理
するハードウェアイベントプロセッサ装置に関する。
従来、論理回路装置のシミーレージ冒ンにおいてイベン
トプロセッサはソフトウェアで実現されている。即ち、
イベント格納用の配列A1配列A上を走査するポインタ
用の変数APを定義しておき、配列Aから順次イベント
を取り出し、イベント処理を行なり。例えばイベントを
表IK示すような数ワード単位のイベント・ユニットと
して扱う方法がある。
トプロセッサはソフトウェアで実現されている。即ち、
イベント格納用の配列A1配列A上を走査するポインタ
用の変数APを定義しておき、配列Aから順次イベント
を取り出し、イベント処理を行なり。例えばイベントを
表IK示すような数ワード単位のイベント・ユニットと
して扱う方法がある。
表1
イベント処理では、表1の第2ワードを参照して配列A
から更新後の値を取シ出し、表1の第3ワードを示す配
列A上のアドレスに格納する。この操作を表1ワードの
与える回数だけ繰り返す。
から更新後の値を取シ出し、表1の第3ワードを示す配
列A上のアドレスに格納する。この操作を表1ワードの
与える回数だけ繰り返す。
さらに表1の第4ワードを参照して該値更新にょシ発生
するマイクロ・コード・リストを処理する。
するマイクロ・コード・リストを処理する。
ところで、従来のソフトウェアによるイベントプロセッ
サでは実行速度が遅いという問題がある。
サでは実行速度が遅いという問題がある。
即ち、イベントプロセッサ・プログラムをマシン語忙変
換した命令列を主記憶装置から遂次取シ出して演算処理
を行なう方式では主記憶装置へのアクセスが多いため、
及び遂次処理であるため実行速度が遅くなる。従つて大
規模な論理回路及び機能回路のシミ、レージ曹ンには漠
大な時間がかかっていた。
換した命令列を主記憶装置から遂次取シ出して演算処理
を行なう方式では主記憶装置へのアクセスが多いため、
及び遂次処理であるため実行速度が遅くなる。従つて大
規模な論理回路及び機能回路のシミ、レージ曹ンには漠
大な時間がかかっていた。
本発明は実行速度、汎用性に優れたイベント処理機能を
実現するハードウェアイベントプロセッサ装置を提供す
るものである。
実現するハードウェアイベントプロセッサ装置を提供す
るものである。
即ち、表1(前頁参照)のマイクロ・コード・す、スト
・ポインタ、アドレス、値アドレス、値更新ワード数を
それぞれレジスタに格納して出来る4つの並列レジスタ
群をイベント・ユニットと称し、イベント・ユニットを
任意偶数個並列に接続し、さらにレジスタを((イベン
ト・ユニットの個数)÷2)個並列に接続して出来る並
列レジスタ群と加算カウンタ、減算カウンタ、コンパレ
ータから成る値更新用比較回路を((イベント・ユニッ
トの個数)÷2)個をデータ・バス、アドレス・バス、
主記憶装置を介して接続したことを特徴とするハードウ
ェアイベントプロセッサ装置を提供するものである。
・ポインタ、アドレス、値アドレス、値更新ワード数を
それぞれレジスタに格納して出来る4つの並列レジスタ
群をイベント・ユニットと称し、イベント・ユニットを
任意偶数個並列に接続し、さらにレジスタを((イベン
ト・ユニットの個数)÷2)個並列に接続して出来る並
列レジスタ群と加算カウンタ、減算カウンタ、コンパレ
ータから成る値更新用比較回路を((イベント・ユニッ
トの個数)÷2)個をデータ・バス、アドレス・バス、
主記憶装置を介して接続したことを特徴とするハードウ
ェアイベントプロセッサ装置を提供するものである。
この発明によれば、大規模論理回路のシミーレージ層ン
においてイベント処理実行時間が短縮され、しかもシミ
、レージ1ン全体の実行時間が短縮される。
においてイベント処理実行時間が短縮され、しかもシミ
、レージ1ン全体の実行時間が短縮される。
以下、本発明装置の一実施例を図面を参照して説明する
。第1図は本発明装置のブロック図で、並列レジスタ群
1は2つのモジ、−ルから成っている。第1のモジ、−
ルはイベント・ユニットヲ並列に2つ接続したモジー−
ル構成子を並列に接続したものである。第2図にモジー
−ル構成子のブロック図を示す。
。第1図は本発明装置のブロック図で、並列レジスタ群
1は2つのモジ、−ルから成っている。第1のモジ、−
ルはイベント・ユニットヲ並列に2つ接続したモジー−
ル構成子を並列に接続したものである。第2図にモジー
−ル構成子のブロック図を示す。
図中L4. R3,R2,Ll、 R4,l’L3.
R2,R1はレジスタを表わし、並列に接続されている
。レジスタL4.L3.L2.Llをまとめてレフト・
イベントφユニット、レジスタR4,R3,R2,R1
をまとめてライト・イベント・ユニットと称し、それぞ
れ(R4,R3,R2,Ll ) 、(R4,R3,R
2゜R1)と表わすことにする。レフト・イベント・ユ
ニットは、アドレス・バスABVSを介して比較回路に
接続されている。比較回路は加算カウンタC0(Cゼロ
)、減算カウンタ800(SOCゼロ、ラッチT2.T
1.コンパレータOPから成る。第2のモジ、−ルは第
3図に示すレジスタG1を並列に接続したものである。
R2,R1はレジスタを表わし、並列に接続されている
。レジスタL4.L3.L2.Llをまとめてレフト・
イベントφユニット、レジスタR4,R3,R2,R1
をまとめてライト・イベント・ユニットと称し、それぞ
れ(R4,R3,R2,Ll ) 、(R4,R3,R
2゜R1)と表わすことにする。レフト・イベント・ユ
ニットは、アドレス・バスABVSを介して比較回路に
接続されている。比較回路は加算カウンタC0(Cゼロ
)、減算カウンタ800(SOCゼロ、ラッチT2.T
1.コンパレータOPから成る。第2のモジ、−ルは第
3図に示すレジスタG1を並列に接続したものである。
第2のモジー−ルに組み込まれるレジスタの個数は、!
11のモジ、−ルに組み込まれるモジー−ル構成子の個
数と同じである。
11のモジ、−ルに組み込まれるモジー−ル構成子の個
数と同じである。
第4図に並列レジスタ群の全体を表わすブロック図を示
す。Bi(i=1.・・・t’ n )は第1モジーー
ル構成子、Gi(i=1* −v n )は第2モジ、
−ルに組み込まれるレジスタを表わす。第1図に戻り、
比較回路群2は並列レジスタ群に組み込まれたレフト・
イベント・ユニットに接続された該比較回路の全体を表
わす。MMは主記憶装置である。
す。Bi(i=1.・・・t’ n )は第1モジーー
ル構成子、Gi(i=1* −v n )は第2モジ、
−ルに組み込まれるレジスタを表わす。第1図に戻り、
比較回路群2は並列レジスタ群に組み込まれたレフト・
イベント・ユニットに接続された該比較回路の全体を表
わす。MMは主記憶装置である。
並列レジスタ群にはデータ・バスDBVSを介してハー
ドウェアインタプリンタ装置7が接続されている。
ドウェアインタプリンタ装置7が接続されている。
本発明装置の実現方法を説明する。以下レフト・イベン
ト・ユニットE2を(R4,R3,R2,Ll)ライト
・イベント・ユニットE1を(R4,R3,R2R1)
とする。全てのイベント・ユニットには左、端のレジス
タ(例えばR4,R4)から順にマイクロ・コード・リ
スト・ポインタ、・アドレス、値アドレス、値更新ワー
ド数が格納されているものとする。
ト・ユニットE2を(R4,R3,R2,Ll)ライト
・イベント・ユニットE1を(R4,R3,R2R1)
とする。全てのイベント・ユニットには左、端のレジス
タ(例えばR4,R4)から順にマイクロ・コード・リ
スト・ポインタ、・アドレス、値アドレス、値更新ワー
ド数が格納されているものとする。
簡単のためレフト・イベント・ユニット1つについての
動作を説明するが、実際は全てのレフト・イベント・ユ
ニットについて同様の動作が同時に行なわれる。イベン
ト・ユニットの個数8の場合の主要タイミング制御回路
及び制御信号のタイミング・チャートをそれぞれ第6図
、第5図に示す。
動作を説明するが、実際は全てのレフト・イベント・ユ
ニットについて同様の動作が同時に行なわれる。イベン
ト・ユニットの個数8の場合の主要タイミング制御回路
及び制御信号のタイミング・チャートをそれぞれ第6図
、第5図に示す。
第6図において時刻10ではデコーダDECAの出力ピ
ン中ZOが°1°になシ、制御信号ea及びglが°1
°になる。eaは第2図中カウンタCoのイネーブル信
号であり、レジスタL2に格納されている値アドレスの
カウントを始める。ただし、バスの切り換え制御は容易
に行えるため省略する。
ン中ZOが°1°になシ、制御信号ea及びglが°1
°になる。eaは第2図中カウンタCoのイネーブル信
号であり、レジスタL2に格納されている値アドレスの
カウントを始める。ただし、バスの切り換え制御は容易
に行えるため省略する。
一方g1はライト・イベント・ユニットE1に対応して
並列レジスタ群の第2モジ、−ル(4頁既出)から確保
されたレジスタG1のイネーブル信号でアリ、レジスタ
R2に格納されている値アドレスを参照して主記憶装置
MMから値を読み取シG1に格納する。時刻t1では第
6図中Zlが1”になF)12が°1°になる。J2は
B2のイネ−・プル信号であり、ラッチT2に取シ込ま
れた値L2+1がB2に格納される。同時にレジスタR
3に格納されているアドレスを参照してMMKGIの内
容を書き込む。時刻t2ではB2が°1“にな[ea、
B2が°1°になる。ここではレジスタL3に格納され
ているアドレスのカウントを始める。
並列レジスタ群の第2モジ、−ル(4頁既出)から確保
されたレジスタG1のイネーブル信号でアリ、レジスタ
R2に格納されている値アドレスを参照して主記憶装置
MMから値を読み取シG1に格納する。時刻t1では第
6図中Zlが1”になF)12が°1°になる。J2は
B2のイネ−・プル信号であり、ラッチT2に取シ込ま
れた値L2+1がB2に格納される。同時にレジスタR
3に格納されているアドレスを参照してMMKGIの内
容を書き込む。時刻t2ではB2が°1“にな[ea、
B2が°1°になる。ここではレジスタL3に格納され
ているアドレスのカウントを始める。
B2はB2の左どなシのライト・イベント・ユニットE
3 (R4’、R3’、R2’R1’)に対応する。
3 (R4’、R3’、R2’R1’)に対応する。
fa2モジ1−ル内のレジスタG2のイネーブル信号で
あり、MM(R2’)の値を02に格納する。時刻t3
ではB3が°1°になシ13が°1°になる。
あり、MM(R2’)の値を02に格納する。時刻t3
ではB3が°1°になシ13が°1°になる。
13はB3のイネーブル信号であシ、ラッチT2に取シ
込まれた値L3+1がB3に格納される。同時にMM(
R3’)にG2の内容を書き込む。時刻t4ではB4が
°l”となシeb、g3が°1”になる。ebは第2図
中減算カウンタSCOのイネーブル信号であシ、レジス
タL1に格納されている値更新ワード数の減算カウント
を始める。B3は第2モジ、−ル内のレジスタG3のイ
ネーブル信号であり、B3の左どなシのライト・イベン
ト処理能力)B5に対して時刻to、t2と同様の処理
を行なう。時刻t5ではB5が°1°になりecが°1
゜になる。ecは第2図中コンパレータOPのイネーブ
ル信号であシ、ラッチT1に取シ込まれた値L1−1と
値°0°の大小比較を行なう。同時にB5に対して時刻
tl、t3と同様の処理を行なう。時刻t6ではB6が
°l°になシg4が°1°になる。コンパレータOPの
出力信号00UTが°0°のとき、何もしない。0OU
Tが′1°のとき既ちLl−1が°0°になったとき、
ハードウェアインタプリタへ割シ込みB4に格納された
マイクロ・コード・リスト・ポインタの値によシマイク
ロ・コードを処理する。B4には°0°を格納する。時
刻t7では並列レジスタ群全体を右に4レジスタ分だけ
シフトする。即ちB2の内容がE1ヘシフトされ、B3
の内容がE2ヘシフトされるという具合である。
込まれた値L3+1がB3に格納される。同時にMM(
R3’)にG2の内容を書き込む。時刻t4ではB4が
°l”となシeb、g3が°1”になる。ebは第2図
中減算カウンタSCOのイネーブル信号であシ、レジス
タL1に格納されている値更新ワード数の減算カウント
を始める。B3は第2モジ、−ル内のレジスタG3のイ
ネーブル信号であり、B3の左どなシのライト・イベン
ト処理能力)B5に対して時刻to、t2と同様の処理
を行なう。時刻t5ではB5が°1°になりecが°1
゜になる。ecは第2図中コンパレータOPのイネーブ
ル信号であシ、ラッチT1に取シ込まれた値L1−1と
値°0°の大小比較を行なう。同時にB5に対して時刻
tl、t3と同様の処理を行なう。時刻t6ではB6が
°l°になシg4が°1°になる。コンパレータOPの
出力信号00UTが°0°のとき、何もしない。0OU
Tが′1°のとき既ちLl−1が°0°になったとき、
ハードウェアインタプリタへ割シ込みB4に格納された
マイクロ・コード・リスト・ポインタの値によシマイク
ロ・コードを処理する。B4には°0°を格納する。時
刻t7では並列レジスタ群全体を右に4レジスタ分だけ
シフトする。即ちB2の内容がE1ヘシフトされ、B3
の内容がE2ヘシフトされるという具合である。
ここでハードウェアインタプリタに割シ込みを開始した
イベント・ユニットはもはや必要ないので、該イベント
・ユニットの左側のイベント拳ユニット全部をルジスタ
分右にシフトし、パイプライン処理の効率を高める。以
上時刻toからt7までの処理を第6図に示すタイミン
グ制御回路によシ繰り返し実行することによ)、並列レ
ジスタ群に組み込まれるイベント・ユニットは並列に処
理されてゆく。なお、時刻t7で並列レジスタ群を右に
シフトする際左端のレジスタにはイベント・ユニ2)を
格納するバク7アが接続されておシ、未処理のイベント
・ユニットが取り込まれる。
イベント・ユニットはもはや必要ないので、該イベント
・ユニットの左側のイベント拳ユニット全部をルジスタ
分右にシフトし、パイプライン処理の効率を高める。以
上時刻toからt7までの処理を第6図に示すタイミン
グ制御回路によシ繰り返し実行することによ)、並列レ
ジスタ群に組み込まれるイベント・ユニットは並列に処
理されてゆく。なお、時刻t7で並列レジスタ群を右に
シフトする際左端のレジスタにはイベント・ユニ2)を
格納するバク7アが接続されておシ、未処理のイベント
・ユニットが取り込まれる。
以上の実施例では、並列レジスタ群に組み込まれるイベ
ント・ユニットの数Nを8としたが、Nが大きいほどイ
ベント処理能力が高くなる。
ント・ユニットの数Nを8としたが、Nが大きいほどイ
ベント処理能力が高くなる。
第7図に本発明装置を用いた会話型ハードウェア・シミ
ーレータのシステム構成を示す。ディスプレイ11から
シミ畠し−ジ■ン制御用のコマンドを入力すると、I1
0コントローラ12を介してコマンドがハードウェアー
コマンドのフロセッサ13に送られる。ハードウェア・
コマンド・プロセッサ13は該入力コマンドを解釈して
各装置を働かせる。シミーシーシーン実行時には、ハー
ドウェア・タイム・スケジ1−ラ14が指定した時刻の
イベントをハードウェア・イベントプロセッサ装置15
がハードウェアインタプリタ装置16を呼び出しながら
処理する。
ーレータのシステム構成を示す。ディスプレイ11から
シミ畠し−ジ■ン制御用のコマンドを入力すると、I1
0コントローラ12を介してコマンドがハードウェアー
コマンドのフロセッサ13に送られる。ハードウェア・
コマンド・プロセッサ13は該入力コマンドを解釈して
各装置を働かせる。シミーシーシーン実行時には、ハー
ドウェア・タイム・スケジ1−ラ14が指定した時刻の
イベントをハードウェア・イベントプロセッサ装置15
がハードウェアインタプリタ装置16を呼び出しながら
処理する。
本実施例によれば、高速ハードウェア・シミ。
レータ装置が実現できる。
第1図は本発明装置の要部を示す回路図、第2図、第3
図、第4図は一実施例の回路図、第5図はタイミング・
チャート、第6図は一実施例の回路図、第7図は本発明
装置の他の実施例を示す回路図である。 図において、 DBUS、ABUS・・・内部バス、MM・・・生記憶
装賛、R1,R2,R3,R4,Ll、L2.L3.L
4.Gl 〜Gn・・・レジスタ、Co、OA・・・カ
ウンタ、SCO・・・減算カウンタ、TI、T2・・・
ラッチ、CP・・・コンパレータ、BixEn・・・イ
ヘント・ユニット、DECA・・・デコーダ、ea、e
b、ec、cout、en、CLK、yO−yL ZO
〜Z7. glt g2e g3t g4t 6291
3−・・信号線。 代理人弁理士 則 近 憲 佑 (ほか1名)第2図 第3図 第4図 第5図 第 6 図
図、第4図は一実施例の回路図、第5図はタイミング・
チャート、第6図は一実施例の回路図、第7図は本発明
装置の他の実施例を示す回路図である。 図において、 DBUS、ABUS・・・内部バス、MM・・・生記憶
装賛、R1,R2,R3,R4,Ll、L2.L3.L
4.Gl 〜Gn・・・レジスタ、Co、OA・・・カ
ウンタ、SCO・・・減算カウンタ、TI、T2・・・
ラッチ、CP・・・コンパレータ、BixEn・・・イ
ヘント・ユニット、DECA・・・デコーダ、ea、e
b、ec、cout、en、CLK、yO−yL ZO
〜Z7. glt g2e g3t g4t 6291
3−・・信号線。 代理人弁理士 則 近 憲 佑 (ほか1名)第2図 第3図 第4図 第5図 第 6 図
Claims (1)
- アドレス・バスとデータ・バスを介して主記憶装置に接
続されたレジスタ群を並列に接続したことを特徴とする
ハードウェア・イベントプロセッサ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60081249A JPS61240338A (ja) | 1985-04-18 | 1985-04-18 | ハ−ドウエア・イベンドプロセツサ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60081249A JPS61240338A (ja) | 1985-04-18 | 1985-04-18 | ハ−ドウエア・イベンドプロセツサ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61240338A true JPS61240338A (ja) | 1986-10-25 |
Family
ID=13741118
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60081249A Pending JPS61240338A (ja) | 1985-04-18 | 1985-04-18 | ハ−ドウエア・イベンドプロセツサ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61240338A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316141A (ja) * | 1987-06-18 | 1988-12-23 | Matsushita Electric Ind Co Ltd | 論理シミュレ−ションプロセッサ |
-
1985
- 1985-04-18 JP JP60081249A patent/JPS61240338A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS63316141A (ja) * | 1987-06-18 | 1988-12-23 | Matsushita Electric Ind Co Ltd | 論理シミュレ−ションプロセッサ |
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