JPH0358639A - Frame aligner - Google Patents
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- Synchronisation In Digital Transmission Systems (AREA)
Abstract
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はＰＣＭ−２４方式の１次群インタフェースにお
けるフレーム同期回路に関し、特に、１．５ ４ ４
Ｍ ｂ ／ Ｓの多重化信号の中から８ｋｌｌｚフレー
ムビット位置を同期式ＲＡＭを用いて検出するフレーム
アライナに関する。[Detailed Description of the Invention] [Field of Industrial Application] The present invention relates to a frame synchronization circuit in a primary group interface of the PCM-24 system, and in particular, to a frame synchronization circuit in a 1.5 4 4
The present invention relates to a frame aligner that detects 8kllz frame bit positions from an Mb/S multiplexed signal using a synchronous RAM.
［従来の技術］
ＰＣＭ−２４方式の１次群インタフェースにおいては、
６４Ｋｂ／Ｓの信号２４チャンネル分と８ｋＨｚのフレ
ーム信号とを多重化して１． ５４４Ｍｂ／Ｓて伝送
する。１フｌノーム内のタイムスロット数は１９３ビッ
トとなり、この１９３ビットのデータの中からフレーム
信号の位置を検出する従来のフレームアライナは、第２
図の回路構成を用いて実現されていた。[Prior art] In the PCM-24 system primary group interface,
1. Multiplexing 24 channels of 64Kb/S signal and 8kHz frame signal. Transmits at 544 Mb/S. The number of time slots in one frame norm is 193 bits, and a conventional frame aligner that detects the position of a frame signal from this 193-bit data is
This was realized using the circuit configuration shown in the figure.
第２図において、データ入力端子１にｎ個の１９３ビッ
トＤ−フリップフロップＤ１〜Ｄｎを直列に接続し、各
々のＤ−フリップフロップの出力を検出回路１２に接続
する。検出回路１２の出力は出力端子２に接続ざれてお
り、この出力端２からフレーム信号が取り出される回路
構成であった。In FIG. 2, n 193-bit D-flip-flops D1 to Dn are connected in series to a data input terminal 1, and the output of each D-flip-flop is connected to a detection circuit 12. The output of the detection circuit 12 was connected to the output terminal 2, and the circuit configuration was such that a frame signal was taken out from the output terminal 2.
詳述すると第２図の回路において、データ入力端子１か
らのデータはＤ−フリップフロップＤ１〜Ｄｎにより１
フレーム（１９３ビット）単位でｎフレーム遅延される
。従って、Ｄ−フリップフロップＤ１〜Ｄｎの出力には
フレーム内の同じビット位置に関する情報がｎフレーム
分得られることになる。検出回路１２てはこのｎフレー
ム分の情報をもとにフレーム位置を検出し出力端子２よ
りフレーム信号を出力する。To be more specific, in the circuit shown in FIG. 2, data from data input terminal 1 is input to
It is delayed by n frames in units of frames (193 bits). Therefore, information regarding the same bit position within the frame is obtained for n frames at the outputs of the D-flip-flops D1 to Dn. The detection circuit 12 detects the frame position based on the information for these n frames and outputs a frame signal from the output terminal 2.
検出回路１２での検出方法としては以下の方法が用いら
れる。例えはフレーム信号１９３タイムスロット毎に入
力されるため、Ｄ−フリップフロップＤ１〜Ｄｎの出力
のＡＮＤを取ると１９３ビット毎に一致する信号が得ら
れる。これをフレーム信号とみなし、何フレーム分かモ
ニタして異常がなければフレーム信号とする。しかしな
がら、ＬＳＩ内部に第２図の回路構成を用いると、Ｄー
フリップフロツプが１ ９３Ｘｎ個必要となり、ｎの数
が増えるとＤ−フリップフロツプを形成するための面積
と配線領域とが増え集積度が低下し、経済性が悪化する
。As a detection method in the detection circuit 12, the following method is used. For example, since the frame signal is input every 193 time slots, if the outputs of the D-flip-flops D1 to Dn are ANDed, a signal matching every 193 bits is obtained. This is regarded as a frame signal, and several frames are monitored and if there is no abnormality, it is regarded as a frame signal. However, if the circuit configuration shown in FIG. 2 is used inside an LSI, 193Xn D-flip-flops are required, and as the number of n increases, the area and wiring area for forming the D-flip-flops increases. As a result, economic efficiency deteriorates.
そこで、最近では第２図での欠点を補うため第３図の回
路構成が用いられている。１９３ワート×ｎビットの容
量を持つランダムアクセスメモリ（以下、ＲＡＭという
）１４の第１ビット目のデータ入力はデータ入力端子１
から供給され、ＲＡＭ１４の第２ビット目以降のデータ
入力は同しＲＡＭ１４の１ビット前のデータ出力より入
力する。Therefore, recently, the circuit configuration shown in FIG. 3 has been used to compensate for the drawbacks of FIG. 2. The first bit data input of the random access memory (hereinafter referred to as RAM) 14 with a capacity of 193 words x n bits is the data input terminal 1.
The data input from the second bit onwards to the RAM 14 is input from the data output from the same RAM 14 one bit before.
ＲＡＭ１４のアドレスはアトレスカウンタ１３の出力で
歩進し、ＲＡＭ１４のデータ出力ｎビットは検出回路１
２へ入力する。The address of the RAM 14 is incremented by the output of the address counter 13, and the data output n bits of the RAM 14 are incremented by the output of the address counter 13.
Enter into 2.
第３図の構成は、第２図におけるＤ−フリップフロップ
をＲＡＭとアドレスカウンタを用いて実現したもので、
第２図に比べて面積の減少に効果がある。The configuration shown in FIG. 3 is the D-flip-flop in FIG. 2 implemented using a RAM and an address counter.
This has the effect of reducing the area compared to Figure 2.
第３図の動作時のタイミングチャートを第４図に示す。FIG. 4 shows a timing chart during the operation of FIG. 3.
第４図において（１）はｌ ． ５ ４． ４． Ｍ
ｌｌｚのクロック、 （２）はアドレスカウンタ１３の
出力（０から１９２まで計数する）、 （３）はデータ
入力信号、 （４）はＲＡＭ１４の１ビット目の出力信
号、（５）はＲＡＭ１４からの読み出しタイミンク、
（６）はＲＡＭ１４への書き込みタイミングを示す。
（３）のデータ入力信号は（２）のアドレスカウンタ１
３て示されるアドレスに書き込まれ、１９３タイムスロ
ット後に読み出される。例えば（３）のデータ入力信号
のデータの中でＡのデータはＲＡＭのアドレスＯに書き
込まれ、１９３のタイムスロット後のアドレスＯで読み
出される。読み出されたデータは次のフレームの情報と
してＲＡＭ１４の次のビットに再度書き込まれ、ｎフレ
ーム分の情報が蓄えられる。このように第３図では第２
図と同様のシフトレジスタとしての動作が実現される。In FIG. 4, (1) is l. 5 4. 4. M
llz clock, (2) is the output of address counter 13 (counts from 0 to 192), (3) is the data input signal, (4) is the 1st bit output signal of RAM 14, (5) is the output signal from RAM 14 read timing,
(6) indicates the write timing to the RAM 14.
The data input signal in (3) is the address counter 1 in (2).
3, and is read out after 193 time slots. For example, among the data input signal data in (3), data A is written to address O of the RAM and read out at address O after 193 time slots. The read data is written again to the next bit of the RAM 14 as information for the next frame, and information for n frames is stored. In this way, in Figure 3, the second
The operation as a shift register similar to that shown in the figure is realized.
第３図の回路構成ではクロックの立ち上がりと立ち下が
りの両方のタイミングを用いるため非同期で動作するＲ
ＡＭが必要となり、アドレスカウンタの出力位相とクロ
ックの変化点を揃える等の工夫が必要である。The circuit configuration shown in Figure 3 uses both the rising and falling timings of the clock, so R operates asynchronously.
AM is required, and it is necessary to take measures such as aligning the output phase of the address counter with the changing point of the clock.
［発明が解決しようとする問題点コ
上述した従来例によるフレームアライナは、第２図の回
路構成ではチップ上の占有面積が大きくなり経済性が悪
くなるという欠点がある。[Problems to be Solved by the Invention] The conventional frame aligner described above has the drawback that the circuit configuration shown in FIG. 2 occupies a large area on the chip, making it uneconomical.
一方、第３図の回路構成では非同期のＲＡＭが必要とな
り、非同期ＲＡＭ自体の設計と、配線長のバラツキおよ
び論理段数の違い等によるアドレスカウンタとの位相合
わせが複雑になる欠点かある。On the other hand, the circuit configuration shown in FIG. 3 requires an asynchronous RAM, which has the drawback that the design of the asynchronous RAM itself and the phase alignment with the address counter due to variations in wiring length, differences in the number of logic stages, etc. are complicated.
［発明の従来技術に対する相違点］
上述した従来のフレームアライナに対し、本発明は、２
個のＲＡＭを交互に動作させることでアドレスの位相合
わせなどの複雑な調整タイミングを不要とし、同期式Ｒ
ＡＭによる実現を可能とした独走的内容を有する。[Differences between the invention and the prior art] Compared to the conventional frame aligner described above, the present invention has two points.
By operating multiple RAMs alternately, complicated adjustment timing such as address phase matching is unnecessary, and the synchronous R
It has unique content that made it possible to realize it using AM.
［問題点を解決するための手段コ
本発明の要旨は、書き込みカウンタと、該書き込みカウ
ンタの出力値に”−１９１”を加算する加算器と、上記
書き込みカウンタの出力の最下位ビットを入力とするイ
ンバータと、上記書き込みカウンタの出力と上記加算器
の出力とを入力として」二記書き込みカウンタの出力の
最下位ビットにより制御される第１の選択回路と、上記
書き込みカウンタの出力と上記加算器の出力とを入力と
して上記インバータの出力により制御される第２の選択
回路と、上記第１の選択回路の出力をアドレス入力とし
上記書き込みカウンタの出力の最下位ビットを書き込み
制御信号とする第１のＲＡＭと、上記第２の選択回路の
出力をアドレス入力とし上記インバータの出力を書き込
み制御信号とする第２のＲＡＭと、上記第１のＲＡＭの
データ出力信号ｎビットと上記第２のＲＡＭのデータ出
力信号ｎビットとを入力として上記書き込みカウンタの
出力の最下位ビットにより制御される第３の選択回路と
、該第３の選択回路の出力を入力とするＤ一フリップフ
ロップと、該Ｄ−フリップフロップの出力を入力とする
検出回路と、上記第１のＲＡＭおよび該第２のＲＡＭの
それぞれの第１ビット目のデータ入力信号とデータ入力
端子とを接続し上記Ｄ−フリップフロップの第１ビット
目から第（ｎ−１）ビッｌ・目の出力を上記第１のＲＡ
．Ｍの第２ビット目から第ｎビット目のデータ入力信号
と上記第２のらの第２ビット目から第ｎビット目のデー
タ入力信号とに順に接続し、上記検出回路の出力を出力
端子に接続した回路構成を有することである。[Means for Solving the Problems] The gist of the present invention is to include a write counter, an adder that adds "-191" to the output value of the write counter, and a least significant bit of the output of the write counter as input. an inverter that receives the output of the write counter and the output of the adder; and a first selection circuit controlled by the least significant bit of the output of the write counter; a second selection circuit whose input is the output of the inverter and which is controlled by the output of the inverter; and a first selection circuit whose address input is the output of the first selection circuit and whose write control signal is the least significant bit of the output of the write counter. A second RAM which uses the output of the second selection circuit as an address input and the output of the inverter as a write control signal, and a data output signal n bits of the first RAM and a second RAM of the second RAM. a third selection circuit that receives n-bit data output signal as an input and is controlled by the least significant bit of the output of the write counter; a D-flip-flop that receives the output of the third selection circuit; A detection circuit having the output of the flip-flop as an input is connected to the first bit data input signal and data input terminal of each of the first RAM and the second RAM. The output from the bit to the (n-1)th bit is sent to the first RA.
．． The data input signals from the second bit to the n-th bit of M are sequentially connected to the data input signals from the second bit to the n-th bit of the second RA, and the output of the detection circuit is connected to the output terminal. It is to have a connected circuit configuration.
［発明の作用コ
上記構成に係るフレームアライナでは、書き込みカウン
タは書き込みアドレスとしてＯから２５５まて計数する
。加算器では書き込みカウンタの計数値から１９１引い
た値を、読み出しアドレスとして出力する。第１のＲＡ
Ｍと第２のＲＡＭはは書き込みカウンタの出力の最下位
ビットにより動作モードが制御され、一方が書き込みモ
ードの時、他方は読み出しモードとなる。選択回路では
ＲＡＭの動作モードの切換に同期して、書き込みアドレ
スと読み出しアトレスを切り換えてＲＡＭのアドレスと
して供給する。これにより、データ入力端子からのデー
タは１ビットおきに第１のＲＡＭと第２のＲＡＭに交互
に書き込まれ、書き込まれたデータは１９１タイムスロ
ット後に交互に読み出される。選択回路では第１のＲＡ
Ｍと第２のＲＡＭに読み出されたデータを合成し入力デ
ータと同じ順序に並び変える。選択回路の出力で得られ
る遅延量は偶数値であり、この場合は１９２となるため
Ｄ−フリツブフロツプ１１により１ビット遅らせ１９３
の遅延として、第１のＲＡＭと第２のＲＡＭの次のビッ
ト及び検出回路とに入力する。[Operation of the Invention] In the frame aligner having the above configuration, the write counter counts from 0 to 255 as a write address. The adder outputs a value obtained by subtracting 191 from the count value of the write counter as a read address. 1st RA
The operating modes of M and the second RAM are controlled by the least significant bit of the output of the write counter, and when one is in write mode, the other is in read mode. The selection circuit switches between a write address and a read address in synchronization with the switching of the RAM operation mode and supplies them as the RAM address. As a result, data from the data input terminal is alternately written to the first RAM and the second RAM every other bit, and the written data is alternately read out after 191 time slots. In the selection circuit, the first RA
M and the data read into the second RAM are combined and rearranged in the same order as the input data. The amount of delay obtained from the output of the selection circuit is an even value, and in this case it is 192, so the D-flipflop 11 delays the delay by 1 bit (193).
input to the next bit of the first RAM and the second RAM and to the detection circuit.
検出回路には、１９３タイムスロット毎に信号が入力さ
れるので、所定フレーム分の信号に異常がなけれはこれ
をフレーム信号として出力する。Since a signal is input to the detection circuit every 193 time slots, if there is no abnormality in the signal for a predetermined frame, it outputs this as a frame signal.
［実施例コ
次に、本発明の実施例について図面を参照して説明する
。[Embodiments] Next, embodiments of the present invention will be described with reference to the drawings.
第１図は本発明の第１実施例を示す回路図である。すな
わち、書き込みカウンタ３と、書き込みカウンタ３の出
力に”−１９１”を加算する加算器４と、書き込みカウ
ンタ３の出力の最下位ビツ−１０
トを入力とするインハータ５と、書き込みカウンタ３の
出力と加算器４の出力とを入力として書き込みカウンタ
３の出力の最下位ピットにより制御される選択回路６と
、書き込みカウンタ３の出力と加算器４の出力とを加算
器４の出力とを入力としてインパータ５の出力により制
御される選択回路７と、選択回路６の出力をアトレス入
力とし、書き込みカウンタ３の出力の最下位ビッ１・を
書き込み制御信弓とするＲＡＭ８と、選択回路７の出力
をアドレス入力としインバータ５の出力を書き込み制御
信号とするＲＡＭ９と、ＲＡＭ８のデータ出力信号ｎビ
ットとＲＡＭ９のデータ出力信号ｎビットとを入力とし
て書き込みカウンタ３の出力の最下位ビットにより制御
される選択回路１０と、選択回路１０の出力を入力とす
るＤ−フリップフ口ップ１１と、Ｄ−フリップフロップ
１１の出力を入力とする検出回路１２とを有し、ＲＡＭ
８及びＲＡＭ９のそれぞれの第１ビット目のデータ入力
信号とデータ入力端子１とを接続し、Ｄ−フリップフロ
ップ１１の第１ビット目から第（ｎ−１１
一１）ビット目の出力をＲＡＭ８の第２ピッ１・目から
第ｎピッｌ−目のデータ入力信号とＲＡＭ９の第２ヒッ
１・目から第ｎビット口のテータ入力信号とに順に接続
し、検出回路１２の出力を出力端子２に接続した回路構
成となっている。FIG. 1 is a circuit diagram showing a first embodiment of the present invention. That is, a write counter 3, an adder 4 that adds "-191" to the output of the write counter 3, an inherter 5 that receives the lowest bit 10 of the output of the write counter 3, and an output of the write counter 3. and the output of the adder 4 as inputs, and a selection circuit 6 controlled by the lowest pit of the output of the write counter 3, and the output of the write counter 3 and the output of the adder 4 as inputs. A selection circuit 7 controlled by the output of the inperter 5, a RAM 8 which uses the output of the selection circuit 6 as an address input and the lowest bit 1 of the output of the write counter 3 as a write control signal, and the output of the selection circuit 7. A selection circuit that is controlled by the least significant bit of the output of the write counter 3, which receives the address input and the output of the inverter 5 as the write control signal, and the data output signal n bits of the RAM 8 and the data output signal n bits of the RAM 9 as inputs. 10, a D-flip-flop 11 whose input is the output of the selection circuit 10, and a detection circuit 12 whose input is the output of the D-flip-flop 11.
The first bit data input signal of each of RAM 8 and RAM 9 is connected to data input terminal 1, and the output of the first bit to (n-11-1) bit of D-flip-flop 11 is connected to the data input signal of RAM 8. The output of the detection circuit 12 is connected to the data input signal of the second bit 1-th to the n-th bit in order and the data input signal of the second bit 1-th to the n-th bit of the RAM 9. The circuit configuration is connected to.
第１図において書き込みカウンタ３は書き込みアドレス
としてＯから２５５まて計数する。加算器４では書き込
みカウンタ３の計数値から１９１引いた値を読み出しア
トレスとして出力する。ＲＡＭ８とＲＡＭ９は書き込み
カウンタ３の出力の最下位ビットにより動作モートが制
御され、一方が書き込みモードの時、他方は読み出しモ
ードとなる。選択回路６及び７てはＲＡＭの動作モード
の切り替えに同期して、書き込みアドレスと読み出しア
トレスを切り替えてＲＡＭのアドレスとして供給する。In FIG. 1, the write counter 3 counts from 0 to 255 as the write address. The adder 4 subtracts 191 from the count value of the write counter 3 and outputs the value as a read address. The operating modes of RAM8 and RAM9 are controlled by the least significant bit of the output of write counter 3, and when one is in write mode, the other is in read mode. The selection circuits 6 and 7 switch the write address and the read address and supply them as the RAM address in synchronization with the switching of the RAM operation mode.
これにより、データ入力端子１からのデータは１ビット
おきにＲＡＭ８とＲＡＭ９に交互に書き込まれ、書き込
まれたデータは１９１タイムスロット後に交互に読み出
される。選択回路１０てはＲＡＭ８とＲＡＭ９て交互に
読み出さ１２ー
れたデータを合成し入力データと同じ順序に並び変える
。選択回路１０の出力で得られる遅延量は偶数値であり
、この場合は１９２となるためＤ−フリップフロップ１
１により１ビット遅らせ１９３の遅延として、ＲＡＭ８
とＲＡＭ９の次のビット及び検出回路１２とに入力する
。検出回路１２では従来例と同様の方法によりフレーム
位置の検出を行う。As a result, the data from the data input terminal 1 is alternately written into the RAM 8 and the RAM 9 every other bit, and the written data is alternately read out after 191 time slots. The selection circuit 10 synthesizes the data read out alternately from the RAM 8 and the RAM 9 and rearranges them in the same order as the input data. The amount of delay obtained from the output of the selection circuit 10 is an even value, and in this case it is 192, so the D-flip-flop 1
RAM 8 is delayed by 1 bit due to
and the next bit of RAM 9 and the detection circuit 12. The detection circuit 12 detects the frame position using the same method as in the conventional example.
第１図の動作時のタイミングチャートを第５図に示す。FIG. 5 shows a timing chart during the operation of FIG. 1.
第５図におけるクロツクとデータの入力タイミングは第
４図のそれと同しである。The clock and data input timings in FIG. 5 are the same as those in FIG. 4.
第５図中（７）のＲＡＭ８読み出しタイミング、第５図
中（８）のＲＡ．Ｍ８書き込みタイミングは、それぞれ
第４図中の（５）ＲＡＭＩ ４読み出しタイミング、第
４図中の（６）ＲＡＭ１４書き込みタイミングに対応し
、２倍の周期で動作するためタイムスロット毎に動作モ
ードを与える同期式ＲＡ．Ｍの使用が可能となる。RAM8 read timing (7) in FIG. 5, RA. The M8 write timing corresponds to (5) RAMI 4 read timing in Figure 4 and (6) RAM 14 write timing in Figure 4, respectively, and since it operates at twice the cycle, an operation mode is given for each time slot. Synchronous RA. It becomes possible to use M.
第６図は本発明の第２実施例の回路図である。FIG. 6 is a circuit diagram of a second embodiment of the present invention.
第６図は第１図における加算器４を読み出し力−１３ー
ウンタ１５に置き換えたものである。第６図の回路構成
では加算器での遅延がなくなるため、高速動作が可能と
なるが、書き込みカウンタ３と読み出しカウンタ１５の
位相を合わせるために動作開始時に初間設定が必要とな
る。In FIG. 6, the adder 4 in FIG. 1 is replaced with a readout counter 13. The circuit configuration shown in FIG. 6 eliminates the delay in the adder, allowing high-speed operation, but requires initial setting at the start of operation in order to match the phases of the write counter 3 and read counter 15.
［発明の効果］
以上、説明したように本発明は２個の同期式ＲＡＭを交
互に制御することでフレームアライナを実現し、第３図
による従来例と比較してタイミングの設計が簡単になり
、第２図による従来例と比較するとＬＳＩ化した場合に
回路規模の縮小と面積の縮小に効果がある。[Effects of the Invention] As explained above, the present invention realizes a frame aligner by controlling two synchronous RAMs alternately, and the timing design is simplified compared to the conventional example shown in FIG. , compared to the conventional example shown in FIG. 2, it is effective in reducing the circuit scale and area when implemented as an LSI.
第１図は本発明の第１実施例を示す回路図、第２図及び
第３図は従来例をそれぞれ示す回路図、第４図は第３図
に示した従来例の動作を示すタイミングチャート、第５
図は第一実施例の動作例を２
示すタイミングチャート、第６図は本発明の第４・一１
４一
実施例の回路図である。
１． ２・・・・・・・・・データ入力端子、３・・
・・・・・・・・書き込み力１７ンタ、４・・・・・・
・・・・加算器、
５・・・・・・・・・・インハータ、
６，７．１０・・・・・選択回路、
８，９・・・・・・・・同期式ＲＡ．Ｍ、１１・・・・
・・・・Ｄ−フリップフロップ、１２・・・・・・・・
検出回路、
１３・・・・・・・・アトレスカウンタ、１４・◆・・
・・・・非同期ＲＡＭ、
１５・・・・・・・・読み出しカウンタ、Ｄ１〜Ｄｎ・
・・・・１９３ビットＤ−フリツブフロップ。Fig. 1 is a circuit diagram showing the first embodiment of the present invention, Figs. 2 and 3 are circuit diagrams showing the conventional example, and Fig. 4 is a timing chart showing the operation of the conventional example shown in Fig. 3. , 5th
The figure is a timing chart showing an example of the operation of the first embodiment, and FIG.
FIG. 4 is a circuit diagram of a fourth embodiment. 1. 2... Data input terminal, 3...
・・・・・・Writing power: 17, 4...
...Adder, 5...Inharter, 6,7.10...Selection circuit, 8,9...Synchronous RA. M, 11...
...D-flip-flop, 12...
Detection circuit, 13...Atres counter, 14.◆...
...Asynchronous RAM, 15... Read counter, D1 to Dn.
...193-bit D-flip flop.
Claims (1)
−１９１”を加算する加算器と、上記書き込みカウンタ
の出力の最下位ビットを入力とするインバータと、上記
書き込みカウンタの出力と上記加算器の出力とを入力と
して上記書き込みカウンタの出力の最下位ビットにより
制御される第１の選択回路と、上記書き込みカウンタの
出力と上記加算器の出力とを入力として上記インバータ
の出力により制御される第２の選択回路と、上記第１の
選択回路の出力をアドレス入力とし上記書き込みカウン
タの出力の最下位ビットを書き込み制御信号とする第１
のＲＡＭと、上記第２の選択回路の出力をアドレス入力
とし上記インバータの出力を書き込み制御信号とする第
２のＲＡＭと、上記第１のＲＡＭのデータ出力信号ｎビ
ットと上記第２のＲＡＭのデータ出力信号ｎビットとを
入力として上記書き込みカウンタの出力の最下位ビット
により制御される第３の選択回路と、該第３の選択回路
の出力を入力とするＤ−フリップフロップと、該Ｄ−フ
リップフロップの出力を入力とする検出回路と、上記第
１のＲＡＭおよび該第２のＲＡＭのそれぞれの第１ビッ
ト目のデータ入力信号とデータ入力端子とを接続し上記
Ｄ−フリップフロップの第１ビット目から第（ｎ−１）
ビット目の出力を上記第１のＲＡＭの第２ビット目から
第ｎビット目のデータ入力信号と上記第２のＲＡＭの第
２ビット目から第ｎビット目のデータ入力信号とに順に
接続し、上記検出回路の出力を出力端子に接続した回路
構成を有することを特徴としたフレームアライナ。The write counter and the output value of the write counter are “
-191'', an inverter that receives as input the least significant bit of the output of the write counter, and an inverter that receives as input the output of the write counter and the output of the adder, the least significant bit of the output of the write counter. a first selection circuit controlled by the output of the inverter, which receives the output of the write counter and the output of the adder as input, and a second selection circuit controlled by the output of the inverter; The first one uses the address input and the least significant bit of the output of the write counter as the write control signal.
A second RAM which uses the output of the second selection circuit as an address input and the output of the inverter as a write control signal, and a data output signal n bits of the first RAM and a second RAM of the second RAM. a third selection circuit which receives the data output signal n bits as an input and is controlled by the least significant bit of the output of the write counter; a D-flip-flop which receives the output of the third selection circuit; A detection circuit having the output of the flip-flop as an input is connected to the first bit data input signal and data input terminal of each of the first RAM and the second RAM. bit (n-1)
sequentially connecting the output of the bit to the data input signal of the second bit to the nth bit of the first RAM and the data input signal of the second bit to the nth bit of the second RAM; A frame aligner having a circuit configuration in which the output of the detection circuit is connected to an output terminal.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194796A JPH0732382B2 (en) | 1989-07-27 | 1989-07-27 | Frame aligner |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1194796A JPH0732382B2 (en) | 1989-07-27 | 1989-07-27 | Frame aligner |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0358639A true JPH0358639A (en) | 1991-03-13 |
| JPH0732382B2 JPH0732382B2 (en) | 1995-04-10 |
Family
ID=16330402
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1194796A Expired - Lifetime JPH0732382B2 (en) | 1989-07-27 | 1989-07-27 | Frame aligner |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0732382B2 (en) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370162B1 (en) | 1997-07-02 | 2002-04-09 | Nec Corporation | Frame aligner including two buffers |
-
1989
- 1989-07-27 JP JP1194796A patent/JPH0732382B2/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6370162B1 (en) | 1997-07-02 | 2002-04-09 | Nec Corporation | Frame aligner including two buffers |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0732382B2 (en) | 1995-04-10 |
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