JPS6123363A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS6123363A JPS6123363A JP14382784A JP14382784A JPS6123363A JP S6123363 A JPS6123363 A JP S6123363A JP 14382784 A JP14382784 A JP 14382784A JP 14382784 A JP14382784 A JP 14382784A JP S6123363 A JPS6123363 A JP S6123363A
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- film
- field oxide
- etching
- semiconductor device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 239000004065 semiconductor Substances 0.000 title claims description 41
- 229910052581 Si3N4 Inorganic materials 0.000 claims abstract description 28
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims abstract description 28
- 238000005530 etching Methods 0.000 claims abstract description 25
- 230000015572 biosynthetic process Effects 0.000 claims description 16
- 239000000758 substrate Substances 0.000 claims description 16
- 238000000034 method Methods 0.000 claims description 15
- 238000002955 isolation Methods 0.000 claims description 10
- 230000003647 oxidation Effects 0.000 claims description 9
- 238000007254 oxidation reaction Methods 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 7
- 239000012535 impurity Substances 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 230000001590 oxidative effect Effects 0.000 claims 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 abstract description 3
- 229910000040 hydrogen fluoride Inorganic materials 0.000 abstract description 2
- 238000009413 insulation Methods 0.000 abstract 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 5
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 5
- 229910052782 aluminium Inorganic materials 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 5
- 230000007423 decrease Effects 0.000 description 5
- 229910052710 silicon Inorganic materials 0.000 description 5
- 239000010703 silicon Substances 0.000 description 5
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 239000001301 oxygen Substances 0.000 description 3
- 229910052760 oxygen Inorganic materials 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 241000293849 Cordylanthus Species 0.000 description 2
- 229910052785 arsenic Inorganic materials 0.000 description 2
- -1 arsenic ions Chemical class 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 239000005360 phosphosilicate glass Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000001020 plasma etching Methods 0.000 description 2
- 230000002265 prevention Effects 0.000 description 2
- DDFHBQSCUXNBSA-UHFFFAOYSA-N 5-(5-carboxythiophen-2-yl)thiophene-2-carboxylic acid Chemical compound S1C(C(=O)O)=CC=C1C1=CC=C(C(O)=O)S1 DDFHBQSCUXNBSA-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 239000007864 aqueous solution Substances 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000004334 fluoridation Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000002203 pretreatment Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/511—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures
- H01L29/513—Insulating materials associated therewith with a compositional variation, e.g. multilayer structures the variation being perpendicular to the channel plane
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
- H01L29/518—Insulating materials associated therewith the insulating material containing nitrogen, e.g. nitride, oxynitride, nitrogen-doped material
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は素子分離性能のすぐれた半導体装置およびその
!llll法に関する。
!llll法に関する。
MO8型半導体装置においては素子分離のために厚い酸
化膜(フィールド酸化膜)を通常使用する。
化膜(フィールド酸化膜)を通常使用する。
これは第4図のnチャネルMOSトランジスタの各工程
を示す断面図に示される。まず、p型シリ]ン基板1の
表面に熱酸化膜2を形成し、窒化シリコン膜3をCVD
法により形成し素子形成領域を残してエツチング除去し
く第4図(a))、この窒化シリコン膜3を酸化のマス
クとして約1000℃の加熱酸素雰囲気中で酸化を行な
い、窒化シリコン膜を除去すると、素子形成領域以外の
領域に第4図(b)に示すような厚いフィールド酸化膜
4が形成される。このように窒化シリコン膜をマスクと
してフィールド酸化膜を形成する方法は選択酸化法と称
される。なお、フィールド酸化膜4の下部にはホウ素等
を高m瓜に拡散させたp+反転領域5が形成され、素子
形成領域の半導体基板上には熱酸化によりゲート酸化膜
6が形成される(第4図(b))。次に全面に多結晶シ
リコン層をCVD法により形成し、酸化膜と共にゲート
領域以外の部分を写真食刻法によりパターニングすると
ゲート電極7が得られる。このゲート電極7とフィール
ド酸化膜4をマスクとしてヒ素のイオン注入を行なうと
基板1中にはn+領領域あるソース領域8およびドレイ
ン領域9が形成され、さらにソース領域8およびドレイ
ン領域9上の酸化膜を除去すると第4図(C)の状態が
得られる。最後にシリコン絶縁膜10をCV、 D法に
より形成し、ソース領域8、ゲート電極6、ドレイン領
域9にそれぞれ対応してシリコン絶縁膜10に開孔を行
ない、全面にアルミニウムを蒸着した後写真型剣法によ
りバターニングを行なうとアルミニウム配線11,12
.13が得られ、最後にリンシリケートガラス等の保護
膜14を堆積形成することによりMOSトランジスタが
完成する。
を示す断面図に示される。まず、p型シリ]ン基板1の
表面に熱酸化膜2を形成し、窒化シリコン膜3をCVD
法により形成し素子形成領域を残してエツチング除去し
く第4図(a))、この窒化シリコン膜3を酸化のマス
クとして約1000℃の加熱酸素雰囲気中で酸化を行な
い、窒化シリコン膜を除去すると、素子形成領域以外の
領域に第4図(b)に示すような厚いフィールド酸化膜
4が形成される。このように窒化シリコン膜をマスクと
してフィールド酸化膜を形成する方法は選択酸化法と称
される。なお、フィールド酸化膜4の下部にはホウ素等
を高m瓜に拡散させたp+反転領域5が形成され、素子
形成領域の半導体基板上には熱酸化によりゲート酸化膜
6が形成される(第4図(b))。次に全面に多結晶シ
リコン層をCVD法により形成し、酸化膜と共にゲート
領域以外の部分を写真食刻法によりパターニングすると
ゲート電極7が得られる。このゲート電極7とフィール
ド酸化膜4をマスクとしてヒ素のイオン注入を行なうと
基板1中にはn+領領域あるソース領域8およびドレイ
ン領域9が形成され、さらにソース領域8およびドレイ
ン領域9上の酸化膜を除去すると第4図(C)の状態が
得られる。最後にシリコン絶縁膜10をCV、 D法に
より形成し、ソース領域8、ゲート電極6、ドレイン領
域9にそれぞれ対応してシリコン絶縁膜10に開孔を行
ない、全面にアルミニウムを蒸着した後写真型剣法によ
りバターニングを行なうとアルミニウム配線11,12
.13が得られ、最後にリンシリケートガラス等の保護
膜14を堆積形成することによりMOSトランジスタが
完成する。
しかしながら、このような半導体装置の製造方法におい
ては途中工程においてフィールド酸化膜厚が減少するこ
とに起因して種々の問題が生じている。
ては途中工程においてフィールド酸化膜厚が減少するこ
とに起因して種々の問題が生じている。
すなわち、当初8500八程度の膜厚で形成されたフィ
ールド酸化膜は素子形成領域の酸化膜をエツチング除去
する工程、ゲート電極をエツチング形成する工程、各工
程に対する前処理および後処理において行なわれるフッ
化水素(11F )処即により膜厚が減少して最終製品
では 4000八程度まで減少する場合がある。このようなフ
ィールド酸化膜厚の減少はフィールド酸化膜のしきい値
電圧V□1の低下を招き、素子分離性能を悪化させ半導
体装置としての性能を損うことになる。このため、当初
のフィールド酸化膜厚を厚く形成しておく必要があるが
、i ooo℃の加熱酸素雰囲気中でのフィールド酸化
膜の形成は4000人の場合70分であるのに対し85
00人の場合400分と膜厚が厚くなるほど時間がかか
り、生産能率の低下を招くことになる。
ールド酸化膜は素子形成領域の酸化膜をエツチング除去
する工程、ゲート電極をエツチング形成する工程、各工
程に対する前処理および後処理において行なわれるフッ
化水素(11F )処即により膜厚が減少して最終製品
では 4000八程度まで減少する場合がある。このようなフ
ィールド酸化膜厚の減少はフィールド酸化膜のしきい値
電圧V□1の低下を招き、素子分離性能を悪化させ半導
体装置としての性能を損うことになる。このため、当初
のフィールド酸化膜厚を厚く形成しておく必要があるが
、i ooo℃の加熱酸素雰囲気中でのフィールド酸化
膜の形成は4000人の場合70分であるのに対し85
00人の場合400分と膜厚が厚くなるほど時間がかか
り、生産能率の低下を招くことになる。
また、フィールド酸化膜の厚さを厚く形成するほど窒化
シリコン膜下部にフィールド酸化膜が形成されて窒化シ
リコン膜が持上げられるバーズビークが生じやすく、集
積度向上の障害になる他、ストレスによるフィールド酸
化膜の結晶欠陥も発生しやすい。
シリコン膜下部にフィールド酸化膜が形成されて窒化シ
リコン膜が持上げられるバーズビークが生じやすく、集
積度向上の障害になる他、ストレスによるフィールド酸
化膜の結晶欠陥も発生しやすい。
本発明は上記事情に鑑みてなされたもので、フィールド
酸化膜厚の減少が少なく、素子分離性能のすぐれた半導
体装置およびその製造方法を提供することを目的とする
。
酸化膜厚の減少が少なく、素子分離性能のすぐれた半導
体装置およびその製造方法を提供することを目的とする
。
上記目的達成のため、本発明にかかる半導体装置におい
ては、半導体基板表面に形成され、素子分離を行なうフ
ィールド酸化膜と、このフィールド酸化膜で囲まれた素
子形成領域中の半導体基板上に形成された、酸化シリコ
ン膜および少なくとも1層の第1の耐エツチング性膜を
含むゲート絶縁膜と、少なくとも前記フィールド酸化膜
上に形成された少なくとも1層の第2の耐エツチング性
膜とを備えるようにしており、製造過程においてフィー
ルド酸化膜の厚さの変動が少なく十分な素子分離性能を
得ることができるものである。
ては、半導体基板表面に形成され、素子分離を行なうフ
ィールド酸化膜と、このフィールド酸化膜で囲まれた素
子形成領域中の半導体基板上に形成された、酸化シリコ
ン膜および少なくとも1層の第1の耐エツチング性膜を
含むゲート絶縁膜と、少なくとも前記フィールド酸化膜
上に形成された少なくとも1層の第2の耐エツチング性
膜とを備えるようにしており、製造過程においてフィー
ルド酸化膜の厚さの変動が少なく十分な素子分離性能を
得ることができるものである。
また、本発明にかかる半導体装置の製造方法においては
、一導電型の半導体基板表面にフィールド酸化膜を形成
づ−る工程と、このフィールド酸化膜およびフィールド
酸化膜で囲まれた素子形成領域に形成されたゲート酸化
膜上に耐エツチング性膜を形成する工程と、前記素子形
成領域中のゲート領域に多結晶シリコン層をパターニン
グしてゲート電極を形成する工程と、このゲー1へ電極
の周囲の前記素子形成領域の半導体基板に逆導電型半導
体不純物を注入してソースおよびドレイン領域を形成す
る工程とを備えており、フィールド酸化膜の膜厚減少を
その上に形成された耐エツチング性膜にJ:り防止し、
素子分離性能の良好な半導体装置を得ることができるも
のである。
、一導電型の半導体基板表面にフィールド酸化膜を形成
づ−る工程と、このフィールド酸化膜およびフィールド
酸化膜で囲まれた素子形成領域に形成されたゲート酸化
膜上に耐エツチング性膜を形成する工程と、前記素子形
成領域中のゲート領域に多結晶シリコン層をパターニン
グしてゲート電極を形成する工程と、このゲー1へ電極
の周囲の前記素子形成領域の半導体基板に逆導電型半導
体不純物を注入してソースおよびドレイン領域を形成す
る工程とを備えており、フィールド酸化膜の膜厚減少を
その上に形成された耐エツチング性膜にJ:り防止し、
素子分離性能の良好な半導体装置を得ることができるも
のである。
以下、図面を参照しながら本発明の実施例のいくつかを
詳細に説明する。
詳細に説明する。
第1図は本発明にかかる半導体装置とそのt411■程
を示寸断面図であって、第1図(d)が完成状態を示し
ている。これによれば、通常のnヂャネルMO8l−ラ
ンジスタど同様にp型基板表面に形成されたフィールド
酸化膜4で囲まれた素子形成領域内に多結晶シリコンの
ゲート電極23おJニびその周囲にn十領域であるソー
ス領域24およびドレイン領域25が形成されているが
、ゲート絶縁膜は酸化膜6、窒化シリコン膜21、酸化
膜22iから成っており、この窒化シリコン幕21はフ
ィールド酸化膜4およびソース領域24、ドレイン領域
25上にも連続して形成されている。
を示寸断面図であって、第1図(d)が完成状態を示し
ている。これによれば、通常のnヂャネルMO8l−ラ
ンジスタど同様にp型基板表面に形成されたフィールド
酸化膜4で囲まれた素子形成領域内に多結晶シリコンの
ゲート電極23おJニびその周囲にn十領域であるソー
ス領域24およびドレイン領域25が形成されているが
、ゲート絶縁膜は酸化膜6、窒化シリコン膜21、酸化
膜22iから成っており、この窒化シリコン幕21はフ
ィールド酸化膜4およびソース領域24、ドレイン領域
25上にも連続して形成されている。
この窒化シリコン膜はフッ化水素(HF)に対する耐エ
ツチング性にすぐれている。例えばフッ化アンモニウム
(N84F)の30%水溶液に対するエツチング量は酸
化シリコン(Si02)は約800人/分であるのに対
し、窒化シリコン(S13N4)は約9八/分である。
ツチング性にすぐれている。例えばフッ化アンモニウム
(N84F)の30%水溶液に対するエツチング量は酸
化シリコン(Si02)は約800人/分であるのに対
し、窒化シリコン(S13N4)は約9八/分である。
したがって、製造過程での膜厚減少が少なくて済むため
、フィールド酸化膜4の厚さは従来の膜厚減少分だ番プ
薄く形成されている。
、フィールド酸化膜4の厚さは従来の膜厚減少分だ番プ
薄く形成されている。
このような半導体装置は次のような工程により製造され
る。・ まず、p型シリコン基板1の表面に熱酸化膜2を約10
00℃の加熱酸素雰囲気中で形成し、その上に窒化シリ
コン膜3をCVD法により形成し、素子形成領域を残し
てエツチング除去する(第1図(a))。− このパターニングされた窒化シリコン膜3を酸化のマス
クとして約1000℃の加熱酸素雰囲気中で酸化を行な
うと素子形成領域以外の領域に厚いフィールド酸化膜4
′が形成される。なお、このフィールド酸化膜4′の厚
さは従来のそれに比べ従来の膜厚減少分だけ薄く形成さ
れている。また、第1図(a)の段階で素子分離領域の
酸化膜2にホウ素イオンを注入しておくことによりフィ
ールド酸化膜4′の下部にはp+反転防止領域5を形成
している。次に素子形成領域に残存している窒化シリコ
ン膜3と酸化シリコン膜2を除去し、改めて約100人
の熱酸化膜6を形成し、フィールド酸化膜4′および熱
酸化膜6上の全面に窒化シリコン膜21をCVD法によ
り約100人の厚さで形成し、熱酸化により表面に薄い
酸化膜22を形成する(第1図(b))。
る。・ まず、p型シリコン基板1の表面に熱酸化膜2を約10
00℃の加熱酸素雰囲気中で形成し、その上に窒化シリ
コン膜3をCVD法により形成し、素子形成領域を残し
てエツチング除去する(第1図(a))。− このパターニングされた窒化シリコン膜3を酸化のマス
クとして約1000℃の加熱酸素雰囲気中で酸化を行な
うと素子形成領域以外の領域に厚いフィールド酸化膜4
′が形成される。なお、このフィールド酸化膜4′の厚
さは従来のそれに比べ従来の膜厚減少分だけ薄く形成さ
れている。また、第1図(a)の段階で素子分離領域の
酸化膜2にホウ素イオンを注入しておくことによりフィ
ールド酸化膜4′の下部にはp+反転防止領域5を形成
している。次に素子形成領域に残存している窒化シリコ
ン膜3と酸化シリコン膜2を除去し、改めて約100人
の熱酸化膜6を形成し、フィールド酸化膜4′および熱
酸化膜6上の全面に窒化シリコン膜21をCVD法によ
り約100人の厚さで形成し、熱酸化により表面に薄い
酸化膜22を形成する(第1図(b))。
次にこの酸化膜22の上に多結晶シリコンをCVD法に
より堆積させ、n型不純物であるリンを拡散させた後、
レジスト塗布してグー1〜電極部のみが残存するように
露光しプラズマエツチングによってグー1〜電極23を
得る。このエツチングにおいては多結晶シリコンの酸化
シリコンに対する高い選択比があるため、窒化シリコン
膜21はイのまま全面に残存する。さらにグー1へ電極
23とフィールド酸化膜4′をマスクとしてn型不純物
であるヒ素をイオン注入するど、グー1〜電極の両側の
基板1中にn1領域であるソース領域24およびドレイ
ン領域25が形成される〈第1図(C))。なお、窒化
シリコン層21はイオン注入を妨げるが、この場合非常
に薄いため、実際上はマスクにはならず、イオン注入が
行なわれる。
より堆積させ、n型不純物であるリンを拡散させた後、
レジスト塗布してグー1〜電極部のみが残存するように
露光しプラズマエツチングによってグー1〜電極23を
得る。このエツチングにおいては多結晶シリコンの酸化
シリコンに対する高い選択比があるため、窒化シリコン
膜21はイのまま全面に残存する。さらにグー1へ電極
23とフィールド酸化膜4′をマスクとしてn型不純物
であるヒ素をイオン注入するど、グー1〜電極の両側の
基板1中にn1領域であるソース領域24およびドレイ
ン領域25が形成される〈第1図(C))。なお、窒化
シリコン層21はイオン注入を妨げるが、この場合非常
に薄いため、実際上はマスクにはならず、イオン注入が
行なわれる。
最後に、全面にCVD法で酸化シリコン膜26を形成し
、ゲート電極22、ソース領域24、ドレイン領域25
の上から写真食刻技術を用いてコンタクトホールを形成
し、ざらに全面にアルミニウムを蒸着し、これをパター
ニングしてアルミニウム配線層26,27.28を形成
した後、仝而にリンシリグー1−ガラス(PSG)の保
護膜29を形成することにより所望の半導体装置を得る
ことができる。
、ゲート電極22、ソース領域24、ドレイン領域25
の上から写真食刻技術を用いてコンタクトホールを形成
し、ざらに全面にアルミニウムを蒸着し、これをパター
ニングしてアルミニウム配線層26,27.28を形成
した後、仝而にリンシリグー1−ガラス(PSG)の保
護膜29を形成することにより所望の半導体装置を得る
ことができる。
第2図は本発明にかかる半導体装nおJ:びその製造方
法の他の実施例を示す途中工程の断面図であって第1図
(C)に対応覆るものである。すなわち、窒化シリコン
膜21はゲート電極の一部をなすためもともと厚く形成
することばできない上、ゲート電極23のパターニング
の際に多少なりともエツチングされてさらに薄くなる。
法の他の実施例を示す途中工程の断面図であって第1図
(C)に対応覆るものである。すなわち、窒化シリコン
膜21はゲート電極の一部をなすためもともと厚く形成
することばできない上、ゲート電極23のパターニング
の際に多少なりともエツチングされてさらに薄くなる。
そこでフィールド酸化膜がエツチングされることを防止
するため、ソース領域24およびドレイン領域25を形
成した後、ゲート電極部の多結晶シリコンの表面を低温
で酸化し窒化シリコン膜30を全面に重ねて堆積形成し
たものである。この実施例ではフィールド酸化膜厚の減
少の危険がさらに少ない。
するため、ソース領域24およびドレイン領域25を形
成した後、ゲート電極部の多結晶シリコンの表面を低温
で酸化し窒化シリコン膜30を全面に重ねて堆積形成し
たものである。この実施例ではフィールド酸化膜厚の減
少の危険がさらに少ない。
第3図は本発明にかかる半導体装置の他の実施例を示す
断面図であって、この例では窒化シリコン膜はフィール
ド酸化膜4′上に形成されkもの21′とゲート絶縁膜
の一部をなすもの21″に分かれて形成されており、ソ
ース領域24上およびドレイン領域25上には形成され
ていない。このような構成を実現するには例えば第1図
(C)にお【プるゲート電極23のパターニング後にソ
ース領域およびトレイン領域となる部分の上にある窒化
シリコン膜を反応性イオンエツチング等で除去すればよ
い。この結束イオン注入によるソース領域24およびド
レイン領域25の形成はより容易となる。
断面図であって、この例では窒化シリコン膜はフィール
ド酸化膜4′上に形成されkもの21′とゲート絶縁膜
の一部をなすもの21″に分かれて形成されており、ソ
ース領域24上およびドレイン領域25上には形成され
ていない。このような構成を実現するには例えば第1図
(C)にお【プるゲート電極23のパターニング後にソ
ース領域およびトレイン領域となる部分の上にある窒化
シリコン膜を反応性イオンエツチング等で除去すればよ
い。この結束イオン注入によるソース領域24およびド
レイン領域25の形成はより容易となる。
以上の実施例においてはnチャネルMOSトランジスタ
を想定して説明したが、nチャネルMOSトランジスタ
、0M03等フィールド酸化膜およびゲート酸化膜を備
えたあらゆる半導体装置に適用するこができる。
を想定して説明したが、nチャネルMOSトランジスタ
、0M03等フィールド酸化膜およびゲート酸化膜を備
えたあらゆる半導体装置に適用するこができる。
また、実施例においては耐エツチング性膜として窒化シ
リコンを用いたが、フッ化水素等の1ツヂングガスに対
して酸化シリコンとの間で選択比を有する材料であれば
使用することができる。
リコンを用いたが、フッ化水素等の1ツヂングガスに対
して酸化シリコンとの間で選択比を有する材料であれば
使用することができる。
以上のように本発明にかかる半導体装置およびその製造
方法はゲート絶縁膜中およびフィールド酸化膜上に耐エ
ツチング性膜を備えているので製造過程でフィールド酸
化膜の膜厚減少がなく、このため最初から厚いフィール
ド酸化膜を形成する必要がないため、フィールド酸化膜
形成のための時間が短くなって生産能率が向上する。ま
たフィールド酸化膜厚が薄くて済むことからバーズビー
クが減少して素子領域を広くとることができ、高密度化
を実現できる。またストレスの減少による結晶欠陥の発
生を防止でき、さらにフィールド酸化膜厚が一定の厚さ
に維持されることから素子分離性能が向上し、半導体装
置の品質を向上させることができる。また耐エツチング
性膜は不純物の拡散も小さく、製造過程における汚染の
影響を減少させ半導体装置の特性をさらに向上させるこ
とができる。
方法はゲート絶縁膜中およびフィールド酸化膜上に耐エ
ツチング性膜を備えているので製造過程でフィールド酸
化膜の膜厚減少がなく、このため最初から厚いフィール
ド酸化膜を形成する必要がないため、フィールド酸化膜
形成のための時間が短くなって生産能率が向上する。ま
たフィールド酸化膜厚が薄くて済むことからバーズビー
クが減少して素子領域を広くとることができ、高密度化
を実現できる。またストレスの減少による結晶欠陥の発
生を防止でき、さらにフィールド酸化膜厚が一定の厚さ
に維持されることから素子分離性能が向上し、半導体装
置の品質を向上させることができる。また耐エツチング
性膜は不純物の拡散も小さく、製造過程における汚染の
影響を減少させ半導体装置の特性をさらに向上させるこ
とができる。
第1図は本発明にかかる半導体装置の¥J造方法の各工
程を示す断面図、第2図は本発明の他の実施例の途中工
程の状態を示す断面図、第3図は本発明の他の実施例に
かかる半導体装置の完成状態を示す断面図、第4図は従
来の半導体装置の?J造方法の各■程を示す断面図であ
る。 1・・・基板、4,4′・・・フィールド酸化膜、5・
・・フィールド反転防止層、6・・・ゲート酸化膜、7
゜23・・・ゲート電極、8,26・・・シリコン絶縁
膜、11.12,13.26.27.28.・・・アル
ミニウム配線、14.29・・・保護膜、21.30・
・・窒化シリコン膜、31・・・多結晶シリコンゲート
電極酸化膜。
程を示す断面図、第2図は本発明の他の実施例の途中工
程の状態を示す断面図、第3図は本発明の他の実施例に
かかる半導体装置の完成状態を示す断面図、第4図は従
来の半導体装置の?J造方法の各■程を示す断面図であ
る。 1・・・基板、4,4′・・・フィールド酸化膜、5・
・・フィールド反転防止層、6・・・ゲート酸化膜、7
゜23・・・ゲート電極、8,26・・・シリコン絶縁
膜、11.12,13.26.27.28.・・・アル
ミニウム配線、14.29・・・保護膜、21.30・
・・窒化シリコン膜、31・・・多結晶シリコンゲート
電極酸化膜。
Claims (1)
- 【特許請求の範囲】 1、半導体基板表面に形成され、素子分離を行うフィー
ルド酸化膜と、このフィールド酸化膜で囲まれた素子形
成領域中の半導体基板上に形成された、酸化シリコン膜
および少なくとも1層の第1の耐エッチング性膜を含む
ゲート絶縁膜と、少なくとも前記フィールド酸化膜上に
形成された少なくとも1層の第2の耐エッチング性膜と
、を備えた半導体装置。 2、第1の耐エッチング性膜と第2の耐エッチング性膜
とが同一工程で形成されたものである特許請求の範囲第
1項記載の半導体装置。 3、第2の耐エッチング性膜がソース領域およびゲート
領域上にも形成されたものである特許請求の範囲第1項
記載の半導体装置。 4、耐エッチング性膜が窒化シリコン膜である特許請求
の範囲第1項ないし第3項のいずれか記載の半導体装置
。 5、一導電型の半導体基板表面にフィールド酸化膜を形
成する工程と、このフィールド酸化膜およびフィールド
酸化膜で囲まれた素子形成領域に形成されたゲート酸化
膜上に耐エッチング性膜を形成する工程と、前記素子形
成領域中のゲート領域に多結晶シリコン層をパターニン
グしてゲート電極を形成する工程と、このゲート電極の
周囲の前記素子形成領域の半導体基板に逆導電型半導体
不純物を注入してソースおよびドレイン領域を形成する
工程と、を備えた半導体装置の製造方法。 6、フィールド酸化膜の形成が選択酸化法で行なわれる
特許請求の範囲第5項記載の半導体装置の製造方法。 7、ソースおよびドレイン領域上に形成された耐エッチ
ング性膜を除去する工程を含む特許請求の範囲第5項記
載の半導体装置の製造方法。 8、ゲート電極を形成しその電極表面を酸化した後に少
なくともフィールド酸化膜上に耐エッチング性膜を重ね
て形成する工程を含む特許請求の範囲第5項記載の半導
体装置の製造方法。 9、耐エッチング性膜が窒化シリコン膜である特許請求
の範囲第5項ないし第8項のいずれか記載の半導体装置
の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14382784A JPS6123363A (ja) | 1984-07-11 | 1984-07-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP14382784A JPS6123363A (ja) | 1984-07-11 | 1984-07-11 | 半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS6123363A true JPS6123363A (ja) | 1986-01-31 |
Family
ID=15347868
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP14382784A Pending JPS6123363A (ja) | 1984-07-11 | 1984-07-11 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS6123363A (ja) |
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5608252A (en) * | 1993-03-10 | 1997-03-04 | Sharp Microelectronics Technology, Inc. | Semiconductor with implanted dielectric layer having patched pin-holes |
JP2007524992A (ja) * | 2003-03-27 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲートデバイスの形成方法 |
US8178401B2 (en) | 2005-08-25 | 2012-05-15 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
US8382979B2 (en) | 2009-06-29 | 2013-02-26 | Shimadzu Corporation | Liquid chromatograph system |
-
1984
- 1984-07-11 JP JP14382784A patent/JPS6123363A/ja active Pending
Cited By (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5608252A (en) * | 1993-03-10 | 1997-03-04 | Sharp Microelectronics Technology, Inc. | Semiconductor with implanted dielectric layer having patched pin-holes |
JP2007524992A (ja) * | 2003-03-27 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲートデバイスの形成方法 |
US8178401B2 (en) | 2005-08-25 | 2012-05-15 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
US8382979B2 (en) | 2009-06-29 | 2013-02-26 | Shimadzu Corporation | Liquid chromatograph system |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPS6242385B2 (ja) | ||
JPS5946107B2 (ja) | Mis型半導体装置の製造法 | |
JPH1022397A (ja) | 半導体装置の製造方法 | |
JPS6041470B2 (ja) | 半導体装置の製造方法 | |
JPH06163532A (ja) | 半導体素子分離方法 | |
JPS6123363A (ja) | 半導体装置およびその製造方法 | |
JPH02222160A (ja) | 半導体装置の製造方法 | |
JPS5976472A (ja) | 半導体装置の製造方法 | |
JPS6252950B2 (ja) | ||
JPH0268930A (ja) | 半導体装置の製造法 | |
JPH03116968A (ja) | 半導体装置の製造方法 | |
JPH03109739A (ja) | 薄膜半導体装置の製法 | |
JPS6156448A (ja) | 相補型半導体装置の製造方法 | |
JPH035656B2 (ja) | ||
JPH022633A (ja) | Mis電界効果半導体装置の製造方法 | |
JPS62104078A (ja) | 半導体集積回路装置の製造方法 | |
JPS6154661A (ja) | 半導体装置の製造方法 | |
JPH03242937A (ja) | 半導体装置の製造方法 | |
JPH02158172A (ja) | 薄膜トランジスタ | |
JPH0217931B2 (ja) | ||
JPS62131538A (ja) | 半導体装置の製造方法 | |
JPS6018935A (ja) | 半導体装置の製造方法 | |
JPH0320086A (ja) | 半導体記憶装置の製造方法 | |
JPH05198567A (ja) | 半導体装置の製造方法 | |
JPS60251640A (ja) | 半導体装置およびその製造方法 |