JPS6123363A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS6123363A JPS6123363A JP14382784A JP14382784A JPS6123363A JP S6123363 A JPS6123363 A JP S6123363A JP 14382784 A JP14382784 A JP 14382784A JP 14382784 A JP14382784 A JP 14382784A JP S6123363 A JPS6123363 A JP S6123363A
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-
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
- H01L29/51—Insulating materials associated therewith
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は素子分離性能のすぐれた半導体装置およびその
！ｌｌｌｌ法に関する。
！ｌｌｌｌ法に関する。
ＭＯ８型半導体装置においては素子分離のために厚い酸
化膜（フィールド酸化膜）を通常使用する。
化膜（フィールド酸化膜）を通常使用する。
これは第４図のｎチャネルＭＯＳトランジスタの各工程
を示す断面図に示される。まず、ｐ型シリ］ン基板１の
表面に熱酸化膜２を形成し、窒化シリコン膜３をＣＶＤ
法により形成し素子形成領域を残してエツチング除去し
く第４図（ａ））、この窒化シリコン膜３を酸化のマス
クとして約１０００℃の加熱酸素雰囲気中で酸化を行な
い、窒化シリコン膜を除去すると、素子形成領域以外の
領域に第４図（ｂ）に示すような厚いフィールド酸化膜
４が形成される。このように窒化シリコン膜をマスクと
してフィールド酸化膜を形成する方法は選択酸化法と称
される。なお、フィールド酸化膜４の下部にはホウ素等
を高ｍ瓜に拡散させたｐ＋反転領域５が形成され、素子
形成領域の半導体基板上には熱酸化によりゲート酸化膜
６が形成される（第４図（ｂ））。次に全面に多結晶シ
リコン層をＣＶＤ法により形成し、酸化膜と共にゲート
領域以外の部分を写真食刻法によりパターニングすると
ゲート電極７が得られる。このゲート電極７とフィール
ド酸化膜４をマスクとしてヒ素のイオン注入を行なうと
基板１中にはｎ＋領領域あるソース領域８およびドレイ
ン領域９が形成され、さらにソース領域８およびドレイ
ン領域９上の酸化膜を除去すると第４図（Ｃ）の状態が
得られる。最後にシリコン絶縁膜１０をＣＶ、 Ｄ法に
より形成し、ソース領域８、ゲート電極６、ドレイン領
域９にそれぞれ対応してシリコン絶縁膜１０に開孔を行
ない、全面にアルミニウムを蒸着した後写真型剣法によ
りバターニングを行なうとアルミニウム配線１１，１２
．１３が得られ、最後にリンシリケートガラス等の保護
膜１４を堆積形成することによりＭＯＳトランジスタが
完成する。
を示す断面図に示される。まず、ｐ型シリ］ン基板１の
表面に熱酸化膜２を形成し、窒化シリコン膜３をＣＶＤ
法により形成し素子形成領域を残してエツチング除去し
く第４図（ａ））、この窒化シリコン膜３を酸化のマス
クとして約１０００℃の加熱酸素雰囲気中で酸化を行な
い、窒化シリコン膜を除去すると、素子形成領域以外の
領域に第４図（ｂ）に示すような厚いフィールド酸化膜
４が形成される。このように窒化シリコン膜をマスクと
してフィールド酸化膜を形成する方法は選択酸化法と称
される。なお、フィールド酸化膜４の下部にはホウ素等
を高ｍ瓜に拡散させたｐ＋反転領域５が形成され、素子
形成領域の半導体基板上には熱酸化によりゲート酸化膜
６が形成される（第４図（ｂ））。次に全面に多結晶シ
リコン層をＣＶＤ法により形成し、酸化膜と共にゲート
領域以外の部分を写真食刻法によりパターニングすると
ゲート電極７が得られる。このゲート電極７とフィール
ド酸化膜４をマスクとしてヒ素のイオン注入を行なうと
基板１中にはｎ＋領領域あるソース領域８およびドレイ
ン領域９が形成され、さらにソース領域８およびドレイ
ン領域９上の酸化膜を除去すると第４図（Ｃ）の状態が
得られる。最後にシリコン絶縁膜１０をＣＶ、 Ｄ法に
より形成し、ソース領域８、ゲート電極６、ドレイン領
域９にそれぞれ対応してシリコン絶縁膜１０に開孔を行
ない、全面にアルミニウムを蒸着した後写真型剣法によ
りバターニングを行なうとアルミニウム配線１１，１２
．１３が得られ、最後にリンシリケートガラス等の保護
膜１４を堆積形成することによりＭＯＳトランジスタが
完成する。
しかしながら、このような半導体装置の製造方法におい
ては途中工程においてフィールド酸化膜厚が減少するこ
とに起因して種々の問題が生じている。
ては途中工程においてフィールド酸化膜厚が減少するこ
とに起因して種々の問題が生じている。
すなわち、当初８５００八程度の膜厚で形成されたフィ
ールド酸化膜は素子形成領域の酸化膜をエツチング除去
する工程、ゲート電極をエツチング形成する工程、各工
程に対する前処理および後処理において行なわれるフッ
化水素（１１Ｆ ）処即により膜厚が減少して最終製品
では ４０００八程度まで減少する場合がある。このようなフ
ィールド酸化膜厚の減少はフィールド酸化膜のしきい値
電圧Ｖ□１の低下を招き、素子分離性能を悪化させ半導
体装置としての性能を損うことになる。このため、当初
のフィールド酸化膜厚を厚く形成しておく必要があるが
、ｉ ｏｏｏ℃の加熱酸素雰囲気中でのフィールド酸化
膜の形成は４０００人の場合７０分であるのに対し８５
００人の場合４００分と膜厚が厚くなるほど時間がかか
り、生産能率の低下を招くことになる。
ールド酸化膜は素子形成領域の酸化膜をエツチング除去
する工程、ゲート電極をエツチング形成する工程、各工
程に対する前処理および後処理において行なわれるフッ
化水素（１１Ｆ ）処即により膜厚が減少して最終製品
では ４０００八程度まで減少する場合がある。このようなフ
ィールド酸化膜厚の減少はフィールド酸化膜のしきい値
電圧Ｖ□１の低下を招き、素子分離性能を悪化させ半導
体装置としての性能を損うことになる。このため、当初
のフィールド酸化膜厚を厚く形成しておく必要があるが
、ｉ ｏｏｏ℃の加熱酸素雰囲気中でのフィールド酸化
膜の形成は４０００人の場合７０分であるのに対し８５
００人の場合４００分と膜厚が厚くなるほど時間がかか
り、生産能率の低下を招くことになる。
また、フィールド酸化膜の厚さを厚く形成するほど窒化
シリコン膜下部にフィールド酸化膜が形成されて窒化シ
リコン膜が持上げられるバーズビークが生じやすく、集
積度向上の障害になる他、ストレスによるフィールド酸
化膜の結晶欠陥も発生しやすい。
シリコン膜下部にフィールド酸化膜が形成されて窒化シ
リコン膜が持上げられるバーズビークが生じやすく、集
積度向上の障害になる他、ストレスによるフィールド酸
化膜の結晶欠陥も発生しやすい。
本発明は上記事情に鑑みてなされたもので、フィールド
酸化膜厚の減少が少なく、素子分離性能のすぐれた半導
体装置およびその製造方法を提供することを目的とする
。
酸化膜厚の減少が少なく、素子分離性能のすぐれた半導
体装置およびその製造方法を提供することを目的とする
。
上記目的達成のため、本発明にかかる半導体装置におい
ては、半導体基板表面に形成され、素子分離を行なうフ
ィールド酸化膜と、このフィールド酸化膜で囲まれた素
子形成領域中の半導体基板上に形成された、酸化シリコ
ン膜および少なくとも１層の第１の耐エツチング性膜を
含むゲート絶縁膜と、少なくとも前記フィールド酸化膜
上に形成された少なくとも１層の第２の耐エツチング性
膜とを備えるようにしており、製造過程においてフィー
ルド酸化膜の厚さの変動が少なく十分な素子分離性能を
得ることができるものである。
ては、半導体基板表面に形成され、素子分離を行なうフ
ィールド酸化膜と、このフィールド酸化膜で囲まれた素
子形成領域中の半導体基板上に形成された、酸化シリコ
ン膜および少なくとも１層の第１の耐エツチング性膜を
含むゲート絶縁膜と、少なくとも前記フィールド酸化膜
上に形成された少なくとも１層の第２の耐エツチング性
膜とを備えるようにしており、製造過程においてフィー
ルド酸化膜の厚さの変動が少なく十分な素子分離性能を
得ることができるものである。
また、本発明にかかる半導体装置の製造方法においては
、一導電型の半導体基板表面にフィールド酸化膜を形成
づ−る工程と、このフィールド酸化膜およびフィールド
酸化膜で囲まれた素子形成領域に形成されたゲート酸化
膜上に耐エツチング性膜を形成する工程と、前記素子形
成領域中のゲート領域に多結晶シリコン層をパターニン
グしてゲート電極を形成する工程と、このゲー１へ電極
の周囲の前記素子形成領域の半導体基板に逆導電型半導
体不純物を注入してソースおよびドレイン領域を形成す
る工程とを備えており、フィールド酸化膜の膜厚減少を
その上に形成された耐エツチング性膜にＪ：り防止し、
素子分離性能の良好な半導体装置を得ることができるも
のである。
、一導電型の半導体基板表面にフィールド酸化膜を形成
づ−る工程と、このフィールド酸化膜およびフィールド
酸化膜で囲まれた素子形成領域に形成されたゲート酸化
膜上に耐エツチング性膜を形成する工程と、前記素子形
成領域中のゲート領域に多結晶シリコン層をパターニン
グしてゲート電極を形成する工程と、このゲー１へ電極
の周囲の前記素子形成領域の半導体基板に逆導電型半導
体不純物を注入してソースおよびドレイン領域を形成す
る工程とを備えており、フィールド酸化膜の膜厚減少を
その上に形成された耐エツチング性膜にＪ：り防止し、
素子分離性能の良好な半導体装置を得ることができるも
のである。
以下、図面を参照しながら本発明の実施例のいくつかを
詳細に説明する。
詳細に説明する。
第１図は本発明にかかる半導体装置とそのｔ４１１■程
を示寸断面図であって、第１図（ｄ）が完成状態を示し
ている。これによれば、通常のｎヂャネルＭＯ８ｌ−ラ
ンジスタど同様にｐ型基板表面に形成されたフィールド
酸化膜４で囲まれた素子形成領域内に多結晶シリコンの
ゲート電極２３おＪニびその周囲にｎ十領域であるソー
ス領域２４およびドレイン領域２５が形成されているが
、ゲート絶縁膜は酸化膜６、窒化シリコン膜２１、酸化
膜２２ｉから成っており、この窒化シリコン幕２１はフ
ィールド酸化膜４およびソース領域２４、ドレイン領域
２５上にも連続して形成されている。
を示寸断面図であって、第１図（ｄ）が完成状態を示し
ている。これによれば、通常のｎヂャネルＭＯ８ｌ−ラ
ンジスタど同様にｐ型基板表面に形成されたフィールド
酸化膜４で囲まれた素子形成領域内に多結晶シリコンの
ゲート電極２３おＪニびその周囲にｎ十領域であるソー
ス領域２４およびドレイン領域２５が形成されているが
、ゲート絶縁膜は酸化膜６、窒化シリコン膜２１、酸化
膜２２ｉから成っており、この窒化シリコン幕２１はフ
ィールド酸化膜４およびソース領域２４、ドレイン領域
２５上にも連続して形成されている。
この窒化シリコン膜はフッ化水素（ＨＦ）に対する耐エ
ツチング性にすぐれている。例えばフッ化アンモニウム
（Ｎ８４Ｆ）の３０％水溶液に対するエツチング量は酸
化シリコン（Ｓｉ０２）は約８００人／分であるのに対
し、窒化シリコン（Ｓ１３Ｎ４）は約９八／分である。
ツチング性にすぐれている。例えばフッ化アンモニウム
（Ｎ８４Ｆ）の３０％水溶液に対するエツチング量は酸
化シリコン（Ｓｉ０２）は約８００人／分であるのに対
し、窒化シリコン（Ｓ１３Ｎ４）は約９八／分である。
したがって、製造過程での膜厚減少が少なくて済むため
、フィールド酸化膜４の厚さは従来の膜厚減少分だ番プ
薄く形成されている。
、フィールド酸化膜４の厚さは従来の膜厚減少分だ番プ
薄く形成されている。
このような半導体装置は次のような工程により製造され
る。・ まず、ｐ型シリコン基板１の表面に熱酸化膜２を約１０
００℃の加熱酸素雰囲気中で形成し、その上に窒化シリ
コン膜３をＣＶＤ法により形成し、素子形成領域を残し
てエツチング除去する（第１図（ａ））。− このパターニングされた窒化シリコン膜３を酸化のマス
クとして約１０００℃の加熱酸素雰囲気中で酸化を行な
うと素子形成領域以外の領域に厚いフィールド酸化膜４
′が形成される。なお、このフィールド酸化膜４′の厚
さは従来のそれに比べ従来の膜厚減少分だけ薄く形成さ
れている。また、第１図（ａ）の段階で素子分離領域の
酸化膜２にホウ素イオンを注入しておくことによりフィ
ールド酸化膜４′の下部にはｐ＋反転防止領域５を形成
している。次に素子形成領域に残存している窒化シリコ
ン膜３と酸化シリコン膜２を除去し、改めて約１００人
の熱酸化膜６を形成し、フィールド酸化膜４′および熱
酸化膜６上の全面に窒化シリコン膜２１をＣＶＤ法によ
り約１００人の厚さで形成し、熱酸化により表面に薄い
酸化膜２２を形成する（第１図（ｂ））。
る。・ まず、ｐ型シリコン基板１の表面に熱酸化膜２を約１０
００℃の加熱酸素雰囲気中で形成し、その上に窒化シリ
コン膜３をＣＶＤ法により形成し、素子形成領域を残し
てエツチング除去する（第１図（ａ））。− このパターニングされた窒化シリコン膜３を酸化のマス
クとして約１０００℃の加熱酸素雰囲気中で酸化を行な
うと素子形成領域以外の領域に厚いフィールド酸化膜４
′が形成される。なお、このフィールド酸化膜４′の厚
さは従来のそれに比べ従来の膜厚減少分だけ薄く形成さ
れている。また、第１図（ａ）の段階で素子分離領域の
酸化膜２にホウ素イオンを注入しておくことによりフィ
ールド酸化膜４′の下部にはｐ＋反転防止領域５を形成
している。次に素子形成領域に残存している窒化シリコ
ン膜３と酸化シリコン膜２を除去し、改めて約１００人
の熱酸化膜６を形成し、フィールド酸化膜４′および熱
酸化膜６上の全面に窒化シリコン膜２１をＣＶＤ法によ
り約１００人の厚さで形成し、熱酸化により表面に薄い
酸化膜２２を形成する（第１図（ｂ））。
次にこの酸化膜２２の上に多結晶シリコンをＣＶＤ法に
より堆積させ、ｎ型不純物であるリンを拡散させた後、
レジスト塗布してグー１〜電極部のみが残存するように
露光しプラズマエツチングによってグー１〜電極２３を
得る。このエツチングにおいては多結晶シリコンの酸化
シリコンに対する高い選択比があるため、窒化シリコン
膜２１はイのまま全面に残存する。さらにグー１へ電極
２３とフィールド酸化膜４′をマスクとしてｎ型不純物
であるヒ素をイオン注入するど、グー１〜電極の両側の
基板１中にｎ１領域であるソース領域２４およびドレイ
ン領域２５が形成される〈第１図（Ｃ））。なお、窒化
シリコン層２１はイオン注入を妨げるが、この場合非常
に薄いため、実際上はマスクにはならず、イオン注入が
行なわれる。
より堆積させ、ｎ型不純物であるリンを拡散させた後、
レジスト塗布してグー１〜電極部のみが残存するように
露光しプラズマエツチングによってグー１〜電極２３を
得る。このエツチングにおいては多結晶シリコンの酸化
シリコンに対する高い選択比があるため、窒化シリコン
膜２１はイのまま全面に残存する。さらにグー１へ電極
２３とフィールド酸化膜４′をマスクとしてｎ型不純物
であるヒ素をイオン注入するど、グー１〜電極の両側の
基板１中にｎ１領域であるソース領域２４およびドレイ
ン領域２５が形成される〈第１図（Ｃ））。なお、窒化
シリコン層２１はイオン注入を妨げるが、この場合非常
に薄いため、実際上はマスクにはならず、イオン注入が
行なわれる。
最後に、全面にＣＶＤ法で酸化シリコン膜２６を形成し
、ゲート電極２２、ソース領域２４、ドレイン領域２５
の上から写真食刻技術を用いてコンタクトホールを形成
し、ざらに全面にアルミニウムを蒸着し、これをパター
ニングしてアルミニウム配線層２６，２７．２８を形成
した後、仝而にリンシリグー１−ガラス（ＰＳＧ）の保
護膜２９を形成することにより所望の半導体装置を得る
ことができる。
、ゲート電極２２、ソース領域２４、ドレイン領域２５
の上から写真食刻技術を用いてコンタクトホールを形成
し、ざらに全面にアルミニウムを蒸着し、これをパター
ニングしてアルミニウム配線層２６，２７．２８を形成
した後、仝而にリンシリグー１−ガラス（ＰＳＧ）の保
護膜２９を形成することにより所望の半導体装置を得る
ことができる。
第２図は本発明にかかる半導体装ｎおＪ：びその製造方
法の他の実施例を示す途中工程の断面図であって第１図
（Ｃ）に対応覆るものである。すなわち、窒化シリコン
膜２１はゲート電極の一部をなすためもともと厚く形成
することばできない上、ゲート電極２３のパターニング
の際に多少なりともエツチングされてさらに薄くなる。
法の他の実施例を示す途中工程の断面図であって第１図
（Ｃ）に対応覆るものである。すなわち、窒化シリコン
膜２１はゲート電極の一部をなすためもともと厚く形成
することばできない上、ゲート電極２３のパターニング
の際に多少なりともエツチングされてさらに薄くなる。
そこでフィールド酸化膜がエツチングされることを防止
するため、ソース領域２４およびドレイン領域２５を形
成した後、ゲート電極部の多結晶シリコンの表面を低温
で酸化し窒化シリコン膜３０を全面に重ねて堆積形成し
たものである。この実施例ではフィールド酸化膜厚の減
少の危険がさらに少ない。
するため、ソース領域２４およびドレイン領域２５を形
成した後、ゲート電極部の多結晶シリコンの表面を低温
で酸化し窒化シリコン膜３０を全面に重ねて堆積形成し
たものである。この実施例ではフィールド酸化膜厚の減
少の危険がさらに少ない。
第３図は本発明にかかる半導体装置の他の実施例を示す
断面図であって、この例では窒化シリコン膜はフィール
ド酸化膜４′上に形成されｋもの２１′とゲート絶縁膜
の一部をなすもの２１″に分かれて形成されており、ソ
ース領域２４上およびドレイン領域２５上には形成され
ていない。このような構成を実現するには例えば第１図
（Ｃ）にお【プるゲート電極２３のパターニング後にソ
ース領域およびトレイン領域となる部分の上にある窒化
シリコン膜を反応性イオンエツチング等で除去すればよ
い。この結束イオン注入によるソース領域２４およびド
レイン領域２５の形成はより容易となる。
断面図であって、この例では窒化シリコン膜はフィール
ド酸化膜４′上に形成されｋもの２１′とゲート絶縁膜
の一部をなすもの２１″に分かれて形成されており、ソ
ース領域２４上およびドレイン領域２５上には形成され
ていない。このような構成を実現するには例えば第１図
（Ｃ）にお【プるゲート電極２３のパターニング後にソ
ース領域およびトレイン領域となる部分の上にある窒化
シリコン膜を反応性イオンエツチング等で除去すればよ
い。この結束イオン注入によるソース領域２４およびド
レイン領域２５の形成はより容易となる。
以上の実施例においてはｎチャネルＭＯＳトランジスタ
を想定して説明したが、ｎチャネルＭＯＳトランジスタ
、０Ｍ０３等フィールド酸化膜およびゲート酸化膜を備
えたあらゆる半導体装置に適用するこができる。
を想定して説明したが、ｎチャネルＭＯＳトランジスタ
、０Ｍ０３等フィールド酸化膜およびゲート酸化膜を備
えたあらゆる半導体装置に適用するこができる。
また、実施例においては耐エツチング性膜として窒化シ
リコンを用いたが、フッ化水素等の１ツヂングガスに対
して酸化シリコンとの間で選択比を有する材料であれば
使用することができる。
リコンを用いたが、フッ化水素等の１ツヂングガスに対
して酸化シリコンとの間で選択比を有する材料であれば
使用することができる。
以上のように本発明にかかる半導体装置およびその製造
方法はゲート絶縁膜中およびフィールド酸化膜上に耐エ
ツチング性膜を備えているので製造過程でフィールド酸
化膜の膜厚減少がなく、このため最初から厚いフィール
ド酸化膜を形成する必要がないため、フィールド酸化膜
形成のための時間が短くなって生産能率が向上する。ま
たフィールド酸化膜厚が薄くて済むことからバーズビー
クが減少して素子領域を広くとることができ、高密度化
を実現できる。またストレスの減少による結晶欠陥の発
生を防止でき、さらにフィールド酸化膜厚が一定の厚さ
に維持されることから素子分離性能が向上し、半導体装
置の品質を向上させることができる。また耐エツチング
性膜は不純物の拡散も小さく、製造過程における汚染の
影響を減少させ半導体装置の特性をさらに向上させるこ
とができる。
方法はゲート絶縁膜中およびフィールド酸化膜上に耐エ
ツチング性膜を備えているので製造過程でフィールド酸
化膜の膜厚減少がなく、このため最初から厚いフィール
ド酸化膜を形成する必要がないため、フィールド酸化膜
形成のための時間が短くなって生産能率が向上する。ま
たフィールド酸化膜厚が薄くて済むことからバーズビー
クが減少して素子領域を広くとることができ、高密度化
を実現できる。またストレスの減少による結晶欠陥の発
生を防止でき、さらにフィールド酸化膜厚が一定の厚さ
に維持されることから素子分離性能が向上し、半導体装
置の品質を向上させることができる。また耐エツチング
性膜は不純物の拡散も小さく、製造過程における汚染の
影響を減少させ半導体装置の特性をさらに向上させるこ
とができる。
第１図は本発明にかかる半導体装置の￥Ｊ造方法の各工
程を示す断面図、第２図は本発明の他の実施例の途中工
程の状態を示す断面図、第３図は本発明の他の実施例に
かかる半導体装置の完成状態を示す断面図、第４図は従
来の半導体装置の？Ｊ造方法の各■程を示す断面図であ
る。 １・・・基板、４，４′・・・フィールド酸化膜、５・
・・フィールド反転防止層、６・・・ゲート酸化膜、７
゜２３・・・ゲート電極、８，２６・・・シリコン絶縁
膜、１１．１２，１３．２６．２７．２８．・・・アル
ミニウム配線、１４．２９・・・保護膜、２１．３０・
・・窒化シリコン膜、３１・・・多結晶シリコンゲート
電極酸化膜。
程を示す断面図、第２図は本発明の他の実施例の途中工
程の状態を示す断面図、第３図は本発明の他の実施例に
かかる半導体装置の完成状態を示す断面図、第４図は従
来の半導体装置の？Ｊ造方法の各■程を示す断面図であ
る。 １・・・基板、４，４′・・・フィールド酸化膜、５・
・・フィールド反転防止層、６・・・ゲート酸化膜、７
゜２３・・・ゲート電極、８，２６・・・シリコン絶縁
膜、１１．１２，１３．２６．２７．２８．・・・アル
ミニウム配線、１４．２９・・・保護膜、２１．３０・
・・窒化シリコン膜、３１・・・多結晶シリコンゲート
電極酸化膜。
Claims (1)
- 【特許請求の範囲】 １、半導体基板表面に形成され、素子分離を行うフィー
ルド酸化膜と、このフィールド酸化膜で囲まれた素子形
成領域中の半導体基板上に形成された、酸化シリコン膜
および少なくとも１層の第１の耐エッチング性膜を含む
ゲート絶縁膜と、少なくとも前記フィールド酸化膜上に
形成された少なくとも１層の第２の耐エッチング性膜と
、を備えた半導体装置。 ２、第１の耐エッチング性膜と第２の耐エッチング性膜
とが同一工程で形成されたものである特許請求の範囲第
１項記載の半導体装置。 ３、第２の耐エッチング性膜がソース領域およびゲート
領域上にも形成されたものである特許請求の範囲第１項
記載の半導体装置。 ４、耐エッチング性膜が窒化シリコン膜である特許請求
の範囲第１項ないし第３項のいずれか記載の半導体装置
。 ５、一導電型の半導体基板表面にフィールド酸化膜を形
成する工程と、このフィールド酸化膜およびフィールド
酸化膜で囲まれた素子形成領域に形成されたゲート酸化
膜上に耐エッチング性膜を形成する工程と、前記素子形
成領域中のゲート領域に多結晶シリコン層をパターニン
グしてゲート電極を形成する工程と、このゲート電極の
周囲の前記素子形成領域の半導体基板に逆導電型半導体
不純物を注入してソースおよびドレイン領域を形成する
工程と、を備えた半導体装置の製造方法。 ６、フィールド酸化膜の形成が選択酸化法で行なわれる
特許請求の範囲第５項記載の半導体装置の製造方法。 ７、ソースおよびドレイン領域上に形成された耐エッチ
ング性膜を除去する工程を含む特許請求の範囲第５項記
載の半導体装置の製造方法。 ８、ゲート電極を形成しその電極表面を酸化した後に少
なくともフィールド酸化膜上に耐エッチング性膜を重ね
て形成する工程を含む特許請求の範囲第５項記載の半導
体装置の製造方法。 ９、耐エッチング性膜が窒化シリコン膜である特許請求
の範囲第５項ないし第８項のいずれか記載の半導体装置
の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14382784A JPS6123363A (ja) | 1984-07-11 | 1984-07-11 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14382784A JPS6123363A (ja) | 1984-07-11 | 1984-07-11 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6123363A true JPS6123363A (ja) | 1986-01-31 |
Family
ID=15347868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14382784A Pending JPS6123363A (ja) | 1984-07-11 | 1984-07-11 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6123363A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608252A (en) * | 1993-03-10 | 1997-03-04 | Sharp Microelectronics Technology, Inc. | Semiconductor with implanted dielectric layer having patched pin-holes |
| JP2007524992A (ja) * | 2003-03-27 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲートデバイスの形成方法 |
| US8178401B2 (en) | 2005-08-25 | 2012-05-15 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
| US8382979B2 (en) | 2009-06-29 | 2013-02-26 | Shimadzu Corporation | Liquid chromatograph system |
-
1984
- 1984-07-11 JP JP14382784A patent/JPS6123363A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5608252A (en) * | 1993-03-10 | 1997-03-04 | Sharp Microelectronics Technology, Inc. | Semiconductor with implanted dielectric layer having patched pin-holes |
| JP2007524992A (ja) * | 2003-03-27 | 2007-08-30 | フリースケール セミコンダクター インコーポレイテッド | デュアルメタルゲートデバイスの形成方法 |
| US8178401B2 (en) | 2005-08-25 | 2012-05-15 | Freescale Semiconductor, Inc. | Method for fabricating dual-metal gate device |
| US8382979B2 (en) | 2009-06-29 | 2013-02-26 | Shimadzu Corporation | Liquid chromatograph system |
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