JPS61230697A - ダイナミツク半導体メモリ装置 - Google Patents
ダイナミツク半導体メモリ装置Info
- Publication number
- JPS61230697A JPS61230697A JP60072938A JP7293885A JPS61230697A JP S61230697 A JPS61230697 A JP S61230697A JP 60072938 A JP60072938 A JP 60072938A JP 7293885 A JP7293885 A JP 7293885A JP S61230697 A JPS61230697 A JP S61230697A
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- JP
- Japan
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- precharge
- voltage
- level
- node
- memory device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
この発明は、ダイナミック半導体メモリ装置、特にデコ
ーダ回路のプリチャージレベルを電源電圧の約半分にし
てダイナミック半導体メモリ装置のアクセスタイムを短
縮したダイナミック半導体メモリ装置に関する。
ーダ回路のプリチャージレベルを電源電圧の約半分にし
てダイナミック半導体メモリ装置のアクセスタイムを短
縮したダイナミック半導体メモリ装置に関する。
[従来の技術]
第5図は、従来から多用されているダイナミック半導体
メモリ装置のローデコーダ回路を示す図である。第5図
において、ローデコーダ回路は、一方導通端子に電源電
圧Vccを受け、かつゲート電極にプリチャージ信号Φ
rを受けるトランジスタ1と、ゲート電極に電源電圧V
ccを受けるMOS t−ランジスタ5と、−万端子に
ワード線駆動信号RXを受け、かつ他方端子がワードラ
インWLに接続されるトランジスタ6とを含む。MOS
トランジスタ1の他方端子は、アドレス信号A。、AO
−Ao、Aoをそれぞれゲートに受けるMoSトランジ
スタ2.3.4の一方端子とノードN1で接続される。
メモリ装置のローデコーダ回路を示す図である。第5図
において、ローデコーダ回路は、一方導通端子に電源電
圧Vccを受け、かつゲート電極にプリチャージ信号Φ
rを受けるトランジスタ1と、ゲート電極に電源電圧V
ccを受けるMOS t−ランジスタ5と、−万端子に
ワード線駆動信号RXを受け、かつ他方端子がワードラ
インWLに接続されるトランジスタ6とを含む。MOS
トランジスタ1の他方端子は、アドレス信号A。、AO
−Ao、Aoをそれぞれゲートに受けるMoSトランジ
スタ2.3.4の一方端子とノードN1で接続される。
MOSトランジスタ2,3゜4の他方端子は接地される
。MO8I−ランジスタ5の一方導通端子はノードN1
に接続され、かつ他方導通端子はノードN2を介してM
OSトランジスタ6のゲートに接続される。ノードN2
とMOSトランジスタ6の他方端子との間にはブートス
トラップ用の容量7が設けられる。
。MO8I−ランジスタ5の一方導通端子はノードN1
に接続され、かつ他方導通端子はノードN2を介してM
OSトランジスタ6のゲートに接続される。ノードN2
とMOSトランジスタ6の他方端子との間にはブートス
トラップ用の容量7が設けられる。
ここで、MOSトランジスタ1.2.3.4および6の
しきい値電圧はVTL(たとえば0.8■)の低lノき
い値電圧である。一方、MO8I−ランジスタ5のしき
い値電圧はVTH(たとえば1゜2V)の高しきい値電
圧である。
しきい値電圧はVTL(たとえば0.8■)の低lノき
い値電圧である。一方、MO8I−ランジスタ5のしき
い値電圧はVTH(たとえば1゜2V)の高しきい値電
圧である。
さらに、プリチャージ信号Φr、ワード線駆動信号RX
、ワード線信号WLおよびアドレス信号Ao 、Ao
〜An 、Anの高レベルは通常、N課電圧Vcc(通
常5V)レベルである。
、ワード線信号WLおよびアドレス信号Ao 、Ao
〜An 、Anの高レベルは通常、N課電圧Vcc(通
常5V)レベルである。
次に動作について説明する。まず、プリチャージ信号Φ
rが高レベルとなって、デコーダ回路はプリチャージサ
イクルとなる。このとぎ、ノードN1の電圧はVCCV
TL1ノードN2の電位は■。CVTHとなる。選択デ
コーダについては、アドレス信号A。、A0〜Ao、A
nがすべて低レベルとなるので、MOSトランジスタ2
゜3.4はすべてオフ状態となり、ノードN1.N2の
電位はそのまま保持される。次に、ワード線駆動信号R
Xが高レベルになると、MOS t−ランジスタロはオ
ン状態であるので、ワード線信号WLも高レベルとなる
。このとき、容量7の容量結合により、ノードN2の電
位はV。c+V工1以上に昇圧され、ワード線信号WL
は、ワード線駆動信号RXの高レベルと同じVccレベ
ルの信号となる(ブートストラップ作用)。ノードN2
の昇圧の程麿は、ノードN2の浮遊容量と容量7との比
で決まるが、MOSトランジスタ5はカットオフ状態に
なっているので、比較的小さな容量7の値でも十分に昇
圧される。
rが高レベルとなって、デコーダ回路はプリチャージサ
イクルとなる。このとぎ、ノードN1の電圧はVCCV
TL1ノードN2の電位は■。CVTHとなる。選択デ
コーダについては、アドレス信号A。、A0〜Ao、A
nがすべて低レベルとなるので、MOSトランジスタ2
゜3.4はすべてオフ状態となり、ノードN1.N2の
電位はそのまま保持される。次に、ワード線駆動信号R
Xが高レベルになると、MOS t−ランジスタロはオ
ン状態であるので、ワード線信号WLも高レベルとなる
。このとき、容量7の容量結合により、ノードN2の電
位はV。c+V工1以上に昇圧され、ワード線信号WL
は、ワード線駆動信号RXの高レベルと同じVccレベ
ルの信号となる(ブートストラップ作用)。ノードN2
の昇圧の程麿は、ノードN2の浮遊容量と容量7との比
で決まるが、MOSトランジスタ5はカットオフ状態に
なっているので、比較的小さな容量7の値でも十分に昇
圧される。
一方、非選択デコーダにおいては、アドレス信号A。、
Ao〜Ao、AIlのうちいずれかが高レベルとなるの
で、MOS t−ランジスタ2.3.4のうちのいずれ
かがオン状態となり、ノードN1゜N2のプリチャージ
レベルがMOS l−ランジスタ2.3.4を介して放
電される。その後、ワード線駆動信号RXが高レベルに
なっても、MOS l−ランジスタロはオフ状態である
ので、ワード線信号WLは高レベルにならない。
Ao〜Ao、AIlのうちいずれかが高レベルとなるの
で、MOS t−ランジスタ2.3.4のうちのいずれ
かがオン状態となり、ノードN1゜N2のプリチャージ
レベルがMOS l−ランジスタ2.3.4を介して放
電される。その後、ワード線駆動信号RXが高レベルに
なっても、MOS l−ランジスタロはオフ状態である
ので、ワード線信号WLは高レベルにならない。
非選択デコーダにおいて、アドレス信号Ao+A、−A
、、A11が入力されてからノードN1゜N2のプリチ
ャージレベルが放電しきるまでの時間は、トランジスタ
2,3.4の電流駆動能力。
、、A11が入力されてからノードN1゜N2のプリチ
ャージレベルが放電しきるまでの時間は、トランジスタ
2,3.4の電流駆動能力。
ノードN1.N2の配線抵抗、浮遊容量およびプリチャ
ージレベルによって決定される。
ージレベルによって決定される。
[発明が解決しようとする問題点]
従来のデコーダ回路においては、ノードN1゜N2のプ
リチャージレベルが、たとえば4Vと電源電圧Vccレ
ベルに近い高レベルであるので、非選択デコーダにおい
て、アドレス信号が入力されてもMOSトランジスタ2
.3.4を介しての放電に時間を要し、非選択ワード線
が高レベルとなるミスデコードが発生する。また、この
ミスデコードを防ぐためにはワード線駆動信号RXの遅
延を要し、アクセス時間が長くなるという問題が、微細
構造を有する大容量半導体メモリ装ばにおいて顕著であ
った。
リチャージレベルが、たとえば4Vと電源電圧Vccレ
ベルに近い高レベルであるので、非選択デコーダにおい
て、アドレス信号が入力されてもMOSトランジスタ2
.3.4を介しての放電に時間を要し、非選択ワード線
が高レベルとなるミスデコードが発生する。また、この
ミスデコードを防ぐためにはワード線駆動信号RXの遅
延を要し、アクセス時間が長くなるという問題が、微細
構造を有する大容量半導体メモリ装ばにおいて顕著であ
った。
それゆえ、この発明の目的は、上述のような問題点を除
去し、非選択デコーダの放電を高速にすることによりア
クセスタイムを短くした半導体メモリ装置を提供するこ
とである。
去し、非選択デコーダの放電を高速にすることによりア
クセスタイムを短くした半導体メモリ装置を提供するこ
とである。
[問題点を解決するだめの手段]
この発明におけるデコーダ回路は、そのプリチャージレ
ベルを電源電圧Vccの半分程麿に低下させたものであ
る。
ベルを電源電圧Vccの半分程麿に低下させたものであ
る。
[作用]
この発明におけるデコーダ回路は、プリチャージレベル
を電源電圧Vccの約半分に低下させているので、アド
レス信号の入力後の放電が速やく、ワード線駆動信号R
Xの遅延を要さず、アクセスタイムの短い高速な半導体
メモリ装置が得られる。
を電源電圧Vccの約半分に低下させているので、アド
レス信号の入力後の放電が速やく、ワード線駆動信号R
Xの遅延を要さず、アクセスタイムの短い高速な半導体
メモリ装置が得られる。
[発明の実施例]
以下、この発明の実施例を図を参照して説明する。
第1図はこの発明の一実施例であるデコーダ回路の構成
を示す図である。第1図において、この回路構成は第5
図に示される従来のデコーダ回路と同一である。しかし
、この実施例においては、電源電圧どして従来の半分す
なわち(1/2)Vccが供給される。また、MOSト
ランジスタ8は、MOSトランジスタ1〜4.6と同様
低しきい値電圧VTLである。以下、第1図を参照して
この回路の動作について説明する。
を示す図である。第1図において、この回路構成は第5
図に示される従来のデコーダ回路と同一である。しかし
、この実施例においては、電源電圧どして従来の半分す
なわち(1/2)Vccが供給される。また、MOSト
ランジスタ8は、MOSトランジスタ1〜4.6と同様
低しきい値電圧VTLである。以下、第1図を参照して
この回路の動作について説明する。
プリチャージ信号Φrが高レベルとなると、ノードN1
の電位は(1/2)Vc C、ノードN2の電位は(1
/2)Vc c VT Lとなる。
の電位は(1/2)Vc C、ノードN2の電位は(1
/2)Vc c VT Lとなる。
選択デコーダについては、アドレス信号A。。
Ao ”An 、Aoは低レベルゆえに、ノードN1゜
N2のプリチャージレベルは保持される。ワード線駆動
信号RXが高レベルになると、従来回路と同様に、ブー
トストラップ作用によりワード線信号WLに電源電圧V
ccレベルの高レベルが現われる。この場合、ノードN
2のプリチャージレベルは低いが、ブートストラップ作
用による昇圧時に、やはり、MOS I−ランジスタ8
はカットオフ状態となるので、容量7の値をノードN2
の浮遊容量より十分大きく(たとえば10倍)にすれば
、ブートストラップ後のノードN2のレベルはVc。+
VTLg、上となり、問題はない。
N2のプリチャージレベルは保持される。ワード線駆動
信号RXが高レベルになると、従来回路と同様に、ブー
トストラップ作用によりワード線信号WLに電源電圧V
ccレベルの高レベルが現われる。この場合、ノードN
2のプリチャージレベルは低いが、ブートストラップ作
用による昇圧時に、やはり、MOS I−ランジスタ8
はカットオフ状態となるので、容量7の値をノードN2
の浮遊容量より十分大きく(たとえば10倍)にすれば
、ブートストラップ後のノードN2のレベルはVc。+
VTLg、上となり、問題はない。
一方、非選択デコーダについては、アドレス信号A。、
Ao ”Ao、Aoのうちのいずれかが高レベルとなり
、ノードN1.N2のプリチャージレベルは、オン状態
となったトランジスタを介して放電される。この揚台、
ノードN1.N2のプリチャージレベルは従来回路より
低いので、高速な放電が実現される。
Ao ”Ao、Aoのうちのいずれかが高レベルとなり
、ノードN1.N2のプリチャージレベルは、オン状態
となったトランジスタを介して放電される。この揚台、
ノードN1.N2のプリチャージレベルは従来回路より
低いので、高速な放電が実現される。
第2図はこの発明の第2の実施例を示す図である。第2
図において、回路構成は第5図の従来回路と同様である
。しかし、プリチャージ信号ΦPをゲート・に受けるM
OS l−ランジスタ105のしきい値電圧は高しきい
値電圧VTl+2(たとえば2.5V)と設定され、ま
た、電1tA電圧Vccをゲートに受けるMOS l−
ランジスタ106のしきい値電圧がVTll 。(たと
えば3.OV)の高しきい値電圧と設定される。
図において、回路構成は第5図の従来回路と同様である
。しかし、プリチャージ信号ΦPをゲート・に受けるM
OS l−ランジスタ105のしきい値電圧は高しきい
値電圧VTl+2(たとえば2.5V)と設定され、ま
た、電1tA電圧Vccをゲートに受けるMOS l−
ランジスタ106のしきい値電圧がVTll 。(たと
えば3.OV)の高しきい値電圧と設定される。
この場合、プリチャージレベルは、ノードN1がVCC
VTH2、ノードN2がVCCVT8、となり、ともに
そのレベルは電源電圧Vcc(約5V)のほぼ半分とな
る。その作用は第1図に示される回路と同様であり、高
速放電が可能となる。
VTH2、ノードN2がVCCVT8、となり、ともに
そのレベルは電源電圧Vcc(約5V)のほぼ半分とな
る。その作用は第1図に示される回路と同様であり、高
速放電が可能となる。
第3図はこの発明の第3の実施例を示す図である。第3
図においては、プリチャージ信号ΦPをゲートに受ける
MOS l−ランジスタ1とノードN1との間にダイオ
ード接続された負荷MOSトランジスタ101が接続さ
れる。また、電源電圧Vcc供給線とMOSトランジス
タ5のゲートとの間にダイオード接続されたMOSトラ
ンジスタ102が設けられる。MOSトランジスタ10
1゜102は、しきい値電圧がVTLの低しきい値MO
Sトランジスタである。他の構成は第5図に示される従
来回路と同様である。
図においては、プリチャージ信号ΦPをゲートに受ける
MOS l−ランジスタ1とノードN1との間にダイオ
ード接続された負荷MOSトランジスタ101が接続さ
れる。また、電源電圧Vcc供給線とMOSトランジス
タ5のゲートとの間にダイオード接続されたMOSトラ
ンジスタ102が設けられる。MOSトランジスタ10
1゜102は、しきい値電圧がVTLの低しきい値MO
Sトランジスタである。他の構成は第5図に示される従
来回路と同様である。
この場合、ノードN1のプリチャージレベルはVcc
2VTLとなる。一方、ノードN3 (MOSトラン
ジスタ102とMOSトランジスタ5との接続点)のレ
ベルはVCCVTLであるので、ノードN2のプリチャ
ージレベルは、VCCVTL VTllとなり、電源
電圧の約半分となる。その作用は第1図に示される回路
と同様である。
2VTLとなる。一方、ノードN3 (MOSトラン
ジスタ102とMOSトランジスタ5との接続点)のレ
ベルはVCCVTLであるので、ノードN2のプリチャ
ージレベルは、VCCVTL VTllとなり、電源
電圧の約半分となる。その作用は第1図に示される回路
と同様である。
一9=
第4図はこの発明の第4の実施例を示す図である。第4
図において、プリチャージ信号Φrをゲートに受けるM
OS l〜ランジスタ105のしきい値がVTH2の
高しきい値電圧に設定される。また、ノードN2に接続
されるMOS t−ランジスタ8は、低しきい値電圧V
TLを有し、かつそのゲートにはワード線駆動信@R×
の反転信号RXが与えられる。この反転信号RXの高レ
ベルは電源電圧Vccレベルである。
図において、プリチャージ信号Φrをゲートに受けるM
OS l〜ランジスタ105のしきい値がVTH2の
高しきい値電圧に設定される。また、ノードN2に接続
されるMOS t−ランジスタ8は、低しきい値電圧V
TLを有し、かつそのゲートにはワード線駆動信@R×
の反転信号RXが与えられる。この反転信号RXの高レ
ベルは電源電圧Vccレベルである。
この場合、ノードN1のプリチャージレベルはVCC−
VT 、2となる。一方、プリチャージ中はRX信号は
電源電圧V。0レベルであるので、ノードN2のプリチ
ャージレベルは\/C1: VT82となる。
VT 、2となる。一方、プリチャージ中はRX信号は
電源電圧V。0レベルであるので、ノードN2のプリチ
ャージレベルは\/C1: VT82となる。
選択デコーダについては、ワード線駆動信号RXが高レ
ベルになるとその反転信号RXは低レベルとなるので、
MOSトランジスタ8がカットオフ状態となり、ブート
ストラップ作用が正常に動作する。一方、非選択デフ1
−ダについては、ノードN1.N2のプリチャージ1ノ
ベルが従来回路より低く、アドレス信号が入力中は、反
転信号RX−が高レベルゆえに、ノードN1.N2のプ
リチャージレベルの高速放電が行なわれる。
ベルになるとその反転信号RXは低レベルとなるので、
MOSトランジスタ8がカットオフ状態となり、ブート
ストラップ作用が正常に動作する。一方、非選択デフ1
−ダについては、ノードN1.N2のプリチャージ1ノ
ベルが従来回路より低く、アドレス信号が入力中は、反
転信号RX−が高レベルゆえに、ノードN1.N2のプ
リチャージレベルの高速放電が行なわれる。
なお、上記実施例においては、ローデコーダ回路を例に
とって説明したが、コラムデコーダにおいても同様の効
果が得られることは言うまでもない。
とって説明したが、コラムデコーダにおいても同様の効
果が得られることは言うまでもない。
また、プリチャージレベルを電源電圧の約半分にする回
路構成は上述の回路に限定されず、同様の効果を有する
ものであれば構わないことは言うまでもない。
路構成は上述の回路に限定されず、同様の効果を有する
ものであれば構わないことは言うまでもない。
[発明の効果]
以上のように、この発明においては、デコーダ回路出力
のプリチャージレベルを、’l電源電圧約半分程度にし
ているので、高速放電が可能となり、高速アクセスタイ
ムが実現できる効果がある。
のプリチャージレベルを、’l電源電圧約半分程度にし
ているので、高速放電が可能となり、高速アクセスタイ
ムが実現できる効果がある。
第1図はこの発明の第1の実施例であるデコーダ回路の
構成を示す図である。第2図はこの発明の第2の実施例
を示す回路図である。第3図はこの発明の第3の実施例
を示す回路図である。第4図はこの発明の第4の実施例
を示す回路図である。 第5図は従来のデコーダ回路の構成を示す図である。 図において、1.2.3.4.6.8はしきい値電仕V
rcの低しきい値MO8i−ランジスタ、5はしぎい値
電圧VrHの高しぎい値MOSトランジスタ、101.
102はしきい値電圧がVT、の低しきい値MOSトラ
ンジスタ、105はしきい値電圧がVT112の高しき
い値MO8トランジスタ、106はしきい値電圧がVT
H8の高しきい値MO8t−ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第3図 特開昭6l−230G97(5) 萬S図 第牛ロ 一口 下 ■(ハ)〜
構成を示す図である。第2図はこの発明の第2の実施例
を示す回路図である。第3図はこの発明の第3の実施例
を示す回路図である。第4図はこの発明の第4の実施例
を示す回路図である。 第5図は従来のデコーダ回路の構成を示す図である。 図において、1.2.3.4.6.8はしきい値電仕V
rcの低しきい値MO8i−ランジスタ、5はしぎい値
電圧VrHの高しぎい値MOSトランジスタ、101.
102はしきい値電圧がVT、の低しきい値MOSトラ
ンジスタ、105はしきい値電圧がVT112の高しき
い値MO8トランジスタ、106はしきい値電圧がVT
H8の高しきい値MO8t−ランジスタである。 なお、図中、同一符号は同一または相当部分を示す。 代理人 大 岩 増 雄 第3図 特開昭6l−230G97(5) 萬S図 第牛ロ 一口 下 ■(ハ)〜
Claims (1)
- 【特許請求の範囲】 電圧電源からの電圧を受け、かつアドレス信号に応じ
たレベルの信号を出力してアドレスをデコードするデコ
ーダ回路を備えるダイナミック半導体メモリ装置であつ
て、 前記ダイナミック半導体装置はプリチャージサイクルを
有しており、 前記デコーダ回路が前記プリチャージサイクルに出力す
る信号レベルは前記電源電圧の約半分となるようにした
ことを特徴とするダイナミック半導体メモリ装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60072938A JPS61230697A (ja) | 1985-04-05 | 1985-04-05 | ダイナミツク半導体メモリ装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP60072938A JPS61230697A (ja) | 1985-04-05 | 1985-04-05 | ダイナミツク半導体メモリ装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS61230697A true JPS61230697A (ja) | 1986-10-14 |
Family
ID=13503808
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP60072938A Pending JPS61230697A (ja) | 1985-04-05 | 1985-04-05 | ダイナミツク半導体メモリ装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS61230697A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5185719A (en) * | 1989-10-14 | 1993-02-09 | International Business Machines Corp. | High speed dynamic, random access memory with extended reset/precharge time |
JP2014241588A (ja) * | 2013-05-14 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 信号処理装置 |
-
1985
- 1985-04-05 JP JP60072938A patent/JPS61230697A/ja active Pending
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5185719A (en) * | 1989-10-14 | 1993-02-09 | International Business Machines Corp. | High speed dynamic, random access memory with extended reset/precharge time |
JP2014241588A (ja) * | 2013-05-14 | 2014-12-25 | 株式会社半導体エネルギー研究所 | 信号処理装置 |
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