JPS6122647A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS6122647A JPS6122647A JP14301184A JP14301184A JPS6122647A JP S6122647 A JPS6122647 A JP S6122647A JP 14301184 A JP14301184 A JP 14301184A JP 14301184 A JP14301184 A JP 14301184A JP S6122647 A JPS6122647 A JP S6122647A
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- filled
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- element isolation
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/76224—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials
- H01L21/76237—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using trench refilling with dielectric materials introducing impurities in trench side or bottom walls, e.g. for forming channel stoppers or alter isolation behavior
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は半導体装置の製造方法に関し、特に素子分離用
酸化膜の形成方法に関する。
酸化膜の形成方法に関する。
半導体基板に形成される素子の分離は、窒化膜をマスク
とした選択酸化法により行なわれるのが一般的である。
とした選択酸化法により行なわれるのが一般的である。
この選択酸化法により形成される分離用酸化膜は、第１
図に示すように、断面が鳥の頭（バーズ・ヘッド）のよ
う々形となる。すなわち、シリコン基板１の素子形成領
域２上に薄い８ ｉｏ、を介して８ｉｓＮ４膜４を形成
し、熱酸化すると厚い８１０゜膜３１が形成されるが、
５ｉｌＮ４膜４のめくれた部分にバーズ・ヘッド５がそ
してその端部にバーズ・ビーク６が形成される。このバ
ーズ・ヘッド５とバーズ・ビーク６が形成されるために
素子゛分離領域７は広くなり、相対的に素子形成領域２
が狭くなって微細素子の形成が困難であるという欠点が
あった。
図に示すように、断面が鳥の頭（バーズ・ヘッド）のよ
う々形となる。すなわち、シリコン基板１の素子形成領
域２上に薄い８ ｉｏ、を介して８ｉｓＮ４膜４を形成
し、熱酸化すると厚い８１０゜膜３１が形成されるが、
５ｉｌＮ４膜４のめくれた部分にバーズ・ヘッド５がそ
してその端部にバーズ・ビーク６が形成される。このバ
ーズ・ヘッド５とバーズ・ビーク６が形成されるために
素子゛分離領域７は広くなり、相対的に素子形成領域２
が狭くなって微細素子の形成が困難であるという欠点が
あった。
近年、この選択酸化法に代るものとして、シリコン基板
に溝を形成し、この溝を酸化物等で埋めることにより素
子分離を行なう方法が提案され実施されている。
に溝を形成し、この溝を酸化物等で埋めることにより素
子分離を行なう方法が提案され実施されている。
第２図（ａ）〜（Ｃ）は、この溝形成による素子分離方
法を説明するための断面図である。
法を説明するための断面図である。
まず第２図（ａ）に示すように、Ｐ型シリコン基板ｌ上
に薄いＳｉｎ、膜３とＳｉ、０．膜４とを形成する。
に薄いＳｉｎ、膜３とＳｉ、０．膜４とを形成する。
次に、第２図（１））に示すように、溝形成予定部分の
８３．Ｎ、膜４およびＳｉｎ、膜３をエツチングにより
除去したのち、残りの８３． Ｎ、 Ｗ４をマスクとし
反応性イオンエツチング法（ＲＩＢ法）により、シリコ
ン基板１に幅および深さが１〜２μｍの溝１０を形成す
る。続いて、イオン注入法によりホウ素を注入し、溝１
ｏの底部にＰ のチャンネルストッパ領域１１を形成す
る。
８３．Ｎ、膜４およびＳｉｎ、膜３をエツチングにより
除去したのち、残りの８３． Ｎ、 Ｗ４をマスクとし
反応性イオンエツチング法（ＲＩＢ法）により、シリコ
ン基板１に幅および深さが１〜２μｍの溝１０を形成す
る。続いて、イオン注入法によりホウ素を注入し、溝１
ｏの底部にＰ のチャンネルストッパ領域１１を形成す
る。
次に、第２図（ｃ）に示すように、シリコン基板１表面
を９５０〜１００ＯＵで約５時間スチーム酸化し、溝１
０をＳ ｉ Ｏ，膜３′で埋めて素子分離領域７を形成
する。
を９５０〜１００ＯＵで約５時間スチーム酸化し、溝１
０をＳ ｉ Ｏ，膜３′で埋めて素子分離領域７を形成
する。
以下素子形成領域２上の８ ｉ 、 Ｎ４ ｊ）ｉ４お
よび５ｉＯ１膜３を除去したのち、既知の方法により、
ゲート酸化膜、ゲート電極、ソースおよびドレイン領域
、電極配線、パッシベーション膜等を形成することによ
りフラット構造のＭＯ８ＩＣを完成させることができる
。
よび５ｉＯ１膜３を除去したのち、既知の方法により、
ゲート酸化膜、ゲート電極、ソースおよびドレイン領域
、電極配線、パッシベーション膜等を形成することによ
りフラット構造のＭＯ８ＩＣを完成させることができる
。
しかしながら、このような工程により素子分離領域７を
形成するには、第２図（ｂ） 、 （Ｃ）に示したよう
に、チャンネルストッパ用のイオン注入工程と、溝１０
を８ ｓ （％膜３′で埋るための高温で長い酸化時間
を必要とする欠点がある。しかも１８１０１Ｍ３′の形
成された溝１０の端部には、バーズ・へ、ド５やバーズ
・ビーク６が形成されて素子形成領域２を狭めると共に
、バーズ・ピーク６付近のシリコン単結晶にはストレス
による結晶欠陥が発生し、素子の信頼性を低下させる等
の欠点もある。
形成するには、第２図（ｂ） 、 （Ｃ）に示したよう
に、チャンネルストッパ用のイオン注入工程と、溝１０
を８ ｓ （％膜３′で埋るための高温で長い酸化時間
を必要とする欠点がある。しかも１８１０１Ｍ３′の形
成された溝１０の端部には、バーズ・へ、ド５やバーズ
・ビーク６が形成されて素子形成領域２を狭めると共に
、バーズ・ピーク６付近のシリコン単結晶にはストレス
による結晶欠陥が発生し、素子の信頼性を低下させる等
の欠点もある。
本発明の目的は、上記欠点を除去し、簡単な工程で素子
分離領域を形成し、信頼性および集積度の向上した半導
体装置の製造方法を提供することにある。
分離領域を形成し、信頼性および集積度の向上した半導
体装置の製造方法を提供することにある。
本発明の半導体装置の製造方法は、半導体基板表面に籠
を形成する工程と、峡湾にシリコン化合物溶液を満した
のち焼成する工程と、半導体基板表面を酸化し前記溝を
酸化物で充填する工程とを含んで構成される。
を形成する工程と、峡湾にシリコン化合物溶液を満した
のち焼成する工程と、半導体基板表面を酸化し前記溝を
酸化物で充填する工程とを含んで構成される。
本発明によれば、半導体基板表面に設けられた溝中には
、シリコン化合物溶液が満され焼成されるため、比較的
低温でしかも短い酸化時間で溝を酸化物で充填できる。
、シリコン化合物溶液が満され焼成されるため、比較的
低温でしかも短い酸化時間で溝を酸化物で充填できる。
また、シリコン化合物溶液中にホウ素またはリンを含ま
せておくことにより、溝を酸化物で充填すると同時に、
溝の周囲にチャンネルストッパ用の領域を形成すること
ができる。
せておくことにより、溝を酸化物で充填すると同時に、
溝の周囲にチャンネルストッパ用の領域を形成すること
ができる。
次に本発明の実施例を図面を参照して説明する。
第３図（ａ）〜（ｄ）は１本発明の一実施例を説明する
だめの工程断面図である。
だめの工程断面図である。
まず第３図（ａ）に示すように、Ｐ型シリコン基板１表
面に７オトレジスト膜２０を形成したのち、溝を形成す
る部分を除去する。続いて、フォトレジスト膜２０をマ
スクとし、異方性のＲＩＥ法により幅および深さが１〜
２μｍの溝１０を形成する。
面に７オトレジスト膜２０を形成したのち、溝を形成す
る部分を除去する。続いて、フォトレジスト膜２０をマ
スクとし、異方性のＲＩＥ法により幅および深さが１〜
２μｍの溝１０を形成する。
次に第３図（ｂ）に示すように、ホウ素を含むシリコン
化合物溶液（８ｊ（ＯＨ）４溶液〕をスピンオン法によ
り算ζ布し、溝中に５ｉ（ＯＨ）ｉ溶液２１を満
′す。続いて、３００〜５ｏｏｔ：’で１〜２時間
焼成する。
化合物溶液（８ｊ（ＯＨ）４溶液〕をスピンオン法によ
り算ζ布し、溝中に５ｉ（ＯＨ）ｉ溶液２１を満
′す。続いて、３００〜５ｏｏｔ：’で１〜２時間
焼成する。
この焼成にｊ：すＳ Ｉ（ＯＨ４）は大部分８ｉ０．に
変化する。
変化する。
次に酊３図（Ｃｌに示すように、焼成によりシリコン基
板１表面に形成された薄い５ｉ０２膜をエツチングして
除去し、溝１０中にのみＳ １０２膜２２を残す。
板１表面に形成された薄い５ｉ０２膜をエツチングして
除去し、溝１０中にのみＳ １０２膜２２を残す。
次に第３図（ｄ）に示すように、シリコン基板１表面を
９００〜９２０Ｃで約３時間スチーム酸化する。
９００〜９２０Ｃで約３時間スチーム酸化する。
溝１０ Ｋ、ｌ Ｓ ｉ （ＯＨ）、を焼成して作られ
たＳｉｎ。
たＳｉｎ。
膜２２が存在するために、溝１０は短時間の酸化により
ＳｉＯ□膜２２′により充填され素子分離領域２４とな
る。
ＳｉＯ□膜２２′により充填され素子分離領域２４とな
る。
この時同時に、＊１０の周囲にはＳ ｘ ０２ Ｍ２２
’よりホウ素か拡散され、Ｐのチャンネルストッパ領
域２３が形成される。この場合、Ｐ領域には１０〜１０
７ωのホウ素が含まれるようにＳｉ（ＯＨ）４浴液に含
有させホウ素の量を調節する。
’よりホウ素か拡散され、Ｐのチャンネルストッパ領
域２３が形成される。この場合、Ｐ領域には１０〜１０
７ωのホウ素が含まれるようにＳｉ（ＯＨ）４浴液に含
有させホウ素の量を調節する。
尚、シリコン基板がｎ型の場合は、８ ｓ （ＯＨ）４
溶液にはリンを含有させ、溝の周囲には拡散によ＋ すｎ 領域を形成する。
溶液にはリンを含有させ、溝の周囲には拡散によ＋ すｎ 領域を形成する。
以下集子形成領域２５上に形成されｌこＳ ｉ Ｏ！膜
２２′を除去したのち、既知の方法によりゲート酸化膜
、ンースおよびドレイン領域、電体配線、パッシベーシ
ョン膜等を形成しフラット構造のＭＯ８ＩＣを冗成させ
る。
２２′を除去したのち、既知の方法によりゲート酸化膜
、ンースおよびドレイン領域、電体配線、パッシベーシ
ョン膜等を形成しフラット構造のＭＯ８ＩＣを冗成させ
る。
以上実施例で示したように、本発明により製造されるＩ
Ｃにおいては、溝を充填する素子分離用酸化膜は、比較
的低温で知時間で形成することがでキ、シかも、バーズ
・ヘッドやバーズ・ヒータが形成されないためその幅を
狭くすることができる。従って、素子の集積化に効果が
ある。また、酸化工程におい℃従来のように、マスクに
窒化膜を用いる必要がないことから、素子形成領域２５
のシリコン単結晶中に発生する結晶欠陥の割合が極めて
少くなり素子の信頼性は向上する。更に、溝中に酸化膜
を充填する工程では、同時にチャンネルストッパ仔炉を
形成することができるため、従来のようにグ・ヤンオル
ストッパ領域を形成するためのイオン注入工程が不要と
なる。
Ｃにおいては、溝を充填する素子分離用酸化膜は、比較
的低温で知時間で形成することがでキ、シかも、バーズ
・ヘッドやバーズ・ヒータが形成されないためその幅を
狭くすることができる。従って、素子の集積化に効果が
ある。また、酸化工程におい℃従来のように、マスクに
窒化膜を用いる必要がないことから、素子形成領域２５
のシリコン単結晶中に発生する結晶欠陥の割合が極めて
少くなり素子の信頼性は向上する。更に、溝中に酸化膜
を充填する工程では、同時にチャンネルストッパ仔炉を
形成することができるため、従来のようにグ・ヤンオル
ストッパ領域を形成するためのイオン注入工程が不要と
なる。
尚、上記実施例ではＭＯ８ＩＣを製造する場合について
説明したが、溝状の素子分離領域を形成する他のＩＣの
製造に応用可能なことは勿論である。っ 〔発明の効果〕 以上１細に説明したように、本発明によれは、簡単な工
程で素子分離領域を形成し、信頼性および集稈・度の向
上した半導体装置の製造方法が得られるのでその効果ね
大きい。
説明したが、溝状の素子分離領域を形成する他のＩＣの
製造に応用可能なことは勿論である。っ 〔発明の効果〕 以上１細に説明したように、本発明によれは、簡単な工
程で素子分離領域を形成し、信頼性および集稈・度の向
上した半導体装置の製造方法が得られるのでその効果ね
大きい。
ｊｈ １図は、従来の半導体装置の一例の素子分離領域
の構造を説明するための断面図、ＷＪ２図（ａ）〜（Ｃ
１ｉ仏、従来の他の半導体装置の製造方法を説明する７
＞二めの工程断面図、第３図（ａ）〜（ｄ）は、本発明
の一実施例を説明するための工程断面図である。 １・・・・・・シリコン基板、２・・・・・・素子形成
領域、３．３′・・・・・・８ｉ０２膜、４・・・・・
・８ｉ、Ｎ４膜、５・・・・・・バーズ・ヘッド、６・
・・・・・バーズｅビーク、７・・・・・・素子分離領
域、ｌＯ・・・・・・溝、１１・・・・・・Ｐ 領域、
２０・・・・・・フォトレジスト膿、２１・・・・・・
Ｒｉ （ＯＨ）。 ＋ 溶液、２２，２２’・・・・・・Ｓｉｎ、膜、２３・・
・・・・Ｐ便域、２４・・・・・・素子分離領域、２５
・・・・・・素子形成領域。
の構造を説明するための断面図、ＷＪ２図（ａ）〜（Ｃ
１ｉ仏、従来の他の半導体装置の製造方法を説明する７
＞二めの工程断面図、第３図（ａ）〜（ｄ）は、本発明
の一実施例を説明するための工程断面図である。 １・・・・・・シリコン基板、２・・・・・・素子形成
領域、３．３′・・・・・・８ｉ０２膜、４・・・・・
・８ｉ、Ｎ４膜、５・・・・・・バーズ・ヘッド、６・
・・・・・バーズｅビーク、７・・・・・・素子分離領
域、ｌＯ・・・・・・溝、１１・・・・・・Ｐ 領域、
２０・・・・・・フォトレジスト膿、２１・・・・・・
Ｒｉ （ＯＨ）。 ＋ 溶液、２２，２２’・・・・・・Ｓｉｎ、膜、２３・・
・・・・Ｐ便域、２４・・・・・・素子分離領域、２５
・・・・・・素子形成領域。
Claims (2)
- （１）半導体基板の表面に溝を形成する工程と、該溝に
シリコン化合物溶液を満したのち焼成する工程と、半導
体基板表面を酸化し前記溝を酸化物で充填する工程とを
含むことを特徴とする半導体装置の製造方法。 - （２）前記シリコン化合物溶液はホウ素またはリンを含
む特許請求の範囲（１）項記載の半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14301184A JPS6122647A (ja) | 1984-07-10 | 1984-07-10 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14301184A JPS6122647A (ja) | 1984-07-10 | 1984-07-10 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6122647A true JPS6122647A (ja) | 1986-01-31 |
Family
ID=15328868
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14301184A Pending JPS6122647A (ja) | 1984-07-10 | 1984-07-10 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6122647A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140036U (ja) * | 1986-12-13 | 1987-09-03 | ||
| US5256593A (en) * | 1991-10-03 | 1993-10-26 | Kabushiki Kaisha Toshiba | Method of making isolation structure in semiconductor integrated circuit device |
| US7543813B2 (en) | 2005-05-25 | 2009-06-09 | Canon Kabushiki Kaisha | Sheet feeding apparatus with sheet lifting member and image forming apparatus |
-
1984
- 1984-07-10 JP JP14301184A patent/JPS6122647A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62140036U (ja) * | 1986-12-13 | 1987-09-03 | ||
| JPH0229059Y2 (ja) * | 1986-12-13 | 1990-08-03 | ||
| US5256593A (en) * | 1991-10-03 | 1993-10-26 | Kabushiki Kaisha Toshiba | Method of making isolation structure in semiconductor integrated circuit device |
| US7543813B2 (en) | 2005-05-25 | 2009-06-09 | Canon Kabushiki Kaisha | Sheet feeding apparatus with sheet lifting member and image forming apparatus |
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