JPS61220462A - 化合物半導体装置 - Google Patents
化合物半導体装置Info
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- Wire Bonding (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の技術分野］
本発明は、積層構造の電極を持つ化合物半導体装置に関
するもので、特に悪影響を与える金属間化合物の生成を
防止する８層１層電極構造の砒化ガリウム半導体装置に
係るものである。
するもので、特に悪影響を与える金属間化合物の生成を
防止する８層１層電極構造の砒化ガリウム半導体装置に
係るものである。
［発明の技術的背景］
現在砒化ガリウム（ＧａＡｓ）半導体装置等の化合物半
導体装置では複数の金ｆｆＪＩをＷ４層した構造の電極
が多く使用されている。 この従来例を図面にもとづい
て以下説明する。 第４図及び第５図はＧａＡｓ半導体
装置の従来の電極構造の断面図である。 第４図におい
て半絶縁性ＧａＡＳ基板１の表面に形成されたＮ＋型導
電領ＩＪ１２上のオーム性電極（第１積層金属層と呼ぶ
）３は２つの金ｊｉ１２を積層したものである。 即ち
第１層目はＮ＋型導電領域２とオーム接触をする金−ゲ
ルマニウム合金層（ＡＵ Ｇｅ層）３ａとし第２１１目
（この例では最上ＩＩ）３ｂは白金（Ｐｔ）、ニッケル
（Ｎｉ ）或いは金（ＡＵ ）としている。 最上層３
ｂを積層する目的は、Ａｕ ＧｅとＧａＡＳ結晶との熱
処理合金化の過程で生ずるＡｕ Ｇｅのポールアップ現
象（局所的にＡＵ Ｇｅが球状に膨れあがる現象）を防
止する為と他の１つはＧｅの酸化防止の為である。 最
上層３ｂがｐｔ層或いはＮｉｌの場合には、これらの層
厚を厚くするとコンタクト抵抗が増加し、耐熱性が悪く
なるので例えばＰｔ１ｌの場合にはその層厚を約３００
ス、Ｎｉ層の場合には約５００Ｘに抑えてコンタクト抵
抗を低くし且つ耐熱性をもたせている。 次にこのオー
ム性の第１積層金属１３の少な（とも一部分と重なるよ
うにワイヤボンディング性が良好な金属からなる第２積
層金属層４を形成する。 この第２積層金属層４は第１
積層金属１１３にその一部が重なる第１１ｉ目４ａとこ
れに積層される第２層目（この例では最上層）４ｂとか
らなる。 こ。
導体装置では複数の金ｆｆＪＩをＷ４層した構造の電極
が多く使用されている。 この従来例を図面にもとづい
て以下説明する。 第４図及び第５図はＧａＡｓ半導体
装置の従来の電極構造の断面図である。 第４図におい
て半絶縁性ＧａＡＳ基板１の表面に形成されたＮ＋型導
電領ＩＪ１２上のオーム性電極（第１積層金属層と呼ぶ
）３は２つの金ｊｉ１２を積層したものである。 即ち
第１層目はＮ＋型導電領域２とオーム接触をする金−ゲ
ルマニウム合金層（ＡＵ Ｇｅ層）３ａとし第２１１目
（この例では最上ＩＩ）３ｂは白金（Ｐｔ）、ニッケル
（Ｎｉ ）或いは金（ＡＵ ）としている。 最上層３
ｂを積層する目的は、Ａｕ ＧｅとＧａＡＳ結晶との熱
処理合金化の過程で生ずるＡｕ Ｇｅのポールアップ現
象（局所的にＡＵ Ｇｅが球状に膨れあがる現象）を防
止する為と他の１つはＧｅの酸化防止の為である。 最
上層３ｂがｐｔ層或いはＮｉｌの場合には、これらの層
厚を厚くするとコンタクト抵抗が増加し、耐熱性が悪く
なるので例えばＰｔ１ｌの場合にはその層厚を約３００
ス、Ｎｉ層の場合には約５００Ｘに抑えてコンタクト抵
抗を低くし且つ耐熱性をもたせている。 次にこのオー
ム性の第１積層金属１３の少な（とも一部分と重なるよ
うにワイヤボンディング性が良好な金属からなる第２積
層金属層４を形成する。 この第２積層金属層４は第１
積層金属１１３にその一部が重なる第１１ｉ目４ａとこ
れに積層される第２層目（この例では最上層）４ｂとか
らなる。 こ。
の最上層４ｂはボンディングパッドとなる部分で、アル
ミニウム（Ａ１）等のボンディング特性の良い金属層で
ある。 この金属層と下地との密着性を保つため通常酸
化シリコン（Ｓｉ Ｏ□）及びＧａＡＳ等に対して共に
密着性の良い例えばチタン（Ｔｉ ）を第２積層金ｊｌ
ｌ１４の第１１ｉ目４ａとする。 また最上層４ｂがＡ
１層の場合は、このＴｉ層４ａはＡ１層と第１積層金１
ｆｆ３との間で金１ｆｉｌ化合物の生成を防止する役目
もはたしている。 第５図は第１積層金属層３と重なら
ない第２積層金属層４の部分と半導体基板との間にＣＶ
Ｄによって堆積したｓ＋ ０２膜６を介在した従来例で
ある。 なお以下の図面において同一符号は同一部分又
は相当部分を表わす。
ミニウム（Ａ１）等のボンディング特性の良い金属層で
ある。 この金属層と下地との密着性を保つため通常酸
化シリコン（Ｓｉ Ｏ□）及びＧａＡＳ等に対して共に
密着性の良い例えばチタン（Ｔｉ ）を第２積層金ｊｌ
ｌ１４の第１１ｉ目４ａとする。 また最上層４ｂがＡ
１層の場合は、このＴｉ層４ａはＡ１層と第１積層金１
ｆｆ３との間で金１ｆｉｌ化合物の生成を防止する役目
もはたしている。 第５図は第１積層金属層３と重なら
ない第２積層金属層４の部分と半導体基板との間にＣＶ
Ｄによって堆積したｓ＋ ０２膜６を介在した従来例で
ある。 なお以下の図面において同一符号は同一部分又
は相当部分を表わす。
［背景技術の問題点］
第２積層金属層４の最上層をワイヤボンディング性が良
好で且つ材料価格が安いＡ１とした場合法の問題が生ず
る。
好で且つ材料価格が安いＡ１とした場合法の問題が生ず
る。
即ちＡＩ層４ｂと第１積層金属層３はＴｉ１１４ａによ
り隔てられるが、この金属層３と重なる第２積層金属層
４の周縁部が金属１１３の周縁部より後退して金属層３
の面上にある場合、この部分（第４及び第５図の点線で
示す部分）５の露出したＡ１周面と金属層３の上面とは
、Ｔｉ層厚だけ離れていても互いに反応し易い接近した
状態になる。 この状態で素子製造の後工程で、例えば
、ＣｖＤ等の熱処理を含む工程を行なうとＡ１周面附近
にＡｕ−Ａｌの金ａｍ化合物が形成され易い。
り隔てられるが、この金属層３と重なる第２積層金属層
４の周縁部が金属１１３の周縁部より後退して金属層３
の面上にある場合、この部分（第４及び第５図の点線で
示す部分）５の露出したＡ１周面と金属層３の上面とは
、Ｔｉ層厚だけ離れていても互いに反応し易い接近した
状態になる。 この状態で素子製造の後工程で、例えば
、ＣｖＤ等の熱処理を含む工程を行なうとＡ１周面附近
にＡｕ−Ａｌの金ａｍ化合物が形成され易い。
なおＡ１０８層３ａの上にＰｔ １Ｉ３ｂ或いはＮｉ層
３ｂが積層されている場合でも、これらｐｔ層或いはＮ
ｉｌの層厚は前記のようにコンタクト抵抗増加等のため
薄く制限されているので、この膜を通してＡｕ−Ａｌの
反応が起こる。
３ｂが積層されている場合でも、これらｐｔ層或いはＮ
ｉｌの層厚は前記のようにコンタクト抵抗増加等のため
薄く制限されているので、この膜を通してＡｕ−Ａｌの
反応が起こる。
前記Ａ１周面以外のＡＩ Ｊ１４ｂ面でもＡＵ −ＡＩ
金ｊＩ！間化合物が形成されることがある。 これは第
１積層金属層の最上層３ｂのＰｔ層或いはＮｉ層の層厚
は数百人に抑えられ、第２積層金属層のＴｉ １Ｉ４ａ
の膜厚も薄いので、ＡＬＩ Ｇｅ層３ａのＡＩＩがこれ
らｉｌｌ！ｉＩを通してＡｌ １Ｉ４ｂ ニ達し反応す
るものと思われる。
金ｊＩ！間化合物が形成されることがある。 これは第
１積層金属層の最上層３ｂのＰｔ層或いはＮｉ層の層厚
は数百人に抑えられ、第２積層金属層のＴｉ １Ｉ４ａ
の膜厚も薄いので、ＡＬＩ Ｇｅ層３ａのＡＩＩがこれ
らｉｌｌ！ｉＩを通してＡｌ １Ｉ４ｂ ニ達し反応す
るものと思われる。
以上のような従来設計によって量産を行うと第１積層金
１ｉＩＷＪ３と第２積層金属１１４とが互いに重なる部
分及びその近傍に黒く変色した即ちＡｕ −Ａ１金属間
化合物が生成したロットが発生する。
１ｉＩＷＪ３と第２積層金属１１４とが互いに重なる部
分及びその近傍に黒く変色した即ちＡｕ −Ａ１金属間
化合物が生成したロットが発生する。
こうしたロフトは次のような障害を起こす。
即ちＡｕ−Ａｌ生成が１１度の場合は反応部分が高抵抗
となり素子の特性劣化を引き起こす。 例えばＭＥＳ
ＦＥＴの場合、ソース抵抗増加による相互コンダクタ
ンス９識の低下等が生ずる。 また反応部分は体積膨張
するので膜の密着性を損なうと共に表面の平坦度（フラ
ットネス）が失われ、均一なパッシベーション族の形成
が困難になる。
となり素子の特性劣化を引き起こす。 例えばＭＥＳ
ＦＥＴの場合、ソース抵抗増加による相互コンダクタ
ンス９識の低下等が生ずる。 また反応部分は体積膨張
するので膜の密着性を損なうと共に表面の平坦度（フラ
ットネス）が失われ、均一なパッシベーション族の形成
が困難になる。
Ａｕ−Ａｌ生成が中度又は軽疫の場合は、特性や信頼性
上問題は無くとも自動組立工程における表面認ｌｆｆ１
時、ペレットの良品と不良品の識別が困難になる。 即
ちインクを落しである不良ペレットとＡ１の変色してい
るベレットの光反射量が同程度になってしまうからであ
る。
上問題は無くとも自動組立工程における表面認ｌｆｆ１
時、ペレットの良品と不良品の識別が困難になる。 即
ちインクを落しである不良ペレットとＡ１の変色してい
るベレットの光反射量が同程度になってしまうからであ
る。
［発明の目的］
本発明の目的は、ＧａＡｓ等の化合物半導体装置のオー
ム性の第１積層金属層と、この金属層にその一部が重な
るワイヤボンディング性の良い第２積層金属層との間に
有害な金属間化合物が生成されることのない電極構造を
具備する化合物半導体装置を提供することである。
ム性の第１積層金属層と、この金属層にその一部が重な
るワイヤボンディング性の良い第２積層金属層との間に
有害な金属間化合物が生成されることのない電極構造を
具備する化合物半導体装置を提供することである。
［発明の概要］
本発明のＧａＡＳ等の化合物半導体装置の電極は、第１
積層金属層とこれに一部が重なる第２積層金ｌ１ｌｌと
から構成される。 この第１積層金属層は複数の金属層
を互いに積層してつくられ、その第１層目は、化合物半
導体基板上に形成されたＮ型又はＰ型の導電領域に接し
、これとオーム接触をするＡｕＧｅ等の金ｌ１Ｉｌｌｉ
である。 また最上層はチタン層である。 第２積層金
属層も複数の金属層を互いに積層したもので、その第１
１１目はチタン層、最上層はボンディングパッドとなる
Ａ１等の金属層である。
積層金属層とこれに一部が重なる第２積層金ｌ１ｌｌと
から構成される。 この第１積層金属層は複数の金属層
を互いに積層してつくられ、その第１層目は、化合物半
導体基板上に形成されたＮ型又はＰ型の導電領域に接し
、これとオーム接触をするＡｕＧｅ等の金ｌ１Ｉｌｌｉ
である。 また最上層はチタン層である。 第２積層金
属層も複数の金属層を互いに積層したもので、その第１
１１目はチタン層、最上層はボンディングパッドとなる
Ａ１等の金属層である。
半導体基板上に設けられる電極の主な機能は、基板内の
電圧電流をオーミックに電極内に取り込みこれをボンデ
ィングにより接続される導線より外部に送出することで
ある。 ＧａＡＳ等の化合物半導体装置においてはオー
ム接触をする金属としてはＡｕ Ｇｅ合金が望ましい実
施態様であり、またボンディングパッドとしてはボンデ
ィング性も良く価格も安いアルミニウム（Ａ１）が望ま
しい実施態様である。 しかしＡＵ ＧｅとＡ１との間
には有害なＡｕ−Ａｌの金属間化合物が生成され易い。
電圧電流をオーミックに電極内に取り込みこれをボンデ
ィングにより接続される導線より外部に送出することで
ある。 ＧａＡＳ等の化合物半導体装置においてはオー
ム接触をする金属としてはＡｕ Ｇｅ合金が望ましい実
施態様であり、またボンディングパッドとしてはボンデ
ィング性も良く価格も安いアルミニウム（Ａ１）が望ま
しい実施態様である。 しかしＡＵ ＧｅとＡ１との間
には有害なＡｕ−Ａｌの金属間化合物が生成され易い。
本発明の効果は、望ましい実施態様を例にとれば、第
１積層金属層の最上層を従来の層厚の上限が制限される
Ｐｔ 、Ｎｉに代えて、ＡＵ−ＡＩの生成防止に必要十
分な層厚にすることのできるＴｉとし、第２積層金属層
の第１Ｗ１目のＴｉ１ｌと相俟って、これら両層をＡｕ
Ｇｅ層とＡ１層との間に介在積層し、Ａｕ−Ａｌの生
成を大幅に軽減したものである。 なお第１積層金属層
のＴｉ層の目的は、上記以外にＡＬＩ Ｑｅ層の熱処理
工程におけるボールアップ現象を抑えることもある。
ＡＵ Ｇｅ層中のゲルマニウム（Ｇｅ ）の含有量を濃
度８重量％以下にすればこのＴｉ１ｌにより確実にボー
ルアップの生成を防止できる。
１積層金属層の最上層を従来の層厚の上限が制限される
Ｐｔ 、Ｎｉに代えて、ＡＵ−ＡＩの生成防止に必要十
分な層厚にすることのできるＴｉとし、第２積層金属層
の第１Ｗ１目のＴｉ１ｌと相俟って、これら両層をＡｕ
Ｇｅ層とＡ１層との間に介在積層し、Ａｕ−Ａｌの生
成を大幅に軽減したものである。 なお第１積層金属層
のＴｉ層の目的は、上記以外にＡＬＩ Ｑｅ層の熱処理
工程におけるボールアップ現象を抑えることもある。
ＡＵ Ｇｅ層中のゲルマニウム（Ｇｅ ）の含有量を濃
度８重量％以下にすればこのＴｉ１ｌにより確実にボー
ルアップの生成を防止できる。
また第２積層金属層の最上層のボンディングパッドはそ
の下地との密着性がボンディング時の衝撃に十分耐え得
る強さが必要である。 第２積層金属層のＴｉｌの目的
の１つはこのためのものである。 第１積層金属層と重
なる部分以外の第２積層金属層の下がＧａＡＳ基板であ
ってもまたシリコン酸化（Ｓｉ ０２ ）層、けいりん
酸ガラス（ＰＳＧ）層、窒化シリコン（Ｓｉ ３ Ｎｍ
）層及びシリコンナイトライドオキサイド（Ｓｆ ｘ
Ｏｙ Ｎｚ ）層のいずれの絶縁膜であっても又はこ
れ等を組み合わせた複数層の積層からなる絶縁膜であっ
ても、Ｔｉ層との密着が良好であり本発明の望ましい実
施態様である。
の下地との密着性がボンディング時の衝撃に十分耐え得
る強さが必要である。 第２積層金属層のＴｉｌの目的
の１つはこのためのものである。 第１積層金属層と重
なる部分以外の第２積層金属層の下がＧａＡＳ基板であ
ってもまたシリコン酸化（Ｓｉ ０２ ）層、けいりん
酸ガラス（ＰＳＧ）層、窒化シリコン（Ｓｉ ３ Ｎｍ
）層及びシリコンナイトライドオキサイド（Ｓｆ ｘ
Ｏｙ Ｎｚ ）層のいずれの絶縁膜であっても又はこ
れ等を組み合わせた複数層の積層からなる絶縁膜であっ
ても、Ｔｉ層との密着が良好であり本発明の望ましい実
施態様である。
［発明の実施例］
オーム接触をするＡｕＧｅ層とボンディングパッドのＡ
１層との間にＡｕ−Ａｌの金属間化合物が生成するのを
防止する為、第２積層金属層４の第１層目のＴｉ層の層
厚を厚くすることが考えられたがこの層厚も制限される
。 これは第２積層金ａｍのＴｉＷとＡｌ１１とを１回
の蒸着とリフトオフにより形成することによる。 つま
り（イ）１回のリフトオフ（レジストを溶かしレジスト
上のメタルも同時にとる工程）で蒸着可能な膜厚はレジ
ストパターン（スペーサ）の膜厚（例えば庇形状のレジ
スト厚）未満である。 （ロ）第２積層金属層は、通
常１〜１．５μｍの微細パターンのショットキーゲート
電極と同時に形成するのでスペーサ即ちレジストの微細
バターニングをする関係上レジストの膜厚は最大的１．
１μＩである。
１層との間にＡｕ−Ａｌの金属間化合物が生成するのを
防止する為、第２積層金属層４の第１層目のＴｉ層の層
厚を厚くすることが考えられたがこの層厚も制限される
。 これは第２積層金ａｍのＴｉＷとＡｌ１１とを１回
の蒸着とリフトオフにより形成することによる。 つま
り（イ）１回のリフトオフ（レジストを溶かしレジスト
上のメタルも同時にとる工程）で蒸着可能な膜厚はレジ
ストパターン（スペーサ）の膜厚（例えば庇形状のレジ
スト厚）未満である。 （ロ）第２積層金属層は、通
常１〜１．５μｍの微細パターンのショットキーゲート
電極と同時に形成するのでスペーサ即ちレジストの微細
バターニングをする関係上レジストの膜厚は最大的１．
１μＩである。
（ハ）良好なボンディング性を得るには最上層のＡｌ１
１厚は１．０μＩ以上は必要である。 以上の（イ）、
（ロ）、（ハ）及び工程のバラツキに対する余裕度（マ
ージン）を考慮して、微細パターンを得るためにスペー
サ厚（レジスト）１．５μ糟、従ってリフトオフが安定
して行なえるために第２積層金ａ層厚１．３μ１１良好
なボンディング性確保のため最上層のＡ１層厚１．０μ
鋼、従ってＴｉ層厚０．３μ−に制限される。
１厚は１．０μＩ以上は必要である。 以上の（イ）、
（ロ）、（ハ）及び工程のバラツキに対する余裕度（マ
ージン）を考慮して、微細パターンを得るためにスペー
サ厚（レジスト）１．５μ糟、従ってリフトオフが安定
して行なえるために第２積層金ａ層厚１．３μ１１良好
なボンディング性確保のため最上層のＡ１層厚１．０μ
鋼、従ってＴｉ層厚０．３μ−に制限される。
Ａｕ Ｇｅ層とＡ１層との間を遮蔽するためには前記の
ように層厚が＆Ｉｌ限される第１積層金属層のＰｔ ｌ
１１Ｎｉ ＩＩに代えて制限の少ないＴｉ層とすれば好
結果が得られるという知見を得た。
ように層厚が＆Ｉｌ限される第１積層金属層のＰｔ ｌ
１１Ｎｉ ＩＩに代えて制限の少ないＴｉ層とすれば好
結果が得られるという知見を得た。
第１図及び第２図は、本発明によるＧａＡＳ半導体装置
の電極構造の実施例を示す断面図である。
の電極構造の実施例を示す断面図である。
第１図に示す例は、オーム性の第１積層金属層３の層厚
をＡｕＧｅ層３ａを２０００Ｘ 、 Ｔ ｉ層３Ｃを３
０００＆とし、ＡｕＧｅのＧｅ重農濃度５％とする。
をＡｕＧｅ層３ａを２０００Ｘ 、 Ｔ ｉ層３Ｃを３
０００＆とし、ＡｕＧｅのＧｅ重農濃度５％とする。
第２積層金属層４の層厚を１１層４ａを３０００ス、Ａ
１層４ｂを１００ＯＯ＆とする。 第２図に示す例は、
各層厚は第１図の電極と同一であるが第１積層金属層と
重なる部分以外の第２積層金属層と半導体基板との間を
ＣｖＤによって堆積した５１０２膜とした点が異なる。
１層４ｂを１００ＯＯ＆とする。 第２図に示す例は、
各層厚は第１図の電極と同一であるが第１積層金属層と
重なる部分以外の第２積層金属層と半導体基板との間を
ＣｖＤによって堆積した５１０２膜とした点が異なる。
第１図に示す実施例をＭＥＳ ＦＥＴに適用した場合
の製造工程を、第３図（ａ ）ないしくｄ ）にもとづ
いて次に説明する。 （１）半絶縁性ＧａＡｓ基板１
に選択イオン注入法と活性化のためのアンニール技術を
用いてＮ１型領［２及びＮ型領域２′を形成する（第３
図（ａ））。 （２）次にＮ＋型領領域２上開口部を
もった断面が庇形状のレジストパターンをホトリソグラ
フィー技術により形成する。 庇形状とするには例えば
現像する前にモノクロルベンゼンに５分浸漬することに
より容易に達成できる。 （３）次にＡＩＪ Ｑｅと
Ｔｉとを真空蒸着により堆積し、アセトンでレジストを
溶かし去ることでレジスト上の不用なＡＩｌ ＧＣ及び
Ｔｉを取り除き熱処理を行ない第１積層金属層３の第１
層目のオーム接触をするＡｌｌ Ｇｅ層３ａ及び最上Ｗ
（この例では第２層目）のＴｉ層３Ｃを形成する（第３
図（ｂ））。
の製造工程を、第３図（ａ ）ないしくｄ ）にもとづ
いて次に説明する。 （１）半絶縁性ＧａＡｓ基板１
に選択イオン注入法と活性化のためのアンニール技術を
用いてＮ１型領［２及びＮ型領域２′を形成する（第３
図（ａ））。 （２）次にＮ＋型領領域２上開口部を
もった断面が庇形状のレジストパターンをホトリソグラ
フィー技術により形成する。 庇形状とするには例えば
現像する前にモノクロルベンゼンに５分浸漬することに
より容易に達成できる。 （３）次にＡＩＪ Ｑｅと
Ｔｉとを真空蒸着により堆積し、アセトンでレジストを
溶かし去ることでレジスト上の不用なＡＩｌ ＧＣ及び
Ｔｉを取り除き熱処理を行ない第１積層金属層３の第１
層目のオーム接触をするＡｌｌ Ｇｅ層３ａ及び最上Ｗ
（この例では第２層目）のＴｉ層３Ｃを形成する（第３
図（ｂ））。
（４）次にゲートと第２積層金属層４（ボンディングパ
ッド）となる部分が開口した断面が庇形状のレジストパ
ターンを形成しく３）と同様な方法でＴｉ及びＡ１を蒸
着及び処理をして、第２積層金属層４の第１層目の１１
層４ａ及び最上層のＡｌｌ１４ｂ（ボンディングパッド
）とショットキーゲート電極７を形成する（第３図（Ｃ
））。
ッド）となる部分が開口した断面が庇形状のレジストパ
ターンを形成しく３）と同様な方法でＴｉ及びＡ１を蒸
着及び処理をして、第２積層金属層４の第１層目の１１
層４ａ及び最上層のＡｌｌ１４ｂ（ボンディングパッド
）とショットキーゲート電極７を形成する（第３図（Ｃ
））。
（５）次に保護膜としてＣｖＤにより５１０２を堆積し
て、ボンディング部分の５ｉＯｚを選択エツチングして
保護膜８を形成する。
て、ボンディング部分の５ｉＯｚを選択エツチングして
保護膜８を形成する。
上述の実施例においては第１積層金属閣及び第２積層金
属層はそれぞれ２つの金属層を積層したものであるが例
えば第１積層金属層の第１Ｗ目がＡｕ Ｇｅ層、第２層
目が薄いＮｉ層、最上層がＴｉ層となるように２Ｍ！以
上を積層しても差支えない。 また本発明はオーム接触
をする金属としてＡｕ Ｇｅ以外の八〇を含有する合金
層に対しても適用できる。 また本発明はＧａＡｓ基板
の一部にＧａ ｘ Ａｌ ｗ Ａａ ｚ等が形成されて
いる基板にも勿論適用できる。
属層はそれぞれ２つの金属層を積層したものであるが例
えば第１積層金属層の第１Ｗ目がＡｕ Ｇｅ層、第２層
目が薄いＮｉ層、最上層がＴｉ層となるように２Ｍ！以
上を積層しても差支えない。 また本発明はオーム接触
をする金属としてＡｕ Ｇｅ以外の八〇を含有する合金
層に対しても適用できる。 また本発明はＧａＡｓ基板
の一部にＧａ ｘ Ａｌ ｗ Ａａ ｚ等が形成されて
いる基板にも勿論適用できる。
［発明の効果］
本発明ではボンディングパッドとなるＡｌｌ！の周面は
第１積層金属層の最上層の７ｉ層によりＡｌｌ ０８等
の金属層から遮蔽される。 しかもこのＴｉ１ｌの層厚
は従来のｐｔ、Ｎｉのようにコンタクト抵抗や耐熱性に
影響を及ぼさないので厚くすることができる（約３００
０Ｘ ）。 従って、Ａ１層周面におけるＡｌ−Ａｕ生
成は大幅に軽減される。 また第２積層金属層の第１層
目のＴｉ層も加わるので層厚を稼ぐことができ、Ａｕ−
Ａｌ生成防止をより確実に行なうことができる。 本発
明にお１いてＡｌｌ Ｇｅ層中のＧｅの重量濃度を８％
以下とすることでＡｕ Ｇｅのポールアップ現象を完全
に抑えることができる。 また、重なる部分以外の第２
１’ｉ！ｉｌｌ金属層の下が、ＧａＡＳ基板であっても
Ｓｔ ０２ 、ＰＳＧＳＳｉ ３ Ｎｔ及び３１ ｘＯ
ｙ Ｎｚのいずれの絶縁膜であってもＴ１との密着が良
好なためボンディング時の衝撃に強く、この部分をボン
ディングパッドとすることが可能である。
第１積層金属層の最上層の７ｉ層によりＡｌｌ ０８等
の金属層から遮蔽される。 しかもこのＴｉ１ｌの層厚
は従来のｐｔ、Ｎｉのようにコンタクト抵抗や耐熱性に
影響を及ぼさないので厚くすることができる（約３００
０Ｘ ）。 従って、Ａ１層周面におけるＡｌ−Ａｕ生
成は大幅に軽減される。 また第２積層金属層の第１層
目のＴｉ層も加わるので層厚を稼ぐことができ、Ａｕ−
Ａｌ生成防止をより確実に行なうことができる。 本発
明にお１いてＡｌｌ Ｇｅ層中のＧｅの重量濃度を８％
以下とすることでＡｕ Ｇｅのポールアップ現象を完全
に抑えることができる。 また、重なる部分以外の第２
１’ｉ！ｉｌｌ金属層の下が、ＧａＡＳ基板であっても
Ｓｔ ０２ 、ＰＳＧＳＳｉ ３ Ｎｔ及び３１ ｘＯ
ｙ Ｎｚのいずれの絶縁膜であってもＴ１との密着が良
好なためボンディング時の衝撃に強く、この部分をボン
ディングパッドとすることが可能である。
第１図及び第２図は本発明の化合物半導体装置の電極構
造の２つの実施例を示す断面図、第３図（ａ）ないしく
ｄ）は第１図に示す実施例をＭＥＳ ＦＥＴに適用す
る場合の製造工程を示す断面図、第４図及び第５図は従
来のＱ、ａＡｓ半導体装置の電極構造の断面図である。 １・・・ＧａＡＳ半導体基板、 ２・・・Ｎ＋型導電領
域、 ３・・・第１積層金属層、 ３ａ・・・第１１Ｉ
１１目のオーム接触する金ＩＩ （Ａｕ Ｇｅ ）、
３ｂ−・・従来の最上層、 ３Ｃ・・・本発明による最
上層のＴｉ層、 ４・・・第２積層金属層、 ４ａ・・
・第１層目のＴｉＪｌ、 ４ｂ・・・最上層のボン
ディングパッドとなる金属１ｆ（ＡＩ＞、 ６・・・絶
縁膜。 第１図 ５〜へ、 第、２図 第３図 第４図 第５．、ｓ
造の２つの実施例を示す断面図、第３図（ａ）ないしく
ｄ）は第１図に示す実施例をＭＥＳ ＦＥＴに適用す
る場合の製造工程を示す断面図、第４図及び第５図は従
来のＱ、ａＡｓ半導体装置の電極構造の断面図である。 １・・・ＧａＡＳ半導体基板、 ２・・・Ｎ＋型導電領
域、 ３・・・第１積層金属層、 ３ａ・・・第１１Ｉ
１１目のオーム接触する金ＩＩ （Ａｕ Ｇｅ ）、
３ｂ−・・従来の最上層、 ３Ｃ・・・本発明による最
上層のＴｉ層、 ４・・・第２積層金属層、 ４ａ・・
・第１層目のＴｉＪｌ、 ４ｂ・・・最上層のボン
ディングパッドとなる金属１ｆ（ＡＩ＞、 ６・・・絶
縁膜。 第１図 ５〜へ、 第、２図 第３図 第４図 第５．、ｓ
Claims (1)
- 【特許請求の範囲】 １ 化合物半導体基板と、前記基板の表面に形成された
一導電型領域と、前記一導電型領域表面に接する第１層
目のオーム接触をする金属層及び最上層のチタン層を含
む複数の金属層を互いに積層してなる第１の積層金属層
と、この第１積層金属層と一部で重なり且つ第１層目の
チタン層及び最上層のボンディングパッドとなる金属層
を含む複数の金属層を互いに積層してなる第２の積層金
属層と を具備することを特徴とする化合物半導体装置。 ２ オーム接触をする金属層が濃度８重量％以下のゲル
マニウムを含有する金からなる特許請求の範囲第１項記
載の化合物半導体装置。 ３ ボンディングパッドとなる金属層の主成分がアルミ
ニウムからなる特許請求の範囲第１項記載の化合物半導
体装置。 ４ 第２積層金属層と化合物半導体基板との間に、シリ
コン酸化層、けいりん酸ガラス層、窒化シリコン層及び
シリコンナイトライドオキサイド（Ｓｉ＿ｘＯ＿ｙＮ＿
ｚ）層のうちいずれか１層又は複数層の積層からなる絶
縁膜を有する特許請求の範囲第１項記載の化合物半導体
装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060985A JPS61220462A (ja) | 1985-03-27 | 1985-03-27 | 化合物半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60060985A JPS61220462A (ja) | 1985-03-27 | 1985-03-27 | 化合物半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS61220462A true JPS61220462A (ja) | 1986-09-30 |
Family
ID=13158234
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60060985A Pending JPS61220462A (ja) | 1985-03-27 | 1985-03-27 | 化合物半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220462A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
-
1985
- 1985-03-27 JP JP60060985A patent/JPS61220462A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008235728A (ja) * | 2007-03-23 | 2008-10-02 | Eudyna Devices Inc | 半導体装置 |
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