JPH07182849A - Ｆｉｆｏメモリ - Google Patents
ＦｉｆｏメモリInfo
- Publication number
- JPH07182849A JPH07182849A JP5322704A JP32270493A JPH07182849A JP H07182849 A JPH07182849 A JP H07182849A JP 5322704 A JP5322704 A JP 5322704A JP 32270493 A JP32270493 A JP 32270493A JP H07182849 A JPH07182849 A JP H07182849A
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- JP
- Japan
- Prior art keywords
- address
- write
- memory
- port
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- Pending
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Abstract
(57)【要約】
【目的】 双方向のＦＩＦＯメモリを構成するにあた
り、回路の無駄を省く。 【構成】 デュアルポートメモリのアドレスを分けて、
Ａポート側から書き込んでＢポート側から読み出す第１
の経路と、Ｂポート側から読み込んでＡポート側から読
み出す第２の経路を形成した。
り、回路の無駄を省く。 【構成】 デュアルポートメモリのアドレスを分けて、
Ａポート側から書き込んでＢポート側から読み出す第１
の経路と、Ｂポート側から読み込んでＡポート側から読
み出す第２の経路を形成した。
Description
【０００１】
【産業上の利用分野】本発明は、データをアクセスする
第１および第２のポートを有するデュアルポートメモリ
を用いたＦＩＦＯメモリに関する。
第１および第２のポートを有するデュアルポートメモリ
を用いたＦＩＦＯメモリに関する。
【０００２】
【従来の技術】従来より、例えば通信速度の異なる２つ
の通信回路間でデータを転送する際、それらの通信回路
どうしの間に、順次入力したデータを、その入力から遅
れたタイミングで入力した順序で順次取り出すように構
成された、いわゆるＦＩＦＯ（First-in, First-out)メ
モリが配置される場合がある。
の通信回路間でデータを転送する際、それらの通信回路
どうしの間に、順次入力したデータを、その入力から遅
れたタイミングで入力した順序で順次取り出すように構
成された、いわゆるＦＩＦＯ（First-in, First-out)メ
モリが配置される場合がある。
【０００３】図２は、２つのＣＰＵ間のデータ転送回路
のブロック図である。例えば、２つのＣＰＵ１０，１２
のデータ処理速度が異なる場合に、それらのＣＰＵ１
０，１２の間のデータ転送を円滑に行なうために、それ
らのＣＰＵ１０，１２の間にＦＩＦＯメモリ１４，１６
が配置される。ＦＩＦＯメモリ１４は、ＣＰＵ１０から
ＣＰＵ１２に向けて転送されるデータを一時的に蓄えて
おくメモリであり、ＦＩＦＯメモリ１６は、ＣＰＵ１２
からＣＰＵ１０に向けて転送されるデータを一時的に蓄
えておくメモリである。
のブロック図である。例えば、２つのＣＰＵ１０，１２
のデータ処理速度が異なる場合に、それらのＣＰＵ１
０，１２の間のデータ転送を円滑に行なうために、それ
らのＣＰＵ１０，１２の間にＦＩＦＯメモリ１４，１６
が配置される。ＦＩＦＯメモリ１４は、ＣＰＵ１０から
ＣＰＵ１２に向けて転送されるデータを一時的に蓄えて
おくメモリであり、ＦＩＦＯメモリ１６は、ＣＰＵ１２
からＣＰＵ１０に向けて転送されるデータを一時的に蓄
えておくメモリである。
【０００４】図３は、デュアルポートメモリを用いて構
成したＦＩＦＯメモリのブロック図である。デュアルポ
ートメモリ２０は、メモリをアクセスするためのポート
を２つ（Ａポート，Ｂポート）備えており、Ａポート，
Ｂポートのいずれからでもそのデュアルポートメモリに
データを書き込み、および格納されたデータを読み出す
ことができるように構成されたメモリである。
成したＦＩＦＯメモリのブロック図である。デュアルポ
ートメモリ２０は、メモリをアクセスするためのポート
を２つ（Ａポート，Ｂポート）備えており、Ａポート，
Ｂポートのいずれからでもそのデュアルポートメモリに
データを書き込み、および格納されたデータを読み出す
ことができるように構成されたメモリである。
【０００５】このデュアルポートメモリ２０を用い、Ａ
ポート側に、このデュアルポートメモリ２０の書き込み
アドレスを生成する書き込みポインタ２２を接続し、Ｂ
ポート側に、このデュアルポートメモリ２０の読み出し
アドレスを生成する読み出しポインタ２４を接続し、Ａ
ポート側からデータを書き込み、Ｂポート側からデータ
を読み出す。これにより、デュアルポートメモリ２０を
用いたＦＩＦＯメモリが実現する。
ポート側に、このデュアルポートメモリ２０の書き込み
アドレスを生成する書き込みポインタ２２を接続し、Ｂ
ポート側に、このデュアルポートメモリ２０の読み出し
アドレスを生成する読み出しポインタ２４を接続し、Ａ
ポート側からデータを書き込み、Ｂポート側からデータ
を読み出す。これにより、デュアルポートメモリ２０を
用いたＦＩＦＯメモリが実現する。
【０００６】デュアルポートメモリ２０は、広範な分野
で汎用的に使用されており、ＦＩＦＯメモリを構成する
際も、ＦＩＦＯメモリ専用に回路を構成することに代
え、上述のように汎用のデュアルポートメモリを使用す
ることが多く、これによりＦＩＦＯメモリの開発期間の
短縮化が図られている。
で汎用的に使用されており、ＦＩＦＯメモリを構成する
際も、ＦＩＦＯメモリ専用に回路を構成することに代
え、上述のように汎用のデュアルポートメモリを使用す
ることが多く、これによりＦＩＦＯメモリの開発期間の
短縮化が図られている。
【０００７】
【発明が解決しようとする課題】ところが、図３に示す
ように、一方のポート（Ａポート）は書き込みのみに使
用され、もう一方のポート（Ｂポート）は読み出しのみ
に使用されており、Ａポート側の読み出し回路、Ｂポー
ト側の書き込み回路が無駄になってしまっている。
ように、一方のポート（Ａポート）は書き込みのみに使
用され、もう一方のポート（Ｂポート）は読み出しのみ
に使用されており、Ａポート側の読み出し回路、Ｂポー
ト側の書き込み回路が無駄になってしまっている。
【０００８】本発明は、上記事情に鑑み、図２に示すよ
うな双方向のＦＩＦＯメモリを必要とする場合に、回路
の無駄を省いたＦＩＦＯメモリを提供することを目的と
する。
うな双方向のＦＩＦＯメモリを必要とする場合に、回路
の無駄を省いたＦＩＦＯメモリを提供することを目的と
する。
【０００９】
【課題を解決するための手段】上記目的を達成する本発
明のＦＩＦＯメモリは、データをアクセスする第１およ
び第２のポートを有するデュアルポートメモリを用いた
ＦＩＦＯメモリにおいて、 （１）互いに排他的に異なる書き込みアドレスをそれぞ
れ順次指定する第１および第２の書き込みポインタ （２）第１の書き込みポインタで順次指定された各書き
込みアドレスとそれぞれ同一の各読み出しアドレスを、
各書き込みアドレスが指定された各タイミングからそれ
ぞれ遅れた各タイミングで順次指定する第１の読み出し
ポインタ （３）第２の書き込みポインタで順次指定された各書き
込みアドレスをそれぞれ同一の各読み出しアドレスを、
各書き込みアドレスが指定された各タイミングからそれ
ぞれ遅れた各タイミングで順次指定する第２の読み出し
ポインタ （４）第１の書き込みポインタおよび第２の読み出しポ
インタで指定された書き込みアドレスおよび読み出しア
ドレスを、選択的に、第１のポートのアドレスとしてデ
ュアルポートメモリに入力する第１のマルチプレクサ （５）第２の書き込みポインタおよび第１の読み出しポ
インタで指定された書き込みアドレスおよび読み出しア
ドレスを、選択的に、第２のポートのアドレスとしてデ
ュアルポートメモリに入力する第２のマルチプレクサ を備えたことを特徴とするものである。
明のＦＩＦＯメモリは、データをアクセスする第１およ
び第２のポートを有するデュアルポートメモリを用いた
ＦＩＦＯメモリにおいて、 （１）互いに排他的に異なる書き込みアドレスをそれぞ
れ順次指定する第１および第２の書き込みポインタ （２）第１の書き込みポインタで順次指定された各書き
込みアドレスとそれぞれ同一の各読み出しアドレスを、
各書き込みアドレスが指定された各タイミングからそれ
ぞれ遅れた各タイミングで順次指定する第１の読み出し
ポインタ （３）第２の書き込みポインタで順次指定された各書き
込みアドレスをそれぞれ同一の各読み出しアドレスを、
各書き込みアドレスが指定された各タイミングからそれ
ぞれ遅れた各タイミングで順次指定する第２の読み出し
ポインタ （４）第１の書き込みポインタおよび第２の読み出しポ
インタで指定された書き込みアドレスおよび読み出しア
ドレスを、選択的に、第１のポートのアドレスとしてデ
ュアルポートメモリに入力する第１のマルチプレクサ （５）第２の書き込みポインタおよび第１の読み出しポ
インタで指定された書き込みアドレスおよび読み出しア
ドレスを、選択的に、第２のポートのアドレスとしてデ
ュアルポートメモリに入力する第２のマルチプレクサ を備えたことを特徴とするものである。
【００１０】
【作用】本発明のＦＩＦＯメモリは、第１および第２の
書き込みポインタと第１および第２の読み出しポインタ
を備え、第１の書き込みポインタおよび第２の読み出し
ポインタを第１のポートに接続し、第２の書き込みポイ
ンタおよび第１の読み出しポインタを第２のポートに接
続して、デュアルポートメモリをアクセスする構成を備
えたため、第１のポートの書き込み回路、読み出し回路
の双方、および第２のポートの書き込み回路、読み出し
回路の双方のいずれもが有効に利用された、双方向通信
用のＦＩＦＯメモリが実現する。
書き込みポインタと第１および第２の読み出しポインタ
を備え、第１の書き込みポインタおよび第２の読み出し
ポインタを第１のポートに接続し、第２の書き込みポイ
ンタおよび第１の読み出しポインタを第２のポートに接
続して、デュアルポートメモリをアクセスする構成を備
えたため、第１のポートの書き込み回路、読み出し回路
の双方、および第２のポートの書き込み回路、読み出し
回路の双方のいずれもが有効に利用された、双方向通信
用のＦＩＦＯメモリが実現する。
【００１１】
【実施例】以下、本発明の実施例について説明する。図
１は、本発明の一実施例のＦＩＦＯメモリの回路ブロッ
ク図である。第１の書き込みポインタ２２ １，第２の
書き込みポインタ２２ ２はそれぞれ第１のＣＰＵ１
０，第２のＣＰＵ１２により制御され、書き込みアドレ
スとして、それぞれ偶数アドレス，奇数アドレスを生成
するものである。
１は、本発明の一実施例のＦＩＦＯメモリの回路ブロッ
ク図である。第１の書き込みポインタ２２ １，第２の
書き込みポインタ２２ ２はそれぞれ第１のＣＰＵ１
０，第２のＣＰＵ１２により制御され、書き込みアドレ
スとして、それぞれ偶数アドレス，奇数アドレスを生成
するものである。
【００１２】また、第１の読み出しポインタ２４ １，
第２の読み出しポインタ２４ ２は、それぞれ第２のＣ
ＰＵ１２，第１のＣＰＵ１０により制御され、読み出し
アドレスとして、それぞれ偶数アドレス，奇数アドレス
が生成される。第１の書き込みポインタ２２ １で生成
された偶数アドレスからなる書き込みアドレス，および
第２の読み出しポインタ２４ ２で生成された奇数アド
レスからなる読み出しアドレスは、第１のＣＰＵ１０で
制御される第１のマルチプレクサ２６ １を経由してデ
ュアルポートメモリ２０のＡポートに入力され、第１の
ＣＰＵ１０はデュアルポートメモリ２０をＡポート側か
らアクセスする。一方第２の書き込みポインタ２２ ２
で生成された奇数アドレスからなる書き込みアドレス、
および第１の読み出しポインタ２４ １で生成された偶
数アドレスからなる読み出しアドレスは、第２のＣＰＵ
で制御される第２のマルチプレクサ２６ １を経由して
デュアルポートメモリ２０のＢポートに入力され、第２
のＣＰＵ１２は、デュアルポートメモリ２０をＢポート
側からアクセスする。
第２の読み出しポインタ２４ ２は、それぞれ第２のＣ
ＰＵ１２，第１のＣＰＵ１０により制御され、読み出し
アドレスとして、それぞれ偶数アドレス，奇数アドレス
が生成される。第１の書き込みポインタ２２ １で生成
された偶数アドレスからなる書き込みアドレス，および
第２の読み出しポインタ２４ ２で生成された奇数アド
レスからなる読み出しアドレスは、第１のＣＰＵ１０で
制御される第１のマルチプレクサ２６ １を経由してデ
ュアルポートメモリ２０のＡポートに入力され、第１の
ＣＰＵ１０はデュアルポートメモリ２０をＡポート側か
らアクセスする。一方第２の書き込みポインタ２２ ２
で生成された奇数アドレスからなる書き込みアドレス、
および第１の読み出しポインタ２４ １で生成された偶
数アドレスからなる読み出しアドレスは、第２のＣＰＵ
で制御される第２のマルチプレクサ２６ １を経由して
デュアルポートメモリ２０のＢポートに入力され、第２
のＣＰＵ１２は、デュアルポートメモリ２０をＢポート
側からアクセスする。
【００１３】図１に示すＦＩＦＯメモリは、上記のよう
に構成されており、第１のＣＰＵ１０から第２のＣＰＵ
１２に向けてデータを転送する際は、第１および第２の
マルチプレクサ２６ １，２６ ２が、それぞれ、第１
の書き込みポインタ２２ １、第１の読み出しポインタ
２４ １のアドレスを通過させるように切り換えられ、
第１のＣＰＵ１０から出力されたデータが、デュアルポ
ートメモリ２０の、第１の書き込みポインタ２２ １で
指定された書き込みアドレス（偶数アドレス）にＡポー
ト側から書き込まれ、その書き込まれたデータは、その
データのアドレスが第１の読み出しポインタ２４ １で
読み出しアドレスとして指定された際に、Ｂポートを経
由して第２のＣＰＵ１２に取り込まれる。
に構成されており、第１のＣＰＵ１０から第２のＣＰＵ
１２に向けてデータを転送する際は、第１および第２の
マルチプレクサ２６ １，２６ ２が、それぞれ、第１
の書き込みポインタ２２ １、第１の読み出しポインタ
２４ １のアドレスを通過させるように切り換えられ、
第１のＣＰＵ１０から出力されたデータが、デュアルポ
ートメモリ２０の、第１の書き込みポインタ２２ １で
指定された書き込みアドレス（偶数アドレス）にＡポー
ト側から書き込まれ、その書き込まれたデータは、その
データのアドレスが第１の読み出しポインタ２４ １で
読み出しアドレスとして指定された際に、Ｂポートを経
由して第２のＣＰＵ１２に取り込まれる。
【００１４】また、第２のＣＰＵ１２から第１のＣＰＵ
１０に向けてデータを転送する際は、第２の書き込みポ
インタ２２ １と第２の読み出しポインタ２４ ２が用
いられ、第２のＣＰＵ１２から出力されたデータは、Ｂ
ポート側からデュアルポートメモリ２０の奇数アドレス
に書き込まれた後、Ａポート側から読み出されて第１の
ＣＰＵ１０に取り込まれる。
１０に向けてデータを転送する際は、第２の書き込みポ
インタ２２ １と第２の読み出しポインタ２４ ２が用
いられ、第２のＣＰＵ１２から出力されたデータは、Ｂ
ポート側からデュアルポートメモリ２０の奇数アドレス
に書き込まれた後、Ａポート側から読み出されて第１の
ＣＰＵ１０に取り込まれる。
【００１５】尚、上記実施例では、第１のＣＰＵ１０か
ら第２のＣＰＵ１２に送信するデータの格納アドレス
と，第２のＣＰＵ１２から第１のＣＰＵ１０に送信する
データの格納アドレスを偶数アドレスと奇数アドレスと
に分けたが、この分け方はこれに限らず、例えばアドレ
ス空間の上半分と下半分とに分けてもよい。
ら第２のＣＰＵ１２に送信するデータの格納アドレス
と，第２のＣＰＵ１２から第１のＣＰＵ１０に送信する
データの格納アドレスを偶数アドレスと奇数アドレスと
に分けたが、この分け方はこれに限らず、例えばアドレ
ス空間の上半分と下半分とに分けてもよい。
【００１６】
【発明の効果】以上説明したように、本発明のＦＩＦＯ
メモリは、１つのデュアルポートメモリを双方向に用い
るようにしてものであり、これにより回路の無駄が省か
れる。
メモリは、１つのデュアルポートメモリを双方向に用い
るようにしてものであり、これにより回路の無駄が省か
れる。
【図１】本発明の一実施例のＦＩＦＯメモリの回路ブロ
ック図である。
ック図である。
【図２】２つのＣＰＵ間のデータ転送回路のブロック図
である。
である。
【図３】デュアルポートメモリを用いて構成したＦＩＦ
Ｏメモリのブロック図である。
Ｏメモリのブロック図である。
１０，１２ ＣＰＵ ２０ デュアルポートメモリ ２２ １，２２ ２ 書き込みポインタ ２４ １，２４ ２ 読み出しポインタ ２６ １，２６ ２ マルチプレクサ
Claims (1)
- 【請求項１】 データをアクセスする第１および第２の
ポートを有するデュアルポートメモリを用いたＦＩＦＯ
メモリにおいて、 互いに排他的に異なる書き込みアドレスをそれぞれ順次
指定する第１および第２の書き込みポインタと、 前記第１の書き込みポインタで順次指定された各書き込
みアドレスとそれぞれ同一の各読み出しアドレスを、該
各書き込みアドレスが指定された各タイミングからそれ
ぞれ遅れた各タイミングで順次指定する第１の読み出し
ポインタと、 前記第２の書き込みポインタで順次指定された各書き込
みアドレスとそれぞれ同一の各読み出しアドレスを、該
書き込みアドレスが指定された各タイミングからそれぞ
れ遅れた各タイミングで順次指定する第２の読み出しポ
インタと、 前記第１の書き込みポインタおよび前記第２の読み出し
ポインタで指定された書き込みアドレスおよび読み出し
アドレスを、選択的に、前記第１のポートのアドレスと
して前記デュアルポートメモリに入力する第１のマルチ
プレクサと、 前記第２の書き込みポインタおよび前記第１の読み出し
ポインタで指定された書き込みアドレスおよび読み出し
アドレスを、選択的に、前記第２のポートのアドレスと
して前記デュアルポートメモリに入力する第２のマルチ
プレクサとを備えたことを特徴とするＦＩＦＯメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322704A JPH07182849A (ja) | 1993-12-21 | 1993-12-21 | Ｆｉｆｏメモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5322704A JPH07182849A (ja) | 1993-12-21 | 1993-12-21 | Ｆｉｆｏメモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07182849A true JPH07182849A (ja) | 1995-07-21 |
Family
ID=18146694
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5322704A Pending JPH07182849A (ja) | 1993-12-21 | 1993-12-21 | Ｆｉｆｏメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07182849A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511851A (ja) * | 2000-10-13 | 2004-04-15 | ジステモニック・アクチエンゲゼルシヤフト | Ｉ／ｏサポートを有するメモリ構造 |
| KR100450843B1 (ko) * | 2002-02-21 | 2004-10-01 | (주)씨앤에스 테크놀로지 | 비디오 코덱 프로세서와 프로토콜 프로세서간의인터페이싱 아키텍쳐 |
| KR100781983B1 (ko) * | 2006-11-15 | 2007-12-06 | 삼성전자주식회사 | 체크 정보 제공기능을 가지는 멀티패쓰 억세스블 반도체메모리 장치 |
| KR100831971B1 (ko) * | 2006-09-25 | 2008-05-23 | 엠텍비젼 주식회사 | 듀얼 메모리 인터페이스를 가지는 듀얼 포트 메모리 장치,메모리 장치 및 듀얼 포트 메모리 장치 동작 방법 |
-
1993
- 1993-12-21 JP JP5322704A patent/JPH07182849A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004511851A (ja) * | 2000-10-13 | 2004-04-15 | ジステモニック・アクチエンゲゼルシヤフト | Ｉ／ｏサポートを有するメモリ構造 |
| KR100450843B1 (ko) * | 2002-02-21 | 2004-10-01 | (주)씨앤에스 테크놀로지 | 비디오 코덱 프로세서와 프로토콜 프로세서간의인터페이싱 아키텍쳐 |
| KR100831971B1 (ko) * | 2006-09-25 | 2008-05-23 | 엠텍비젼 주식회사 | 듀얼 메모리 인터페이스를 가지는 듀얼 포트 메모리 장치,메모리 장치 및 듀얼 포트 메모리 장치 동작 방법 |
| KR100781983B1 (ko) * | 2006-11-15 | 2007-12-06 | 삼성전자주식회사 | 체크 정보 제공기능을 가지는 멀티패쓰 억세스블 반도체메모리 장치 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040907 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041108 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20041228 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050426 |