JPS61210663A - Semiconductor memory device - Google Patents

Abstract

PURPOSE:To make it possible to perform high speed operation without decreasing reliability, by differentiating the material used for a bit line, one electrode of a capacity element and the gate electrode of a switching MISFET from the material used for word lines. CONSTITUTION:Polysilicon layers 30A and 30B in the second layer are arranged on silicon oxide films 12a and 12b as gate insulating film and are used only as the gate electrodes of the first and second IGFETs. A digit line, which is connected to an N<+> type common source region 18 through a contact part CN1, is formed by a polysilicon layer 32 in the third layer. Word lines, which are intersected with the digit line 32 at a right angle, are formed by metal layers 26A and 36B made of Al or the like in the fourth layer. Parts CN2 and CN3 of the metal layers 26A and 26B are ohmic-contacted with the gate polysilicon layers 30A and 30B through corresponding contact holes in an interlayer insulating film 34. Therefore, the wiring resistance of the word lines can be reduced to a large extent, and high speed operation can be carried out.

Description

【発明の詳細な説明】 この発明は、絶縁ゲート型電界効果トランジスタ（以下
、ＩＧＦＥＴという）によって情報蓄積用キャパシタへ
の情報電荷の出し入れを制御するようにした１トランジ
スタ形式のセル構造を有する半導体記憶装置に関する。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a semiconductor memory having a one-transistor cell structure in which the input and output of information charges to and from an information storage capacitor is controlled by an insulated gate field effect transistor (hereinafter referred to as IGFET). Regarding equipment.

一般に、この種の半導体記憶装置は、その１つのメモリ
セルの等価回路を第１図に示しであるように、情報伝達
用のＩＧＦＥＴＱと、情報蓄積用キャパシタＣとからな
るメモリセルなワード線ＷＬ及びデジット線ＤＬの交叉
点に対応して多数個マトリクス状に配置することによっ
て構成され、第２図に示すようにワードｉ電圧■７を０
■から所定の高電圧にすることによってキャパシタＣの
情報電荷をＩＧＦＥＴＱを介してデジッ）ＷＡＤＬに読
出し、“０”情報に対応したデジット線電圧ＶＤＯ又は
＠１”情報に対応したデジット線電圧ＭＤＩを得るよう
になっている。そして、このような半導体記憶装置は、
第３図及び第４図に示すようにセンスアンプＳＡに接続
される一対のデジット線ＤＬに対して各ワードｉＷＬが
どのように交叉するかとの観点から一交点方式のものと
二交点方式のものとに大別されるのが普通である。すな
わち、−交点方式のものは第３図に示すように１つのセ
ンスアンプＳＡに接続される一対のデジット線ＤＬに対
して各ワード＋＠ＷＬが１回しか交叉しないものであり
、二交点方式のものは１つのセンスアンプＳＡに接続さ
れる一対のデジットＷＭＤＬに対して各ワード線ＷＬが
２回交叉するものである。Generally, in this type of semiconductor memory device, the equivalent circuit of one memory cell is shown in FIG. 1, and as shown in FIG. The word i voltage 7 is set to 0 as shown in FIG.
By setting a predetermined high voltage from These semiconductor memory devices are
As shown in FIGS. 3 and 4, from the viewpoint of how each word iWL intersects with the pair of digit lines DL connected to the sense amplifier SA, the one-crossing point method and the two-crossing point method are used. It is usually divided into two. That is, as shown in FIG. 3, in the -crossing point method, each word +@WL crosses only once for a pair of digit lines DL connected to one sense amplifier SA, and in the two-crossing point method, In this case, each word line WL crosses a pair of digits WMDL connected to one sense amplifier SA twice.

上記のようなワード線−デジット線交叉配置は、当然に
セル配置及び周辺回路配置に影響を及ぼすものであり、
−交点方式の装置は二交点方式のものに比べてセル及び
周辺回路配置が複雑で、高密度高集積化に適さない欠点
がある。このため、最近の装置は殆ど二交点方式のもの
になっており、その代表的なセル構造は第５図及び第６
図に例示されている。The word line-digit line crossing arrangement as described above naturally affects the cell arrangement and peripheral circuit arrangement.
-The intersection type device has the disadvantage that the cell and peripheral circuit arrangement is more complicated than the two-intersection type device, making it unsuitable for high-density and high-integration. For this reason, most recent devices are of the two-intersection type, and their typical cell structures are shown in Figures 5 and 6.
Illustrated in the figure.

第５図及び第６図は、従来の二交点方式の半導体記憶装
置のとなり合う一対のセルの構造を示すもので、これら
の図において、１０はＰ型シリコンからなる半導体基板
、１２は基板表面を選択酸化して形成したＳｉｎ、から
なる厚いフィールドオキサイド膜、１２Ｘはフィールド
オキサイド膜１２にアクティブ領域形成用に設けた開口
部又はその輪郭を示すものである。アクティブ領域形成
用開口部１２Ｘ内の基板表面には熱酸化法により形成さ
れた薄いシリコンオキサイド膜１２人。5 and 6 show the structure of a pair of cells adjacent to each other in a conventional two-intersection type semiconductor memory device. In these figures, 10 is a semiconductor substrate made of P-type silicon, and 12 is a substrate surface. A thick field oxide film 12X made of Sin is formed by selectively oxidizing the field oxide film 12. The reference numeral 12X indicates an opening provided in the field oxide film 12 for forming an active region or its outline. A thin silicon oxide film is formed on the surface of the substrate within the active region forming opening 12X by a thermal oxidation method.

１２Ｂ、１２ａ、１２ｂが配置されている。シリコンオ
キサイド膜１２Ａ、１２Ｂはそれぞれ第１及び第２の情
報蓄積用キャパシタの誘電媒体として作用するものであ
り、シリコンオキサイド膜１２ａ、１２ｂはそれぞれ第
１及び第２のＩＧＦＥＴのゲート絶縁膜として作用する
ものである。12B, 12a, and 12b are arranged. The silicon oxide films 12A and 12B act as dielectric media of the first and second information storage capacitors, respectively, and the silicon oxide films 12a and 12b act as gate insulating films of the first and second IGFETs, respectively. It is something.

シリコンオキサイド膜１２．１２Ａ、１２Ｂの上には第
５図に示すように開孔部１４Ａを有する第１層目配線と
してのポリシリコン層１４がＣＶＤ法などにより形成さ
れている。このポリシリコン層１４は、ＣＶＤの過程で
又はその後にリン等の不純物が高濃度にドープされるこ
とによって低抵抗化されているもので、シリコンオキサ
イド膜１２Ａ、１２Ｂ上に位置する部分がそれぞれ第１
及び第２の情報蓄積用キャパシタの表面電極として作用
するようになっている。一方、シリコンオキサイド膜１
２ａ、１２ｂの上にはそれぞれ第１及び第２のＩＧＦＥ
Ｔのゲートないしワード線として作用するポリシリコン
層１６Ａ、１６Ｂが形成されている。これらのポリシリ
コン層１６Ａ。On the silicon oxide films 12.12A and 12B, a polysilicon layer 14 as a first layer wiring having an opening 14A is formed by CVD or the like, as shown in FIG. This polysilicon layer 14 has a low resistance by being doped with impurities such as phosphorus at a high concentration during or after the CVD process, and the portions located on the silicon oxide films 12A and 12B are 1
and acts as a surface electrode of the second information storage capacitor. On the other hand, silicon oxide film 1
Above 2a and 12b are first and second IGFEs, respectively.
Polysilicon layers 16A and 16B are formed which act as T gates or word lines. These polysilicon layers 16A.

１６ＢはＣＶＤ法等により低抵抗の第２層目配線として
形成されるもので、第５図に示すようにポリシリコン層
１４の開孔部１４Ａを横切るような平面パターンで、し
かも図示しないＳｉｎ、などの層間絶縁膜を介してポリ
シリコン層１４から絶縁された形で形成されている。Reference numeral 16B is formed as a low-resistance second-layer wiring by a CVD method or the like, and has a planar pattern that crosses the opening 14A of the polysilicon layer 14 as shown in FIG. It is formed so as to be insulated from the polysilicon layer 14 via an interlayer insulating film such as .

Ｎ＋型領領域１８．２ＯＡ、２０Ｂはポリシリコン層１
４．１６Ａ、１６Ｂを形成後、これらをマスクとしたい
わゆる自己整合方式の拡散及び／又はイオン打込等の処
理で形成されたもので、Ｎ＋型領領域１８第１及び第２
のＩＧＦＥＴに共通のソース領域として、またＮ＋型領
領域２０Ａ２０Ｂはそれぞれ第１及び第２のＩＧＦＥＴ
のドレイン領域として作用するようになっている。N+ type regions 18.2OA and 20B are polysilicon layer 1
4. After forming 16A and 16B, the first and second N+ type regions 18 are formed by a so-called self-alignment diffusion and/or ion implantation process using these as masks.
The N+ type region 20A20B serves as a common source region for the first and second IGFETs, respectively.
It is designed to act as a drain region.

ポリシリコン層１４，１６Ａ、１６Ｂの上には、Ｓ　ｒ
　Ｏｔなどの層間絶縁膜２２がＣＶＤ法等により形成さ
れており、この絶縁膜２２の上には、ワード線用ポリシ
リコン層１６Ａ、１６Ｂとほぼ直交するようにＡＡ等か
らなるデジット線用金属層２４が形成されている。この
金属層２４は、第３層目の配線として蒸着法等により形
成されるもので、その一部分ＣＮは絶縁膜２２に設けた
コンタクト孔を介して共通ソース領域１８にオーミック
接触している。On the polysilicon layers 14, 16A, 16B, S r
An interlayer insulating film 22 such as Ot is formed by a CVD method or the like, and on this insulating film 22, a digit line metal layer made of AA or the like is disposed almost orthogonally to the word line polysilicon layers 16A, 16B. 24 is formed. This metal layer 24 is formed by a vapor deposition method or the like as a third layer wiring, and a portion CN thereof is in ohmic contact with the common source region 18 through a contact hole provided in the insulating film 22.

上記構成の半導体装置は、−交点方式のものに比べてセ
ル及び周辺回路配置が簡略で、高密度集積化に好適であ
る利点を有する反面、ワード線がポリシリコンで形成さ
れているためその抵抗が大きく、動作速度が遅い欠点が
ある。すなわち、通常ワード線の容量は３〜４ＰＦであ
り、ワード線をポリシリコンで形成するとその配線抵抗
は１０〜４０にΩとなる。このため、かような容量分と
抵抗分とによる信号遅延作用が相当大きくなり、書込速
度ないし読出速度が低く制限されることになる。いま第
７図を参照して読出時の動作遅延を例示すると、ワード
線に駆動パルスを印加してからワード線電圧ＶＷが定常
値に達するまでには約３０〜６０　ｎ５ｅｃの時間を要
する。そして、このような時間遅れの後、情報伝達用Ｉ
ＧＦＥＴか十分導通してから”１″又は′″０″に対応
したデジット線電圧ＶＤＩ又はＶＤＯが定常値に達する
。一方、センスアンプは増幅指令信号が約１０〜２０ｎ
ｓｅｃで定常値に達するため情報伝達用ＩＧＦＥＴが十
分導通する以前に増幅動作を開始している。しかし、上
記のようにワード線ないしデジット線の電圧立上りか遅
いのではいくらセンスアンプの動作開始が速くても読出
速度は速くならないものである。The semiconductor device with the above structure has the advantage that the cell and peripheral circuit arrangement is simpler than that of the -intersection type and is suitable for high-density integration. However, since the word line is formed of polysilicon, its resistance It has the disadvantage of large size and slow operation speed. That is, the capacitance of a word line is usually 3 to 4 PF, and if the word line is formed of polysilicon, its wiring resistance will be 10 to 40 Ω. Therefore, the signal delay effect due to such capacitance and resistance becomes considerably large, and the writing speed or reading speed is limited to a low level. To illustrate the operational delay at the time of reading with reference to FIG. 7, it takes about 30 to 60 n5ec for the word line voltage VW to reach a steady value after the drive pulse is applied to the word line. After such a time delay, the information transmission I
After the GFET becomes sufficiently conductive, the digit line voltage VDI or VDO corresponding to "1" or "0" reaches a steady value. On the other hand, the sense amplifier has an amplification command signal of approximately 10 to 20n.
Since the constant value is reached in seconds, the amplification operation is started before the information transmission IGFET becomes sufficiently conductive. However, as mentioned above, if the voltage rise of the word line or digit line is slow, no matter how fast the sense amplifier starts operating, the read speed cannot be increased.

なお、ワード線抵抗を減らして動作速度を高めるために
は、第５図及び第６図に示した装置におイテ、ワード１
１６Ａ、１６ＢをＡ２等の金属で形成することも考えら
れるが、これではその形成手段として蒸着法等を用いる
ことになるため段差部（例えばフィールドオキサイド開
口部１２Ｘ）で断線が生じや丁く、装置の信頼性が低下
する欠点がある。Note that in order to reduce the word line resistance and increase the operating speed, it is necessary to use the device shown in FIGS.
It is also possible to form 16A and 16B with a metal such as A2, but in this case, a vapor deposition method or the like would be used as a means of forming them, so there would be a risk of disconnection at the stepped portion (for example, field oxide opening 12X). This has the disadvantage that the reliability of the device decreases.

従って、この発明の目的は、信頼性を低下させることな
く高速動作を可能にした改良された二交点方式の半導体
記憶装置を提供することにある。Therefore, an object of the present invention is to provide an improved two-intersection type semiconductor memory device that enables high-speed operation without reducing reliability.

この発明の一実施例による半導体記憶装置は、情報蓄積
用キャパシタの表面電極を第１層目のポリシリコンで、
情報伝達用ＩＧＦＥＴのゲートを第２層目のポリシリコ
ンで、デジット線を第３層目のポリシリコンでそれぞれ
形成すると共に、ワード線を第４層目の金属層で形成し
たことを特徴とするものであり、以下、添付図面につい
て詳述する０ 第８図及び第９図は、この発明の一実施例による１トラ
ンジスタ型セル構造を有する二交点方式の半導体記憶装
置を示すもので、特に第８図はとなり合うセルの平面配
置を、第９図は第８図ＩＸ　−■線に沿う断面をそれぞ
れ示している。これらの図において、第５図及び第６図
におけると同様な部分には同様な符号を付してその詳細
な説明を省略する。第８図及び第９図に示した装置の特
徴とするところは、第１にゲート絶縁膜としてのシリコ
ンオキサイド膜１２ａ、１２ｂ上にそれぞれ配置した２
層目ポリシリコン層３０Ａ、３０Ｂをそれぞれ第１及び
第２のＩＧＦＥＴのゲート電極としてのみ用いるように
し、ワード線に兼用しないようにしたこと一第２にＮ　
型共通ソース領域１８にコンタクト部ＣＮＩにて接続さ
れるデジット線を３層目のポリシリコン層３２で形成し
たこと、第３にデジット線３２と直交するワード線をＡ
２のような４層目の金属層３６Ａ、３６Ｂで形成し、こ
れらの金属層３６Ａ、３６Ｂの各一部分ＣＮ２　、ＣＮ
３をＳｉｎ、などかもなる層間絶縁膜３４の対応するコ
ンタクト孔を介してゲート用ポリシリコン層３０Ａ、３
０Ｂにそれぞれオーミック接触させるようにしたことで
ある。なお、上記実施例において、ＩＧＦＥＴのゲート
を１層目ポリシリコンで形成し、キャパシタの表面電極
を２層目ポリシリコンで形成するようにしてもよい。In a semiconductor memory device according to an embodiment of the present invention, the surface electrode of the information storage capacitor is made of a first layer of polysilicon.
The gate of the information transmission IGFET is formed of the second layer of polysilicon, the digit line is formed of the third layer of polysilicon, and the word line is formed of the fourth metal layer. 8 and 9 show a two-intersection type semiconductor memory device having a one-transistor type cell structure according to an embodiment of the present invention, and the accompanying drawings will be described in detail below. 8 shows a planar arrangement of adjacent cells, and FIG. 9 shows a cross section taken along the line IX--■ in FIG. 8, respectively. In these figures, the same parts as in FIGS. 5 and 6 are given the same reference numerals, and detailed explanation thereof will be omitted. The features of the devices shown in FIGS. 8 and 9 are as follows: Firstly, two
The second thing is that the polysilicon layers 30A and 30B are used only as gate electrodes of the first and second IGFETs, respectively, and are not also used as word lines.
The digit line connected to the type common source region 18 at the contact portion CNI is formed from the third layer of polysilicon layer 32, and thirdly, the word line orthogonal to the digit line 32 is formed by A.
2, and a portion of each of these metal layers 36A, 36B is CN2, CN2.
Gate polysilicon layers 30A and 3 are connected to each other through corresponding contact holes in an interlayer insulating film 34, such as Sin.
This is to make ohmic contact with 0B. In the above embodiment, the gate of the IGFET may be formed of the first layer of polysilicon, and the surface electrode of the capacitor may be formed of the second layer of polysilicon.

上記したこの発明の構成によれば、金属層３６Ａ、３６
Ｂのシート抵抗を１Ω／口程度に低下させうろことから
ワード線の配線抵抗を大幅に減らし、高速動作を行なわ
せることが可能になる。この点、ポリシリコンのシート
抵抗は１ｏΩ／口以下に低下させるのが困難であり、こ
の発明によればワード線の配線抵抗を従来の約１／１ｏ
程度に低下させることができる。また、ワード線の配線
抵抗の低下は、雑音の影響で生ずる誤動作を防止し、動
作の安定性を高める点でも有益である。さらに、この発
明の装置では、デジット線、ＩＧＦＥＴのゲート及びキ
ャパシタの表面電極がいずれもポリシリコンで構成され
、比較的段差の少ない最上層（第４層）のみが金属配線
となっているので、断１線事故の発生を最少限におさえ
ることができ、高い信頼性を確保することができる。な
お、この発明の装置は二交点方式のものであるから、−
交点方式のものの欠点を伴わないことは明らかであろう
。According to the configuration of the present invention described above, the metal layers 36A, 36
Since the sheet resistance of B can be lowered to about 1 Ω/hole, the wiring resistance of the word line can be significantly reduced and high-speed operation can be achieved. In this respect, it is difficult to reduce the sheet resistance of polysilicon to less than 10Ω/unit, and according to the present invention, the wiring resistance of the word line can be reduced to about 1/10Ω of the conventional one.
It can be reduced to a certain degree. Further, a reduction in the wiring resistance of the word line is also beneficial in that it prevents malfunctions caused by the influence of noise and improves operational stability. Furthermore, in the device of the present invention, the digit line, the gate of the IGFET, and the surface electrode of the capacitor are all made of polysilicon, and only the top layer (fourth layer) with relatively few steps is made of metal wiring. It is possible to minimize the occurrence of single-wire disconnection accidents and ensure high reliability. Note that since the device of this invention is of a two-intersection type, -
It will be clear that it does not suffer from the disadvantages of the intersection method.

【図面の簡単な説明】[Brief explanation of the drawing]

第１図は、１トランジスタ型メモリセルの等価回路図、
第２図は、第１図の回路の動作を説明するためのタイム
チャート、第３図及び第４図はワード線及びデジット線
の配置を示す平面図、第５図は、従来の１トランジスタ
型セル構造の半導体記憶装置の電極配置を示す上面図、
第６図は、第５図の装置のＶＩ−ｖｒｉに沿う断面図、
第７図は、第５図の装置の動作を説明するだめのタイム
チャート、第８図は、この発明の一実施例による１トラ
ンジスタ型セル構造の半導体記憶装置の電極配置を示す
上面図、第９図は、第８図の装置のＩＸ　−ＩＸ線に沿
う断面図である。 １０・・・半導体基板、１２．１２Ａ、１２Ｂ。 １２ａ、１２ｂ・・・シリコンオキサイド膜、１４・・
・キャパシタの表面電極としてのポリシリコン層、１６
Ａ、１６Ｂ・・・ゲート・ワード線兼用ポリシリコン層
、１８・・・共通ソース領域、２０Ａ、２０Ｂ・・・ド
メイン領域、２２．３４・・・層間絶縁膜、２４・・・
デジット線用金属層、３０Ａ、３０Ｂ・・・ゲート用ポ
リシリコン層、３２・・・デジット線用ポリシリコン層
、３６Ａ、３６Ｂ・・・ワード線用金属層。 代理人　弁理士　　小　川　勝　男１、・ゾ＼蜘員舅FIG. 1 is an equivalent circuit diagram of a one-transistor type memory cell,
FIG. 2 is a time chart for explaining the operation of the circuit in FIG. 1, FIGS. 3 and 4 are plan views showing the arrangement of word lines and digit lines, and FIG. 5 is a conventional one-transistor type circuit. A top view showing the electrode arrangement of a semiconductor memory device with a cell structure;
FIG. 6 is a sectional view taken along VI-vri of the device in FIG. 5;
FIG. 7 is a time chart for explaining the operation of the device shown in FIG. 5, and FIG. FIG. 9 is a cross-sectional view of the device of FIG. 8 taken along line IX-IX. 10... Semiconductor substrate, 12.12A, 12B. 12a, 12b... silicon oxide film, 14...
・Polysilicon layer as surface electrode of capacitor, 16
A, 16B... Polysilicon layer serving as gate/word line, 18... Common source region, 20A, 20B... Domain region, 22.34... Interlayer insulating film, 24...
Metal layer for digit line, 30A, 30B... polysilicon layer for gate, 32... polysilicon layer for digit line, 36A, 36B... metal layer for word line. Agent: Patent Attorney Masaru Ogawa 1, Zo＼Mr.

Claims (1)

【特許請求の範囲】[Claims] １、半導体基板に形成されたビットラインおよびワード
ラインと、これらに関連して形成された容量素子および
スイッチングＭＩＳＦＥＴから構成されたメモリセルと
を含む半導体記憶装置であって、上記ビットライン、上
記容量素子の一電極及び上記スイッチングＭＩＳＦＥＴ
のゲート電極にそれぞれ用いられる材料と、上記ワード
ラインに用いられる材料とを異ならせたことを特徴とす
る半導体記憶装置。1. A semiconductor memory device including a bit line and a word line formed on a semiconductor substrate, and a memory cell formed of a capacitive element and a switching MISFET formed in association with these, the bit line, the capacitor One electrode of the element and the above switching MISFET
A semiconductor memory device characterized in that the materials used for the gate electrodes and the word lines are different.